DE102019100477A1 - Sram-speicher - Google Patents

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DE102019100477A1
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Bryan Sheffield
Marty Tsai
Rajinder Singh
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Eine Speichervorrichtung umfasst ein Matrixfeld von Speicherzellen, welches ein erstes Teilmatrixfeld und ein zweites Teilmatrixfeld aufweist. Mit den Speicherzellen sind mehrere Bitleitungen verbunden und zwischen dem ersten Teilmatrixfeld und dem zweiten Teilmatrixfeld ist ein EA-Block angeordnet. Die Bitleitungen erstrecken sich von dem ersten und zweiten Speicher-Teilmatrixfeld der Speichervorrichtung direkt zu dem EA-Block. Der EA-Block umfasst ferner einen Dateneingabe- und -ausgabeanschluss, welche dafür konfiguriert sind, Daten zu empfangen, die in das Matrixfeld von Speicherzellen zu schreiben sind, und Daten auszugeben, die über die mehreren Bitleitungen aus dem Matrixfeld von Speicherzellen ausgelesen werden.

Description

  • HINTERGRUND
  • Die vorliegende Anmeldung beansprucht die Priorität der Vorläufigen US-Patentanmeldung Nr. 62/647,422 mit der Bezeichnung „FOLDED MEMORY ARCHITECTURE“, eingereicht am 23. März 2018, deren Offenbarung hiermit durch Verweis in ihrer Gesamtheit einbezogen wird.
  • HINTERGRUND
  • Ein üblicher Typ eines Speichers in einer integrierten Schaltung ist eine Vorrichtung eines statischen Direktzugriffsspeichers (Static Random Access Memory, SRAM). Eine typische SRAM-Speichervorrichtung weist ein Matrixfeld von Speicherzellen auf. Jede Speicherzelle verwendet sechs Transistoren, die beispielsweise zwischen einem oberen Referenzpotential und einem unteren Referenzpotential (typischerweise Masse) verbunden sind, so dass einer von zwei Speicherknoten von den zu speichernden Informationen belegt sein kann, wobei die komplementären Informationen an dem anderen Speicherknoten gespeichert sind.
  • Ein SRAM-Speicher wird oft für Rechenanwendungen benutzt, wie z.B. bei der Realisierung eines Cache-Speichers. Ein Cache-Speicher einer Zentralprozessoreinheit (CPU) ist ein Hardware-Cache-Speicher, der von der CPU benutzt wird. CPUs greifen auf Daten aus einer Hauptspeicherstelle zu, aber diese Operation ist zeitaufwändig und ineffizient. Ein Cache-Speicher wird verwendet, um für einen schnelleren Zugriff auf häufig verwendete Daten durch lokales Speichern dieser Daten zu sorgen. Ein Cache-Speicher stellt eine geringere Speicherkapazität bereit, aber die Anordnung in der Nähe der CPU ermöglicht, dass die Anforderung von stark frequentierten Daten durch die CPU deutlich beschleunigt wird. In einigen Beispielen sind Cache-Speicher in einer Hierarchie mit mehreren Ebenen (L1, L2 usw.) organisiert. In einem hierarchischen Cache-Speicher ist die Ebene L1 am nächsten bei der CPU gelegen. Daher ist die Kapazität des L1-Cache-Speichers gering, aber die Zugriffsgeschwindigkeit ist die schnellste. Da er Daten- oder Befehlswörter direkt der CPU bereitstellt, arbeitet der L1-Cache-Speicher typischerweise mit der gleichen Taktgeschwindigkeit wie die CPU.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung sind am besten zu verstehen aus der folgenden detaillierten Beschreibung in Verbindung mit den begleitenden Figuren. Es sei angemerkt, dass gemäß der üblichen Praxis in der Technik verschiedene Elemente nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Elemente zur Verdeutlichung der Beschreibung beliebig vergrößert oder verkleinert sein. Außerdem sind die Zeichnungen veranschaulichende Beispiele oder Ausführungsformen der Erfindung und sollen nicht beschränkend sein.
    • 1 ist ein Blockschaubild, welches Aspekte einer beispielhaften Speichervorrichtung gemäß einigen Ausführungsformen veranschaulicht.
    • 2 ist ein Schaltplan eines Beispiels für eine Zelle eines statischen Direktzugriffsspeichers (SRAM) gemäß einigen Ausführungsformen.
    • 3 ist ein Blockschaubild, welches weitere Aspekte eines Beispiels für den in 1 dargestellten Speicher gemäß einigen Ausführungsformen veranschaulicht.
    • 4 ist ein Blockschaubild, welches weitere Aspekte eines Beispiels für den in 1 dargestellten Speicher gemäß einigen Ausführungsformen veranschaulicht.
    • 5 ist ein Blockschaubild, welches ein Beispiel für einen Speicher-EA-Block gemäß einigen Ausführungsformen veranschaulicht.
    • 6 ist ein Blockschaubild, welches ein weiteres Beispiel für eine Speichervorrichtung gemäß einigen Ausführungsformen veranschaulicht.
    • 7 ist ein Blockschaubild, welches ein weiteres Beispiel für eine Speichervorrichtung gemäß einigen Ausführungsformen veranschaulicht.
    • 8 ist ein Blockschaubild, welches ein weiteres Beispiel für einen Speicher-Eingabe/Ausgabe(EA)-Block gemäß einigen Ausführungsformen veranschaulicht.
    • 9 ist ein Blockschaubild, welches ein weiteres Beispiel für einen Speicher-EA-Block gemäß einigen Ausführungsformen veranschaulicht.
    • 10 ist ein Blockschaubild, welches ein weiteres Beispiel für einen Speicher-EA-Block gemäß einigen Ausführungsformen veranschaulicht.
    • 11 ist ein Schaltplan, welcher ein weiteres Beispiel für eine Speichervorrichtung gemäß einigen Ausführungsformen veranschaulicht.
    • 12 ist ein Ablaufplan, welcher ein Beispiel für ein Speicher-EA-Verfahren gemäß einigen Ausführungsformen veranschaulicht.
  • DETAILLIERTE BESCHREIBUNG
  • In der folgenden Offenbarung werden viele verschiedene Ausführungsformen oder Beispiele für die Realisierung verschiedener Merkmale des Gegenstands der vorliegenden Erfindung vorgestellt. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei welchen das erste und zweite Merkmal in direktem Kontakt gebildet werden, und kann auch Ausführungsformen umfassen, bei welchen zwischen dem ersten und zweiten Merkmal zusätzliche Merkmale gebildet werden, so dass das erste und zweite Merkmal nicht in direktem Kontakt stehen. Außerdem können in der vorliegenden Offenbarung in den verschiedenen Beispielen Bezugszahlen und/oder -buchstaben wiederholt werden. Diese Wiederholung dient der Vereinfachung und Klarheit und bestimmt als solche keine Beziehung zwischen den beschriebenen verschiedenen Ausführungsformen und/oder Konfigurationen.
  • Ferner können hierin zur Vereinfachung der Beschreibung Begriffe der räumlichen Beziehung wie „unterhalb“, „unter“, „untere“, „oberhalb“, „obere“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) zu beschreiben, wie in den Figuren veranschaulicht. Die Begriffe der räumlichen Beziehung sollen zusätzlich zu der Orientierung, die in den Figuren abgebildet ist, andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht sein oder andere Orientierungen aufweisen) und die hierin verwendeten Deskriptoren der räumlichen Beziehung können gleichermaßen entsprechend interpretiert werden.
  • Speichervorrichtungen, z.B. statischer Direktzugriffsspeicher (SRAM), weisen Speicherzellen auf, die in einem Matrixfeld mit Reihen und Spalten angeordnet sind. Die Speicherzellen sind über Wortleitungen mit einem Reihendecodierer verbunden. Außerdem enthält das Speicherzellen-Matrixfeld Bitleitungen, welche die Spalten mehrerer einzelner Speicherzellen mit einem Eingabe/Ausgabe(EA)-Block verbinden. So sind die Bitleitungen jeder Spalte entsprechend mit mehreren Speicherzellen verbunden, die in dieser Spalte angeordnet sind, und jede Speicherzelle in dieser Spalte ist in einer anderen Reihe angeordnet und mit einer entsprechenden Wortleitung verbunden. Typischerweise erstrecken sich die Bitleitungen in eine Richtung (parallel zu einer ersten Achse) und die Wortleitungen erstrecken sich in eine zweite Richtung (parallel zu einer zweiten Achse) senkrecht zu der ersten Richtung. Der EA-Block ist mit einer Steuerung verbunden, welche die Steuerungslogik der Speicherarchitektur realisiert.
  • Ein SRAM-Speicher wird häufig unter Realisierung verschiedener Cache-Speicher-Anordnungen verwendet, z.B. L1-Cache-Speicher, L2-Cache-Speicher usw. In einem hierarchischen Cache-Speicher ist die Ebene L1 am nächsten bei der CPU gelegen. Daher ist die Kapazität des L1-Cache-Speichers gering, aber die Zugriffsgeschwindigkeit ist die schnellste. Da er Daten- oder Befehlswörter direkt der CPU bereitstellt, arbeitet der L1-Cache-Speicher typischerweise mit der gleichen Taktgeschwindigkeit wie die CPU.
  • Oft ist die Fläche in der CPU ein Problem, daher ist es manchmal erforderlich, dass beim L1-Cache-Speicher lange Bitleitungen und lange Wortleitungen benutzt werden, um die kleinste Speicherfläche zu erhalten. Diese langen und stark belasteten Bitleitungen können eine Verschlechterung der Cache-Speicher-Leistung bewirken. Der Grund hierfür ist, dass der Widerstand jeder Bitleitung, welcher mit der Länge der Bitleitung ansteigt, eine Verzögerung bei der Speicherzellen-Zugriffszeit bewirkt. Eine Verringerung der Länge und der Anzahl der Bits entlang der Bitleitung verbessert die Leistungsfähigkeit des Speichers.
  • Bei einigen Lösungen wird versucht, die Länge der Bitleitungen zu verringern, und dabei die gleiche Gesamtzahl an Bits zu bewahren, indem Teilbänke kleinerer Speicherzellen-Matrixfelder erzeugt werden, jeweils mit kürzeren Bitleitungen. Lokale EA-Strukturen mit Multiplexierern stellen Informationen von den Teilbänken zusammen, welche dann unter Verwendung globaler Bitleitungen an globale EA-Vorrichtungen gesendet werden. Solche Strukturen können zusätzliche Zeitverzögerungen bewirken, wobei möglicherweise der Nutzen der Verkürzung der Länge der Bitleitungen verringert wird. Außerdem erhöht sich die Fläche, die benötigt wird, um dieses Design zu realisieren, wodurch die Fläche der CPU verringert wird, was die Leistungsfähigkeit der CPU weiter beeinträchtigt.
  • Gemäß einigen offenbarten Beispielen wird eine „Gefaltete Architektur“ des Speichers verwendet, um die Leistungsfähigkeit der Speichervorrichtung zu verbessern. Diese „Gefaltete Architektur“ verkürzt die Länge der Bitleitungen und lässt dabei das Erfordernis der globalen Bitleitungen entfallen, dadurch wird die Zugriffsgeschwindigkeit des Speichers erhöht, während in Realisierungen wie bei einem L1-Cache-Speicher die CPU-Fläche minimal beeinträchtigt wird. In einigen Ausführungsformen wird die offenbarte Erfindung der Speicheranordnung so beschrieben, dass sie als ein SRAM für einen L1-Cache-Speicher realisiert ist, es sind jedoch auch andere Ausführungsformen möglich.
  • 1 ist ein Blockschaubild, welches ein Beispiel für eine Speichervorrichtung 100 gemäß Aspekten der vorliegenden Offenbarung veranschaulicht. In der dargestellten Ausführungsform der 1 umfasst die Speichervorrichtung 100 ein Speicherzellen-Matrixfeld 105, einen Eingabe/Ausgabe(EA)-Block 130 und einen Wortleitungstreiber 120. Das Speicherzellen-Matrixfeld 105 ist in zwei Speicher-Teilmatrixfelder 105a, 105b unterteilt, die auf gegenüberliegenden Seiten des EA-Blocks 130 angeordnet und direkt damit verbunden sind.
  • Wie oben angegeben, ist die Speichervorrichtung 100 in einigen Ausführungsformen ein SRAM-Speicher und somit ist das Speichermatrixfeld 105 ein Matrixfeld von SRAM-Speicherzellen. 2 veranschaulicht ein Beispiel für eine SRAM-Speicherzelle 200 des in 1 dargestellten Speichermatrixfelds 105. Die Speicherzelle 200 ist mit einer Wortleitung 202 und komplementären Bitleitungen BL 204a und BLB 204b verbunden. Wie nachstehend noch weiter beschrieben wird, sind die Teilmatrixfelder 105a, 105b auf beiden Seiten des EA-Blocks 130 angeordnet und die Bitleitungen 204a, 204b sind direkt mit dem EA-Block 130 verbunden. Der EA-Block 130 umfasst einen Dateneingabeanschluss 102 und einen Ausgabeanschluss 104, welche Daten zum Schreiben in die Speicher-Teilmatrixfelder 105a, 105b empfangen bzw. Daten ausgeben, die aus den Speicher-Teilmatrixfeldern 105a, 105b ausgelesen werden.
  • Die Speicherzelle 200 umfasst PMOS-Transistoren 208a bis b und NMOS-Transistoren 206a bis d. Die Transistoren 208a und 206c sind miteinander verbunden und zwischen der Versorgungsspannung VDD und Masse angeordnet, um einen Inverter zu bilden. In ähnlicher Weise sind die Transistoren 208b und 206d zwischen VDD und Masse geschaltet, um einen zweiten Inverter zu bilden. Die beiden Inverter sind miteinander kreuzgekoppelt. Ein Zugriffstransistor 206a verbindet den Ausgang des ersten Inverters mit der Bitleitung BL 204a. In ähnlicher Weise verbindet der Zugriffstransistor 206b den Ausgang des zweiten Inverters mit der Bitleitungsschiene 204b. Die Wortleitung 202 ist an den Gate-Steuerungen der Zugriffstransistoren 206a und 206b befestigt, um während Lese-/Schreiboperationen in Reaktion auf den Wortleitungstreiber 120, der in 1 dargestellt ist, die Ausgänge der Inverter selektiv mit den Bitleitungen 204a, 204b zu verbinden. Während einer Leseoperation treiben die Inverter die komplementären Spannungsniveaus an den Bitleitungen 204a, 204b.
  • Die kreuzgekoppelten Inverter der Speicherzelle 200 stellen zwei stabile Spannungszustände bereit, welche als Logikwerte 0 und 1 bezeichnet werden. Als Transistoren in der Speicherzelle 200 werden typischerweise Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs) verwendet. In einigen Ausführungsformen können mehr oder weniger als 6 Transistoren verwendet werden, um die Speicherzelle 200 zu realisieren.
  • 3 veranschaulicht weitere Aspekte der Speicherzelle 100 in einigen Ausführungsformen umfassen die Speicherzellen-Teilmatrixfelder 105a, 105b jeweils mehrere der Speicherzellen 200, angeordnet in einer Spalten-Reihen-Konfiguration, in welcher jede Spalte eine Bitleitung 204a und eine Bitleitungsschiene 204b aufweist und jede reihe eine Wortleitung 202 aufweist. Speziell sind die Bitleitungen 204a, 204b jeder Spalte entsprechend mit mehreren der Speicherzellen 200 verbunden, die sich in dieser Spalte befinden, und jede Speicherzelle 200 in dieser Spalte ist in einer anderen Reihe angeordnet und mit einer entsprechenden (anderen) Wortleitung 202 verbunden. Das heißt, jede Speicherzelle 200 des Speicherzellen-Matrixfelds 110 ist mit einer Bitleitung 204a einer Spalte des Speicherzellen-Matrixfelds 110, einer Bitleitungsschiene 204b der Spalte des Speicherzellen-Matrixfelds 110 und einer Wortleitung 202 einer Reihe des Speicherzellen-Matrixfelds 110 verbunden. In einigen Ausführungsformen sind die Bitleitungen 204a und die Bitleitungsschiene 204b parallel vertikal angeordnet und die Wortleitungen 202 sind parallel horizontal (d.h. senkrecht zu den Bitleitungen 204a, 204b) angeordnet. Die Bitleitungen 204a, 204b der Speicherzellen 200 der Teilmatrixfelder 105a, 105b erstrecken sich direkt zu dem EA-Block 130, welcher den Dateneingabeanschluss 102 und einen Ausgabeanschluss 104 umfasst, um Daten in die Speicherzellen 200 zu schreiben bzw. aus diesen auszulesen.
  • Bezug nehmend nun auf 4 werden weitere Aspekte der Speichervorrichtung 100 gemäß offenbarten Ausführungsformen veranschaulicht. Die Speichervorrichtung 100 umfasst ein Matrixfeld von Speicherzellen 105, welches ein erstes Teilmatrixfeld 105a und ein zweites Teilmatrixfeld 105b umfasst. Mehrere Bitleitungen 204 sind mit den Speicherzellen 105 verbunden und ein EA-Block 130 befindet sich zwischen dem ersten Teilmatrixfeld 105a und dem zweiten Teilmatrixfeld 105b. Wie oben angegeben, ist in bestimmten Speicheranwendungen, wie z.B. für einen L1-Cache-Speicher, ein Hochgeschwindigkeitszugriff auf das Speichermatrixfeld wünschenswert. Um die Bitleitungen zu verkürzen und die Leistungsfähigkeit zu verbessern, erstrecken sich die Bitleitungen 204 von dem ersten und zweiten Speicher-Teilmatrixfeld 105a, 105b der Speichervorrichtung 100 direkt zu dem EA-Block 130. Der EA-Block 130 umfasst einen Dateneingabeanschluss 102 und einen Ausgabeanschluss 104, welche Daten aus den Bitleitungen 204 ausgeben und Daten in die Bitleitungen 204 eingeben.
  • Die in 1 bis 4 dargestellte Speichervorrichtung 100 stellt eine „gefaltete“ Speichermatrixfeld-Anordnung bereit, dadurch, dass durch die Position des EA-Blocks 130, der sich horizontal über das Speichermatrixfeld 105 erstreckt, so dass er das Matrixfeld 105 in das erste und zweite Teilmatrixfeld 105a, 105b unterteilt, wobei die gefaltete Speicherarchitektur 100 geteilt wird, im Wesentlichen ein Spiegelbild der Speicherstruktur erzeugt wird.
  • Die dargestellte „gefaltete“ Anordnung, wobei der EA-Block 130 direkt die Bitleitungen 204 von beiden Speicher-Teilmatrixfeldern 105a, 105b empfängt, ermöglicht, dass die Länge der Bitleitung 204 etwa auf die Hälfte der einer herkömmlichen Anordnung verringert wird, wobei sich die Bitleitungen an einem Ende des Speichermatrixfelds zu einem EA-Block erstrecken. In anderen herkömmlichen Anordnungen weisen Bitleitungen von Speicher-Teilmatrixfeldern lokale Bitleitungen auf, welche sich zu einem zentral angeordneten lokalen EA-Block erstrecken. Jedoch sind zusätzlich globale Bitleitungen erforderlich, um Daten zwischen dem lokalen EA-Block und einem globalen EA-Block zu senden und zu empfangen, um außerhalb des Speichermatrixfelds zu kommunizieren. Da die Bitleitungen 204 für das gesamte Matrixfeld 105, welches das erste und zweite Teilmatrixfeld 105a, 105b umfasst, von dem EA-Block 130 empfangen werden, welcher den Eingangs- und Ausgangsanschluss 102, 104 umfasst, sind in den hierin offenbarten Beispielen für die Vorrichtung 100 keine zusätzlichen Komponenten erforderlich, wie z.B. die globalen Bitleitungen und der globale EA-Block. Wie nachstehend weiter beschrieben, weisen in einigen Ausführungsformen der gefalteten Anordnung oder Spiegelbildanordnung, die in 1 bis 4 dargestellt ist, das erste und zweite Teilmatrixfeld einen entsprechenden ersten und zweiten EA-Block auf, die zwischen den zwei Teilmatrixfeldern angeordnet sind. In einigen Beispielen können der erste und zweite EA-Block dem oberen Teilmatrixfeld bzw. dem unteren Teilmatrixfeld vorbehalten sein. Außerdem können, da der erste und zweite EA-Block zwischen den Teilmatrixfeldern nebeneinander angeordnet sind, für eine zusätzliche Effizienz und Raumersparnis einige Komponenten der EA-Blöcke dem oberen Teilmatrixfeld vorbehalten sein, einige Komponenten können dem unteren Teilmatrixfeld vorbehalten sein und einige Komponenten können von den Teilmatrixfeldern gemeinsam benutzt werden.
  • 5 ist ein Blockschaubild, welches weitere Aspekte des EA-Blocks 130 veranschaulicht. Der EA-Block 130 weist eine erste oder obere Seite 131 und eine zweite oder untere Seite 132 gegenüber der ersten Seite 131 auf. Die obere Seite 131 empfängt erste mehrere der Bitleitungen 204 von dem ersten Speicher-Teilmatrixfeld 105a und die untere Seite 132 empfängt zweite mehrere der Bitleitungen 204 von dem zweiten Speicher-Teilmatrixfeld 105b.
  • Der EA-Block 130 umfasst verschiedene Steuerungsblöcke zum Lesen und Schreiben von Daten in das und aus dem Speichermatrixfeld 105. Die Bitleitungen 204 beider Teilmatrixfelder 105a, 105b verbinden mit dem EA-Block 130, welcher beispielsweise einen Bitleitungs-Vorladungs-, Multiplexierer(MUX)- und Schreib-Treiberblock 210, einen Leseverstärker 220, eine Schreibsteuerung 230 und ein Ausgabe-Latch 240 umfassen kann. Der Dateneingabeanschluss 102 und der Datenausgabeanschluss 104 empfangen Daten von der Speichervorrichtung 100 und geben sie an Komponenten extern davon aus.
  • 6 veranschaulicht ein weiteres Beispiel für die Speichervorrichtung 100, wobei ein Design des „Schmetterling“-Typs abgebildet ist, wobei sich ein Reihendecodierer 120 und eine Steuerung 140 im Allgemeinen parallel zu den Bitleitungen 204 (vertikal in 6) erstrecken und zentral in dem Speicherzellen-Matrixfeld 105 angeordnet sind, um das Matrixfeld 105 weiter in ein drittes Teilmatrixfeld 105c und ein viertes Teilmatrixfeld 105d zu unterteilen. 7 veranschaulicht ein weiteres Beispiel, wobei die Reihendecodierer 120 und die Steuerungen 140 auf einer Seite des Speichermatrixfelds 105 angeordnet sind. Wie bei dem Beispiel, das in 4 dargestellt ist, erstrecken sich die Bitleitungen 204 von den gegenüberliegenden Seiten (oberen und unteren Seiten) des EA-Blocks 130 so, dass die EA-Komponenten in der Mitte des Matrixfelds 105 angeordnet sind. Verschiedene Peripheriekomponenten können auch von dem(den) oberen Teilmatrixfeld(ern) 105a, 105c und dem(den) unteren Teilmatrixfeld(ern) 105b, 105d gemeinsam benutzt werden.
  • Wie bereits erwähnt, können verschiedene Peripheriekomponenten des EA-Blocks 130 von den Speicherzellen der Teilmatrixfelder 105a, 105b gemeinsam benutzt werden. Dies kann die Fläche im Makromaßstab, die benötigt wird, um die hierin offenbarte Speichervorrichtung 100 zu realisieren, weiter verringern. Die Anordnung von EA-Blöcken für die Teilmatrixfelder 105a, 105b nebeneinander zwischen den Teilmatrixfeldern 105a, 105b ermöglicht ein gemeinsames Benutzen verschiedener Komponenten des EA-Blocks 130 durch die Speicher-Teilmatrixfelder 105a, 105b, wodurch die verkürzten Bitleitungen 240 besser genutzt werden, ohne die Fläche im Makromaßstab bedeutend zu beeinflussen. Hierdurch wird die Leistungsfähigkeit sowohl der Speichervorrichtung als auch der damit verbundenen Komponenten optimiert und es kann die Redundanz von Komponenten der EA-Blöcke verringert werden. Wie oben angegeben, kann für Speicheranwendungen, wie z.B. einen Li-Cache-Speicher, eine schnelle Zugriffsgeschwindigkeit und erforderlich sein, wobei der Raumbedarf auf ein Mindestmaß begrenzt wird.
  • In einigen Beispielen umfasst der EA-Block 130 einen ersten und zweiten EA-Block 130a, 130b, welche mit den Bitleitungen 204 der ersten bzw. zweiten Teilmatrixfelder 105a, 105b verbunden sind. 7 veranschaulicht eine solche Anordnung. Außerdem können in Vorrichtungen, wobei die Reihendecodierer 120 das Speichermatrixfeld weiter in das dritte und vierte Teilmatrixfeld 105c, 105d unterteilen, ein entsprechender dritter und vierter Speicherblock 130c, 130d eingesetzt werden, wie in 6 dargestellt. In den Beispielen der 6 und 7 sind alle der Steuerungsblöcke 130 zwischen dem oberen und unteren Teilmatrixfeld 105a, 105b (und 105c, 105d) angeordnet und sind somit zentral angeordnet, um zu ermöglichen, dass auf der oberen und unteren Seite 131, 132 der EA-Blöcke 130 verkürzte Bitleitungen 204 empfangen werden.
  • Auf diese Weise können einige oder alle der EA-Funktionen den Speicherzellen und Bitleitungen 204 der entsprechenden Teilmatrixfelder vorbehalten sein. Dies kann die Leistungsfähigkeit der Speichervorrichtung 100 verbessern.
  • 8 veranschaulicht Aspekte eines Beispiels für den EA-Block 130, wobei verschiedene Komponenten des EA-Blocks 130 in einem ersten und zweiten EA-Block 130a, 130b bereitgestellt werden, die im Allgemeinen als Spiegelbilder voneinander angeordnet sind. Wie in 8 dargestellt, umfasst jeder der EA-Blöcke 130a, 130b einen Bitleitungs-Vorladungs-, Lese-MUX- und Schreib-Treiberblock 210, einen Leseverstärker 220, eine Schreibsteuerung 230 und ein Ausgabe-Latch 240. Eine Daten-EA-Schicht, welche den Dateneingabe- 102 und Datenausgabeanschluss 104 umfasst, ist zwischen dem oberen und unteren Steuerungsblock 130a, 130b angeordnet.
  • 9 zeigt ein weiteres Beispiel, wobei das Ausgabe-Latch 240 von beiden EA-Blöcken 130a, 130b gemeinsam benutzt wird. Mit anderen Worten, der einzelne Ausgabe-Latch-Block 240 fungiert dazu, Ausgabesignale zu speichern, die auf den Bitleitungen 204 sowohl von den ersten als auch von den zweiten Teilmatrixfeldern 105a, 105b empfangen werden. Andere EA-Funktionsblöcke sind mehrfach vorhanden, so dass die Bitleitungen 204 des ersten und zweiten Teilmatrixfelds 105a, 105b, einen entsprechenden Bitleitungs-Vorladungs-, Lese-MUX- und Schreib-Treiberblock 210, einen Leseverstärker 220 und eine Schreibsteuerung 230 aufweisen. Wiederum ist die Daten-EA-Schicht, welche den Dateneingabe- 102 und Datenausgabeanschluss 104 umfasst, zwischen dem oberen und unteren Steuerungsblock 130a, 130b angeordnet.
  • 10 veranschaulicht noch ein weiteres Beispiel, wobei weitere EA-Funktionen von dem ersten und zweiten Teilmatrixfeld 105a, 105b gemeinsam benutzt werden. Speziell werden sowohl die Ausgabe-Latch-Funktion 240 als auch die Schreibsteuerungsfunktion 230 von den EA-Blöcken 130a, 130b gemeinsam benutzt. Mit anderen Worten, der einzelne Ausgabe-Latch-Block 240 und die einzelne Schreibsteuerung 230 empfangen auf den Bitleitungen 204 direkt Signale sowohl von dem ersten als auch von dem zweiten Teilmatrixfeld 105a, 105b. Andere EA-Funktionsblöcke sind sowohl in dem oberen als auch in dem unteren EA-Block 130a, 130b vorgesehen, so dass die Bitleitungen 204 des ersten und zweiten Teilmatrixfelds 105a, 105b einen jeweiligen Bitleitungs-Vorladungs-, Lese-MUX- und Schreib-Treiberblock 210 und einen jeweiligen Leseverstärker 220 aufweisen. Wiederum ist die Daten-EA-Schicht, welche den Dateneingabe- 102 und Datenausgabeanschluss 104 umfasst, zwischen dem oberen und unteren Steuerungsblock 130a, 130b angeordnet.
  • 11 ist ein Schaltplan, welcher Aspekte einer weiteren beispielhaften Speichervorrichtung 100 veranschaulicht, wobei die EA-Blöcke 130a, 130b zwischen einem ersten und zweiten Speicher-Teilmatrixfeld 105a, 105b in Nachbarschaft zueinander angeordnet sind und ein Ausgabe-Latch 270 gemeinsam benutzen. 11 zeigt Abschnitte einer einzelnen Spalte von Speicherzellen 200 des ersten und zweiten Speicherzellen-Matrixfelds 105a, 105b, welche zwischen zwei Bitleitungen 204a, 204b angeordnet sind. Die Bitleitungen 204b sind Schienen-Bitleitungen, welche Signale übertragen, die komplementär zu jenen auf den Bitleitungen 204a sind. Die Speicherzellen 200 sind mit entsprechenden Wortleitungen verbunden, welche sich in dem Beispiel, das in 11 dargestellt ist, in horizontalen Reihen senkrecht zu den Bitleitungen 204a, 204b erstrecken. Die Wortleitungen werden in Reaktion auf Wortleitungs-Auswahlsignale aktiviert, die von dem Wortleitungstreiber 120 ausgegeben werden, der in 1 dargestellt ist.
  • Bei einer Leseoperation decodiert der Wortleitungstreiber 120 die ausgewählte Wortleitung basierend auf einer empfangenen Wortleitungsadresse. An entsprechenden Gate-Anschlüssen der Transistoren 310 und 312 werden Spaltenauswahlsignale ysel_u 320 und/oder ysel_d 330 empfangen, um die gewünschten Spalten des Speichermatrixfelds 105 auszuwählen. In Reaktion auf die Spaltenauswahlsignale 320, 330 werden Datensignale aus den ausgewählten Reihen von Speicherzellen 200 an entsprechende Leseverstärker 220 des ersten und zweiten EA-Blocks 130a, 130b ausgegeben. In einigen Beispielen ist der Wortleitungstreiber 120 dafür konfiguriert, während einer bestimmten Leseoperation eine Reihe nur aus dem oberen Matrixfeld 105a oder dem unteren Matrixfeld 105b auszuwählen, aber nicht aus beiden. Entsprechend sendet nur eine ausgewählte Reihe aus dem oberen Matrixfeld 105a oder dem unteren Matrixfeld 105b Daten entlang den Bitleitungen 204a, 204b an den jeweiligen Steuerungsblock 130a, 130b. Die komplementären Signale von den ausgewählten Speicherzellen 200 auf den Bitleitungen 204a, 204b werden von den Leseverstärkern 220 empfangen, welche in Reaktion auf die Leseverstärker-Aktivierungssignale sae_u 322 oder sae_d 332 die verstärkten Datensignale an das gemeinsam benutzte Ausgabe-Latch 240 ausgeben. Die Datensignale werden von dem gemeinsam benutzten Ausgabe-Latch 270 auf dem Ausgabe-Pin Q 340 ausgegeben. In einigen Beispielen sind die Ausgaben der Leseverstärker 220 mit einer Drei-Zustands-Logik konfiguriert, wobei die Ausgabe des Leseverstärkers 220 zusätzlich zu den Logikniveaus 0 und 1 einen Zustand hoher Impedanz annehmen kann. Dies ermöglicht, dass der spezielle Leseverstärkerausgang im Ergebnis aus der Schaltung entfernt wird, bis neue Datenverfügbar sind. Auf diese Weise können die beiden Leseverstärkerausgänge ohne weitere Verzögerung, die durch eine weitere Ebene von Multiplexierern bewirkt würde, miteinander verbunden werden.
  • 12 ist ein Blockschaubild, welches ein EA-Verfahren 400 veranschaulicht, das den verschiedenen hierin offenbarten Ausführungsformen entspricht. Im Verfahrensblock 410 wird ein Matrixfeld von Speicherzellen bereitgestellt, z.B. das in 4 dargestellte Matrixfeld 105. Im Block 412 wird ein EA-Block 130 so angeordnet, dass er das Matrixfeld 105 von Speicherzellen in ein erstes Teilmatrixfeld 105a und ein zweites Teilmatrixfeld 105b unterteilt, welche sich auf gegenüberliegenden Seiten des EA-Blocks 130 befinden. Im Block 414 werden Bitleitungen 204, die mit den Speicherzellen des ersten Teilmatrixfelds 105a verbunden sind, auf einer ersten Seite 131 des EA-Blocks 130 empfangen und im Block 416 werden Bitleitungen 204, die mit den Speicherzellen des zweiten Teilmatrixfelds 105b verbunden sind, auf einer zweiten Seite 132 des EA-Blocks 130 empfangen. Somit ist der EA-Block 130 zwischen den Speichermatrixfeldern 105a, 105b angeordnet. Datensignale werden somit direkt von den verkürzten Bitleitungen, welche sich zu dem zentral angeordneten Steuerungsblock 130 erstrecken, empfangen und direkt an diese ausgegeben, anstatt dass zusätzliche globale Bitleitungen benötigt werden, um die Datensignale an einen globalen EA-Block zu senden. Der EA-Block 130 wird so betrieben, dass Daten aus den Speicherzellen des ersten und zweiten Teilmatrixfelds ausgelesen werden und in diese geschrieben werden und die Daten über einen Ausgabe- und Eingabeanschluss 104, 102 des zentral angeordneten EA-Blocks 130 ausgegeben und empfangen werden, wie im Block 418 dargestellt.
  • Verschiedene hierin offenbarte Beispiele stellen somit ein Speichermatrixfeld mit verkürzten Bitleitungen bereit, welche direkt von einem EA-Block empfangen werden, der zwischen Teilmatrixfeldern des Speichermatrixfelds angeordnet ist. Auf diese Weise wird über die verkürzten Bitleitungen die Leistungsfähigkeit verbessert. Überdies ist dadurch, dass der zentral angeordnete EA-Block direkt mit den Bitleitungen der Speicher-Teilmatrixfelder verbunden ist, kein globaler EA-Block erforderlich, was im Makromaßstab Platz einspart und die Leistungsfähigkeit weiter verbessert.
  • Gemäß einigen offenbarten Ausführungsformen weist eine Speichervorrichtung, z.B. ein SRAM-Speicher, ein Matrixfeld von Speicherzellen auf, welches ein erstes Teilmatrixfeld und ein zweites Teilmatrixfeld umfasst. Mit den Speicherzellen sind mehrere Bitleitungen verbunden und zwischen dem ersten Teilmatrixfeld und dem zweiten Teilmatrixfeld ist ein EA-Block angeordnet. Die Bitleitungen erstrecken sich von dem ersten und zweiten Speicher-Teilmatrixfeld der Speichervorrichtung direkt zu dem EA-Block. Der EA-Block umfasst ferner einen Dateneingabe- und -ausgabeanschluss, welche dafür konfiguriert sind, Daten zu empfangen, die in das Matrixfeld von Speicherzellen zu schreiben sind, und Daten auszugeben, die über die mehreren Bitleitungen aus dem Matrixfeld von Speicherzellen ausgelesen werden.
  • Gemäß weiteren Beispielen umfasst eine Speicher-EA-Vorrichtung einen EA-Block, welcher eine erste Seite und eine zweite Seite gegenüber der ersten Seite aufweist. Die erste Seite ist dafür konfiguriert, erste mehrere Bitleitungen von einem ersten Speicher-Teilmatrixfeld zu empfangen, und die zweite Seite ist dafür konfiguriert, zweite mehrere Bitleitungen von einem zweiten Speicher-Teilmatrixfeld zu empfangen. Der EA-Block weist ein Ausgabe-Latch auf, welches so verbunden ist, dass es Daten aufnimmt, die aus den ersten mehreren Bitleitungen und den zweiten mehreren Bitleitungen ausgelesen werden. Ein Dateneingabe- und -ausgabeanschluss sind dafür konfiguriert, Daten aus den mehreren Bitleitungen zu empfangen und an diese auszugeben.
  • Gemäß anderen Beispielen umfasst ein Speicher-EA-Verfahren Bereitstellen eines Matrixfelds von Speicherzellen. Ein EA-Block ist so angeordnet, dass er das Matrixfeld von Speicherzellen in ein erstes Teilmatrixfeld und ein zweites Teilmatrixfeld unterteilt, welche auf gegenüberliegenden Seiten des EA-Blocks angeordnet sind. Erste mehrere Bitleitungen, welche mit den Speicherzellen des ersten Teilmatrixfelds verbunden sind, werden auf einer ersten Seite des EA-Blocks empfangen und zweite mehrere Bitleitungen, welche mit den Speicherzellen des zweiten Teilmatrixfelds verbunden sind, werden auf einer ersten Seite des EA-Blocks empfangen. Der EA-Block wird so betrieben, dass Daten aus den Speicherzellen des ersten und zweiten Teilmatrixfelds ausgelesen werden und Daten in diese geschrieben werden.
  • In der vorliegenden Offenbarung werden verschiedene Ausführungsformen so umrissen, dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann erkennt, dass er die vorliegende Offenbarung einfach als eine Basis zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erfüllen derselben Zwecke und/oder Erhalten derselben Vorteile wie bei den hier vorgestellten Ausführungsformen nutzen kann. Der Fachmann realisiert auch, dass solche äquivalenten Konstruktionen nicht von der Idee und vom Umfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Abwandlungen hieran vornehmen kann, ohne von der Idee und vom Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62647422 [0001]

Claims (20)

  1. Speichervorrichtung, umfassend: ein Matrixfeld von Speicherzellen, wobei das Matrixfeld ein erstes Teilmatrixfeld und ein zweites Teilmatrixfeld umfasst; mehrere Bitleitungen, welche mit den Speicherzellen verbunden sind; einen EA-Block, welcher zwischen dem ersten Teilmatrixfeld und dem zweiten Teilmatrixfeld angeordnet ist, wobei sich die Bitleitungen von dem ersten und zweiten Speicher-Teilmatrixfeld der Speichervorrichtung direkt zu dem EA-Block erstrecken und wobei der EA-Block einen Dateneingabe- und -ausgabeanschluss umfasst, welche dafür konfiguriert sind, Daten zu empfangen, die in das Matrixfeld von Speicherzellen zu schreiben sind, und Daten auszugeben, die über die mehreren Bitleitungen aus dem Matrixfeld von Speicherzellen ausgelesen werden.
  2. Speichervorrichtung nach Anspruch 1, ferner umfassend ein Ausgabe-Latch, welches so verbunden ist, dass es Daten empfängt, die aus den mehreren Bitleitungen ausgelesen werden.
  3. Speichervorrichtung nach Anspruch 1 oder 2, wobei: die Speicherzellen des ersten und zweiten Teilmatrixfelds in Spalten und Reihen angeordnet sind; sich die Bitleitungen parallel zu den Spalten erstrecken; und der EA-Block quer über die Spalten angeordnet ist, senkrecht zu den Bitleitungen.
  4. Speichervorrichtung nach Anspruch 2 oder 3, ferner umfassend: mehrere Wortleitungen, welche mit den Speicherzellen verbunden sind und sich parallel zu den Reihen erstrecken; und einen Reihendecodierer, welcher mit den mehreren Wortleitungen verbunden ist.
  5. Speichervorrichtung nach Anspruch 4, wobei das Matrixfeld ferner ein drittes Teilmatrixfeld und ein viertes Teilmatrixfeld umfasst, wobei das erste Teilmatrixfeld und das dritte Teilmatrixfeld auf einer ersten Seite des EA-Blocks angeordnet sind und das zweite Teilmatrixfeld und das vierte Teilmatrixfeld auf einer zweiten Seite des EA-Blocks gegenüber der ersten Seite angeordnet sind und wobei das erste Teilmatrixfeld und das zweite Teilmatrixfeld auf einer ersten Seite des Reihendecodierers angeordnet sind und das dritte Teilmatrixfeld und das vierte Teilmatrixfeld auf einer zweiten Seite des Reihendecodierers angeordnet sind.
  6. Speichervorrichtung nach einem der vorhergehenden Ansprüche, ferner umfassend einen ersten und zweiten EA-Block, welche den EA-Block umfassen, wobei der erste und zweite EA-Block zwischen dem ersten und zweiten Teilmatrixfeld angeordnet sind und wobei der erste EA-Block mit den mehreren Bitleitungen des ersten Teilmatrixfelds verbunden ist und der zweite EA-Block mit den mehreren Bitleitungen des zweiten Teilmatrixfelds verbunden ist.
  7. Speichervorrichtung nach einem der vorhergehenden Ansprüche, wobei der EA-Block ein erstes und zweites Ausgabe-Latch umfasst, wobei das erste und zweite Ausgabe-Latch zwischen dem ersten und zweiten Teilmatrixfeld angeordnet sind und wobei das erste Ausgabe-Latch mit den mehreren Bitleitungen des ersten Teilmatrixfelds verbunden ist und das zweite Ausgabe-Latch mit den mehreren Bitleitungen des zweiten Teilmatrixfelds verbunden ist.
  8. Speichervorrichtung nach einem der vorhergehenden Ansprüche, wobei der EA-Block eine Schreibsteuerung umfasst, welche mit den mehreren Bitleitungen verbunden ist.
  9. Speichervorrichtung nach Anspruch 6, wobei der erste und zweite EA-Block einen ersten bzw. zweiten Leseverstärker umfassen.
  10. Speichervorrichtung nach Anspruch 9, wobei der erste und zweite Leseverstärker mit einer Drei-Zustands-Logik konfiguriert sind.
  11. Speicher-Eingabe/Ausgabe(EA)-Vorrichtung, umfassend: einen EA-Block, welcher eine erste Seite und eine zweite Seite gegenüber der ersten Seite aufweist, wobei die erste Seite dafür konfiguriert ist, erste mehrere Bitleitungen von einem ersten Speicher-Teilmatrixfeld zu empfangen, wobei die zweite Seite dafür konfiguriert ist, zweite mehrere Bitleitungen von einem zweiten Speicher-Teilmatrixfeld zu empfangen; wobei der EA-Block ein Ausgabe-Latch aufweist, welches so verbunden ist, dass es Daten aus den ersten mehreren und den zweiten mehreren Bitleitungen aufnimmt; und wobei der EA-Block einen Dateneingabe- und -ausgabeanschluss umfasst, welche dafür konfiguriert sind, Daten aus den ersten mehreren Bitleitungen und den zweiten mehreren Bitleitungen zu empfangen und an diese auszugeben.
  12. Speicher-EA-Vorrichtung nach Anspruch 11, ferner umfassend einen ersten und zweiten EA-Block, welche den EA-Block umfassen, wobei der erste und zweite EA-Block zwischen dem ersten und zweiten Teilmatrixfeld angeordnet sind und wobei der erste EA-Block die erste Seite des EA-Blocks umfasst und der zweite EA-Block die zweite Seite des EA-Blocks umfasst.
  13. Speicher-EA-Vorrichtung nach Anspruch 11 oder 12, wobei der EA-Block ein erstes und zweites Ausgabe-Latch umfasst, welche das Ausgabe-Latch umfassen, wobei das erste und zweite Ausgabe-Latch zwischen dem ersten und zweiten Teilmatrixfeld angeordnet sind.
  14. Speichervorrichtung nach einem der vorhergehenden Ansprüche 11 bis 13, wobei der EA-Block eine Schreibsteuerung umfasst.
  15. Speichervorrichtung nach einem der vorhergehenden Ansprüche 11 bis 14, wobei der EA-Block einen Leseverstärker umfasst.
  16. Speicher-Eingabe/Ausgabe(EA)-Verfahren, umfassend: Bereitstellen eines Matrixfelds von Speicherzellen; Anordnen eines EA-Blocks derart, dass er das Matrixfeld von Speicherzellen in ein erstes Teilmatrixfeld und ein zweites Teilmatrixfeld unterteilt, welche auf gegenüberliegenden Seiten des EA-Blocks angeordnet sind; Empfangen erster mehrerer Bitleitungen, welche mit den Speicherzellen des ersten Teilmatrixfelds verbunden sind, auf einer ersten Seite des EA-Blocks; Empfangen zweiter mehrerer Bitleitungen, welche mit den Speicherzellen des zweiten Teilmatrixfelds verbunden sind, auf einer zweiten Seite des EA-Blocks; Betreiben des EA-Blocks derart, dass Daten aus den Speicherzellen des ersten und zweiten Teilmatrixfelds ausgelesen werden; und Betreiben des EA-Blocks derart, dass Daten in die Speicherzellen des ersten und zweiten Teilmatrixfelds geschrieben werden.
  17. Verfahren nach Anspruch 16, ferner umfassend Speichern eines Ausgabesignals durch ein gemeinsames Ausgabe-Latch, welches dafür konfiguriert ist, Signale aus der ersten und zweiten Bitleitung zu empfangen.
  18. Verfahren nach Anspruch 16 oder 17, wobei die Speicherzellen des ersten und zweiten Teilmatrixfelds in Spalten und Reihen angeordnet sind und wobei sich die Bitleitungen parallel zu den Spalten erstrecken und wobei das Verfahren ferner das Anordnen des EA-Blocks quer über die Spalten umfasst, senkrecht zu den Bitleitungen.
  19. Verfahren nach Anspruch 18, ferner umfassend Anordnen eines Reihendecodierers parallel zu den Wortleitungen derart, dass ein drittes Teilmatrixfeld und ein viertes Teilmatrixfeld auf gegenüberliegenden Seiten des Reihendecodierers gebildet werden.
  20. Verfahren nach einem der vorhergehenden Ansprüche 16 bis 19, wobei das Anordnen des EA-Blocks derart, dass er das Matrixfeld von Speicherzellen in das erste Teilmatrixfeld und das zweite Teilmatrixfeld unterteilt, Anordnen eines ersten und zweiten EA-Blocks, welche den EA-Block umfassen, derart umfasst, dass das Matrixfeld von Speicherzellen in das erste Teilmatrixfeld und das zweite Teilmatrixfeld unterteilt wird.
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