JP5658082B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特に、メモリセルアレイを備えた半導体装置に関する。

近年、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導体メモリにおいて高機能化、動作の高速化、大容量化が進むとともに、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）／ＤＤＲ２／ＤＤＲ３といったアーキテクチャーの導入によりメモリの入出力のデータバンド幅も著しく向上している。

メモリの入出力のデータバンド幅の向上のためには、メモリのＲＥＡＤ（読み出し）やＷＲＩＴＥ（書き込み）サイクル（ｔＲＣ：ＲＯＷ ＣＹＣＬＥ ＴＩＭＥ）の向上や、メモリ内部の同時動作数（パラレル数）の向上（データ線（ＩＯ線）の多パラレル化（パラレル数を増やす）や、メモリアレイの多バンク化）による、扱い得るデータの量を向上することが必要になる。

よく知られているように、消費電力パワーＰは、式（１）で近似される。
ｎ×ｃ×ｆ×Ｖ²
・・・・（１）

式（１）において、ｎは素子数、ｃは容量（素子によって充放電される出力負荷容量）、ｆは動作周波数、Ｖは動作電圧である。ここで、式（１）の導出について簡単に説明すると、パワーＰは、素子が出力負荷容量を充電／放電する際に消費される電力（ｄｙｎａｍｉｃ ｄｉｓｓｉｐａｔｉｏｎ）の平均であり、動作周波数（実際はトグル周波数）をｆ、出力負荷容量をＣＬとすると、素子の出力ＶｏｕｔがＬｏｗ（０Ｖ）からＨｉｇｈ（ＶＤＤ）へ立ち上がる時の電力と、出力ＶｏｕｔがＨｉｇｈ（ＶＤＤ）からＬｏｗ（０Ｖ）へ立ち下る時の電力の合計で与えられ、以下のように近似される（ただし、ｔｐ＝１／ｆ）。

（２）

ｎ個の素子（ｎ本の出力）については、式（２）をｎ倍し、各出力の容量負荷ＣＬを共通の値ｃとすることで、式（１）が得られる。

例えば動作周波数ｆを向上することでデータバンド幅（転送効率）を倍にした場合、パワーも増加する。メモリセルアレイにおいてデータ量の向上と同時に、低消費電力化が望まれている。

なお、特許文献１には、多重メモリアクセスレイテンシー時間をサポートするメモリシステムが開示されている。図１に、特許文献１に開示されたシステムの構成を示す（特許文献１の図２Ａから引用）。これは、メモリシステムにおけるメモリ装置へのアクセスを制御するものである。メモリコントローラ２０２から近いメモリ装置のグループ（レイテンシー時間グループ１）と、遠いグループ（レイテンシー時間グループ２）に分ける。頻繁にアクセスするデータとそうでないデータをそれぞれグループ１とグループ２に振り分けることで全体のアクセス・レイテンシーを短縮している。

図２は、図１の構成を、一般的なＤＲＡＭに置き換えた場合の一般的なメモリ構成を表した図である（本願発明者が作成した図である）。

図２に示すように、このメモリ（ＤＲＡＭコア）は、複数のメモリセルをアレイ状に備えたメモリセルアレイ１（複数バンク構成）と、行アドレスをデコードし選択ワード線を活性化させるロウデコーダ（Ｘ ＤＥＣ）２と、列アドレスをデコードし選択されたカラム（ビット線）のＹスイッチをオンさせるカラムデコーダ（Ｙ ＤＥＣ）３と、ビット線の電位を増幅するセンスアンプ（Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ）／Ｙスイッチ（Ｙ Ｓｗｉｔｃｈ）４と、選択されたカラムのセンスアンプで増幅された読み出しデータを増幅してＲＷＢＳ（リードライトバス）に出力し、ＲＷＢＳ（リードライトバス）からの書き込みデータの駆動を行うデータアンプ（Ｄａｔａ Ａｍｐ）／書き込みアンプ（ＷＲＩＴＥ Ａｍｐ）５と、アドレス、コマンド、タイミングを制御する制御回路（Ａｄｄｒｅｓｓ Ｃｏｍｍａｎｄ Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）６と、ＤＲＡＭコアへの入力である内部データバス（Ｉｎｔｅｒｎａｌ Ｄａｔａ Ｂｕｓ）９に接続されたデータ端子（不図示）とＲＷＢＳ（リードライトバス）との間でメモリセルへのデータ、メモリセルからのデータの入出力機能と、データマスク端子（不図示）からのデータマスク信号によりメモリセルへの書き込みマスク制御を行うデータ制御回路（Ｄａｔａ Ｉ／Ｏ、Ｄａｔａ Ｍａｓｋ）７と、ＤＲＡＭコアへの入力（クロック、アドレス、コマンド）８、ＤＲＡＭコアへのデータの入出力を行う内部データバス（Ｉｎｔｅｒｎａｌ Ｄａｔａ Ｂｕｓ）９を備えている。

図３は、図２を説明するための図であり、図３は、図２の配置（レイアウト）の一例を示す図である（本願発明者が作成した図である）。図３において、メモリセルアレイ１内の領域１０は、アクセス対象のメモリセルを含むアクティブ領域（Ａｃｔｉｖｅ Ａｒｅａ）を表している。１１は、基本単位を構成するメモリアレイまたはメモリマクロ（システクＬＳＩ等に用いられる回路ブロック）である。制御回路（アドレス・コマンド・タイミングコントローラ）６は、二つのメモリアレイの基本単位１１に共通につながるアドレス／コマンド・バス（ＡＤＤＲＥＳＳ／ＣＭＤ ＢＵＳ）により制御することでアクセス対象のアクティブ領域１０を選択する。アクティブ領域１０の選択は、アドレス信号のＸアドレス（ロウアドレス）をデコードし、選択ワード線を活性化させるＸデコーダ（ＸＤＥＣ）２、カラムアドレスをデコードし、選択カラムのＹスイッチをオンとするカラムデコーダ（ＹＤＥＣ）３で行われる。データ（ＷＲＩＴＥデータ／ＲＥＡＤデータ）は、データ制御回路７から入出力され、複数のメモリアレイ基本単位１１に共通につながるリードライトバス（ＲＷＢＳ）により転送される。特に制限されるものでないが、図３では、ＤＲＡＭコアでのデータ入力をなす内部データバス（Ｉｎｔｅｒｎａｌ Ｄａｔａ Ｂｕｓ）９に接続されたデータ端子（ＤＱ端子）は３６本とされ、各データ端子ＤＱの複数ビットデータ（例えばバースト長（連続して入出力することができるデータの個数）に対応してシリアル入力される複数のビット）は、例えばデータ制御回路（Ｄａｔａ Ｉ／Ｏ）７にてパラレルデータに変換され、リードライトバス（ＲＷＢＳ）に、パラレル転送される。リードライトバス（ＲＷＢＳ）は、複数のメモリアレイ基本単位１１にまたがって延在され、各メモリアレイ基本単位１１のデータアンプ（Ｄａｔａ ＡＭＰ）／ライトアンプ（ＷＲＩＴＥ ＡＭＰ）に共通に接続されるバスである。バースト長が４の場合、１つのデータ端子あたりのＲＷＢＳは４本のデータ線（ＩＯ線）を備え、３６のデータ端子に対して、３６×４＝１４４本のデータ線（ＩＯ線）が敷設される。

メモリアレイ内のＩＯ構成は、階層化（ローカルＩＯ線／メインＩＯ線）構成とされるか、あるいは非階層構成とされる。階層化構成の場合、データアンプ（Ｄａｔａ Ａｍｐ）／書き込みアンプ（ＷＲＩＴＥ Ａｍｐ）に接続されるメインＩＯ線は、不図示のスイッチ回路を介して複数のローカルＩＯ線に接続され、各ローカルＩＯ線は、カラムデコーダ（Ｙ ＤＥＣ）３で選択され、オン状態とされたＹスイッチ（Ｙ Ｓｗｉｔｃｈ）４を介して選択されたカラムのビット線に接続される。

ＲＥＡＤ時には、Ｘデコーダ２で選択されたワード線（Ｈｉｇｈ電位に設定される）に接続されたメモリセルから読み出されたデータは、センスアンプ４で増幅され、選択カラムのオン状態に設定されたＹスイッチ４を介してローカルＩＯ線に伝達され、さらにメインＩＯ線を介してデータアンプ（Ｄａｔａ Ａｍｐ）５に伝達され、リードライトバス（ＲＷＢＳ）に出力される。データ制御回路７においてパラレルビットデータ（バースト長に対応したビット数のデータ）をシリアルに変換し、データ端子から、クロックに同期して内部データバス（Ｉｎｔｅｒｎａｌ Ｄａｔａ Ｂｕｓ）９にシリアルに出力される（ＤＤＲではクロック信号の立ち上がりと立ち下りエッジに同期して転送される）。

ＷＲＩＴＥ時には、内部データバス（Ｉｎｔｅｒｎａｌ Ｄａｔａ Ｂｕｓ）９に接続するデータ端子からシリアルに入力されたビットデータは、データ制御回路７において並列化され、ＲＷＢＳを転送され、ライトアンプ（ＷＲＩＴＥ ＡＭＰ）５で増幅され、Ｍａｉｎ ＩＯ線、選択されたＬｏｃａｌ ＩＯ線を介し、Ｙスイッチ４がオン状態とされた選択カラムのビット線に伝達される。

データは、アドレス・コマンド・タイミングコントローラ６で制御され、選択されるメモリセルアレイ１内のアクティブ領域１０で読み出し（ＲＥＡＤ）／書き込み（ＷＲＩＴＥ）される。

図４は、図３において、アクティブ領域１０として、アドレス・コマンド・タイミングコントローラ６、データＩＯ７側からみて、遠い側が選択されたケース１（アクティブ領域１０−１）と、近い側が選択されたケース２（アクティブ領域１０−２）を示す図である。

図５は、図４のそれぞれのケース１、ケース２におけるアクセス動作を示すタイミングチャートである（本願発明者が作成した図）。図５には、コマンド（ＣＭＤ）、クロック（メモリＣＬＫ）、ケース１、ケース２における、コマンド入力からの、アクティブ領域１０−１、１０−２に対応した制御遅延（１０−１制御遅延、１０−２制御遅延）、アクティブ領域１０−１、１０−２の選択時間（１０−１選択時間、１０−２選択時間）、アクティブ領域１０−１、１０−２に対応する出力遅延（１０−１出力遅延、１０−２出力遅延）と、α、θ、βの関係が模式的に示されている。

αはｔＲＣ（Ｒｏｗ Ｃｙｃｌｅ Ｔｉｍｅ）、
βはｔＲＲＤ（Ｒｏｗ ｔｏ Ｒｏｗ Ｄｅｌａｙ）
γは制御遅延、データ遅延（出力遅延）、
θはＲＥＡＤ Ｌａｔｅｎｃｙ（レイテンシー）
である。

γは、アドレス・コマンド・タイミング制御回路（アドレス・コマンド・タイミングコントローラ）６とデータ制御回路７が、メモリセルアレイのアクティブ領域１０を制御するためのアドレス／コマンド、データの設定時間と、データ信号をリードライトバス（ＲＷＢＳ）を介してメモリアレイ基本単位に転送するための遅延時間を含む。また出力遅延は、アクティブ領域１０から読み出されたデータがＲＷＢＳを介してデータ制御回路７に転送される時間に対応する。

αは、アクティブ領域１０のメモリセルアレイ動作に関わるサイクルである。

βは、１つのコマンド（ＣＭＤ）入力から次のコマンド（ＣＭＤ）が入力可能となる時間である。

θは、ＲＥＡＤコマンドを入力してからデータがデータ端子ＤＱに出力されるまでのクロックサイクル数（レイテンシー）を表している。

図５の例の場合、
１０−１制御遅延＞１０−２制御遅延、
１０−１出力遅延＞１０−２出力遅延
である。アクティブ領域１０−１、１０−２の制御遅延と出力遅延γは最大１クロックサイクル、ｔＲＣ（α）は６サイクルであり、α＞＞γ、すなわち、αがγよりも大幅に長い。また、α〜θ、すなわち、αはレイテンシーとほぼ同等の時間である。

ところで、データのバンド幅を上げること、及び、メモリのサイクルを改善することは、レイテンシーθの改善と同義である。

図５に示す例では、αに占めるγの割合（時間の割合：γ／α）は小さい。したがって、γ（制御遅延、出力遅延）の遅延も、γ（制御遅延、出力遅延）で消費される電力も、αでの遅延、電力に比べて小さい。

しかしながら、メモリセルアレイ内のＩＯの並列数（例えばリードライトバスの並列転送されるデータ線の本数）が増加すると、例えばデータ端子からシリアル入力されるビットデータのパラレル変換等の時間等の増大により、γがαに占める割合が増大し、γで消費される電力が増大する。

これまで、ｔＲＣ（α）とβを削減することに、アーキテクチャーの開発の主眼が置かれていた。α＝ｔＲＣ（ＲＯＷ ＣＹＣＬＥ ＴＩＭＥ）は、メモリセルにアクセスするためにメモリアレイが実際に動作しているサイクルを示す指標である。一回のｔＲＣで、並列にＲＥＡＤ／ＷＲＩＴＥされるデータ数（アクセスするメモリセル数）により、メモリ入出力の動作周波数ｆが決まる。

図６は、関連技術を説明する図である（問題点を説明するために本願発明者が作成した図）。図６において、データ端子（内部データバス９に接続するデータ端子）の端子数は３６本である。バースト長ＢＬは４である。ＢＬ＝４に対応してリードライトバス（ＲＷＢＳ）は４ビットであり、３６本のデータ端子に対応して３６×４＝１４４本のパラレルデータ線（ＩＯ線）を備え、１４４個のデータがアクティブ領域にＷＲＩＴＥ/ＲＥＡＤされる。ＹＤＥＣは、アドレス信号のカラムアドレスをデコードするカラムコーダである。なお、図６において、図３、図４等と同一又は同等の要素には同一の参照符号が付されている。ＹＤＥＣは、図３、図４のようにメモリアレイ基本単位内に設ける構成としてもよいことは勿論である。

特表２００８−５００６６８号公報

以下に関連技術の分析を与える。

メモリに要求される仕様として、レイテンシーθも重要であるが、近年、ｔＲＣを改善し、メモリセルに読み書きするデータアクセス数（効率）を向上しながら、パワーを削減すること、すなわち、ｔＲＣ（α）を縮減し、データアクセス数を増やしながら、低電力（ＬＯＷ ＰＯＷＥＲ）を実現することが求められている。

図７（Ａ）、図７（Ｂ）は、図６に示した半導体メモリにおけるＷＲＩＴＥ動作、ＲＥＡＤ動作を模式的に示す図である。なお、図７は、関連技術の問題点を説明するために本願発明者が作成した図である。図７において、バースト長＝４であり、ＢＬ０−ＢＬ３は、バースト長＝４に対応して、１回のアクセスコマンドで、４つのカラム（ビット線）（ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３）分連続してＲＥＡＤ／ＷＲＩＴＥされる４ビット・データを表している。

また、図７（Ａ）、図７（Ｂ）において、ＣＭＤは、それぞれ、ＷＲＩＴＥ（書き込み）コマンド、ＲＥＡＤ（読み出し）コマンドである。なお、図７（Ａ）、図７（Ｂ）において、説明の簡単化のため、バンクアクティブコマンド（ＡＣＴ）、プリチャージコマンド（ＰＲＥ）等は省略されている。なお、ＣＭＤは、制御信号（チップセレクト、ライトイネーブル、カラムアドレスストローブ、ロウアドレスストローブ）等の組み合せで指定され、これらの制御信号は、コマンドデコーダ（不図示）に入力されてデコードされる。ＷＲＩＴＥコマンド又はＲＥＡＤコマンドの入力により、指定されたロウアドレスに対して指定されたカラムアドレスを先頭として４つのカラムに対するＢＬ０−３データの書き込み、あるいは読み出しが行われる。

図７（Ａ）では、４ビットシリアルの書き込みデータＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３が１つのデータ端子からダブルデータレートで（メモリＣＬＫの立ち上がりエッジと立ち下がりエッジに同期して１クロックサイクルで２つのビットデータ）入力される。入力された４つのカラムに対応する４ビットデータＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３をシリアル・パラレル変換して４ビット・パラレルデータとし、リードライトバス（ＲＷＢＳ）の４本のデータ線に並列に転送する（γの制御遅延）。リードライトバス（ＲＷＢＳ）からメモリアレイの基本単位１１に到着したデータ（データマスクが規定されていないビットデータ）は、不図示のライトアンプ（図２のＷＲＩＴＥ ＡＭＰ５）で増幅され、メインＩＯ線（ＭＩＯＴ／Ｂ）、ローカルＩＯ線（ＬＩＯＴ／Ｂ）を介して、Ｙスイッチ（図２のＹ Ｓｗｉｔｃｈ ４）がオンとされた選択カラム（４つのカラム）のビット線（ＢＬＴ／Ｂ）のセンスアンプ（図２のＳｅｎｓｅ Ａｍｐｌｉｆｉｅｒ）に転送され、アクティブ領域の選択セル（Ｈｉｇｈレベルに設定されたワード線に接続するセル）への書き込みが行われる（選択時間α）。

図７（Ａ）に、Ｃａｓｅ１及びＣａｓｅ２として示すように、データ制御回路７側から遠端のメモリアレイ基本単位１１のアクティブ領域１０−１（図６）に対する制御遅延（１０−１制御遅延）は、データ制御回路７側から近端のメモリアレイ基本単位１１のアクティブ領域１０−２（図６）の制御遅延（１０−２制御遅延）よりも、時間を要する。なお、図７（Ａ）において、１０−１、１０−２の制御遅延の下に置かれたＢＬ０−ＢＬ３は、データ端子からシリアルに入力された４ビットデータをシリアル・パラレル変換した並列４ビットデータ、１０−１、１０−２選択時間の下に置かれたＢＬ０−ＢＬ３は、メモリアレイ基本単位１１において、選択カラムに転送された、並列４ビットデータ（メモリセルアレイの４つの選択カラム（ＢＬ０−ＢＬ３）への書き込みデータ）である。

図７（Ｂ）は、バースト長４でメモリセルからデータを読み出す際の動作を説明するタイミングチャートである。図７（Ｂ）に、Ｃａｓｅ１、Ｃａｓｅ２として示すように、データ制御回路７側から遠端のアクティブ領域１０−１に対する制御遅延（１０−１制御遅延）と出力遅延（１０−１出力遅延）は、それぞれ、データ制御回路７側から近端のアクティブ領域１０−２に対する制御遅延（１０−２制御遅延）と出力遅延（１０−２出力遅延）よりも、時間を要する。図７（Ｂ）の選択時間（アクティブ領域１０−１、あるいは１０−２の選択時間）においてメモリセルから読み出されたデータＢＬ０−ＢＬ３は、Ｙスイッチ（図２のＹ Ｓｗｉｔｃｈ ４）を介して、不図示のローカルＩＯ線、メインＩＯ線からリードライトバス（ＲＷＢＳ）に転送され、出力遅延（１０−１出力遅延、又は１０−２出力遅延）を要してデータ制御回路７に到着し、４ビットのデータＢＬ０−ＢＬ３がダブルデータレートでシリアルに、２サイクルで出力される。この例では、ＣＭＤ（ＲＥＡＤ）が入力されてから、最初のビットデータＢＬ０が出力されるまでのサイクルは４（レーテンシーθ）である。

図７（Ａ）及び図７（Ｂ）のＷＲＩＴＥ及びＲＥＡＤ動作において、データ制御回路７側から遠端メモリセル（アクティブ領域のメモリセル）の選択で、特性は決まり、コマンド（ＣＭＤ）と次のコマンド（ＣＭＤ）間の期間（ＣＭＤ ｔｏ ＣＭＤ期間）βは、３サイクルとなる。またメモリセルアレイのアクティブ領域の選択時間αは３サイクルとなる。

図５に示す例では、α＞＞γであったが、図７に示すように、高速メモリでは、αやθに対してγの占める割合が大きくなっている。

すなわち、メモリセルアレイ内のデータ転送の遅延（データバス線（ＲＷＢＳ）や、制御信号線の遅延のγ）が占める割合が大きくなる。

特に、メモリにアクセスするサイクルα（＝ｔＲＣ）を重視する高速メモリでは、メモリセルにおけるワードやビット線、メモリセルの選択といったメモリ動作そのものの遅延（α）に対して、遅延（γ）が大きく見えることになる。

したがって、データ端子から入力されるデータを効率的にリードライトバス（ＲＷＢＳ）に転送して、メモリセルにＷＲＩＴＥ／ＲＥＡＤアクセスすることと、低消費電力化と、を両立させることが必要となる。

図８は、関連技術を説明する図である（関連技術の問題点を説明するために本願発明者が作成した図）。図８において、メモリアレイとして４つの基本単位１１を備え、データ端子（内部データバス９に接続するＩＯ端子）数は、３６本とされ、バースト長ＢＬ＝８である。１本のデータ端子に対応するリードライトバス（ＲＷＢＳ）は８ビットのデータ線（ＩＯ線）であり、全体で８×３６＝２８８本（２８８ビットパラレル）のデータ線を備える。

１０−１、１０−２は、それぞれメモリアレイ基本単位１１におけるアクティブ領域である。なお、ＹＤＥＣは、カラムアドレスをデコードするカラムコーダである。なお、図８において、図６等と同一又は同等の要素には同一の参照符号が付されている。ＹＤＥＣは、図３、図４のようにメモリアレイ基本単位１１内に設ける構成としてもよいことは勿論である。アクティブ領域１０−１は、制御回路（アドレス・コマンド・タイミングコントローラ）６、データ制御回路（データＩ／Ｏ、データマスク）７側からみて、遠い側、アクティブ領域１０−２は、近い側である。

図９、図１０は、図８の構成におけるＷＲＩＴＥ動作とＲＥＡＤ動作をそれぞれ説明するタイミングチャートである。図９に示すように、ＷＲＩＴＥコマンドが時間を置かず連続して入力される連続ＷＲＩＴＥにおいて、最初のＷＲＩＴＥコマンド（ＣＭＤ）から２クロックサイクルの立ち上がりエッジと立ち下りエッジに同期して、８つのカラムに対応する８ビットデータＢＬ０−ＢＬ７がデータ端子にシリアルに入力され、γの制御遅延において、８ビットデータＢＬ０−ＢＬ７がパラレルデータとして、リードライトバス（ＲＷＢＳ）を介して、メモリアレイ基本単位１１のライトアンプ（図２のＷＲＩＴＥ ＡＭＰ）に供給される。そして、制御遅延に続く選択時間において、選択されたワード線に接続し、且つ、選択された８つのカラムのビット線に接続するメモリセルへのＢＬ０−ＢＬ７の８ビットデータの書き込みが行われる。

図９の例では、選択時間αは３クロックサイクルとされる。前回のＷＲＩＴＥコマンド（ＣＭＤ）に対応してシリアル入力された８ビットデータに続いて、次のＷＲＩＴＥコマンド（ＣＭＤ）に対応する８ビットデータが、データ端子からシリアルに入力される。遠端のアクティブ領域１０−１の制御遅延は、近端のアクティブ領域１０−２の制御遅延よりも延びる。なお、図９の左のパイプライン１（Ｐｉｐｅｌｉｎｅ１）は、制御遅延、その後の選択時間の処理が１段のパイプラインで行われることを示している。

図１０に示すように、ＲＥＡＤコマンドが時間をおかずに連続して入力される連続ＲＥＡＤ時は、ＲＥＡＤコマンド（ＣＭＤ）入力から、レーテンシーθ後に、データ端子から８ビットデータがクロックの立ち上がりエッジと立ち下りエッジに同期して出力される。

図１０の左側のパイプライン１（Ｐｉｐｅｌｉｎｅ １）は、制御遅延と選択時間、パイプライン２（Ｐｉｐｅｌｉｎｅ ２）は、出力遅延とシリアルビットデータの出力を表している。Ｃａｓｅ１として示すように、遠端のアクティブ領域１０−１の制御遅延、出力遅延は、いずれも、Ｃａｓｅ２として示す近端のアクティブ領域１０−２の制御遅延、出力遅延よりも長い。

上記したように、特許文献１では、効率よくデータを読み出し、書き込みを行うために、レイテンシーパスの遅延時間に着目して、平均的なレイテンシーを短くしている。

しかしながら、平均的なレイテンシーを短くするだけでは、メモリアクセスそのもののサイクルは短くならない。また、パワーを削減するには不十分である。

したがって、本発明の目的は、パワーの低減とメモリアクセスの短縮を可能とするメモリアレイを備えた半導体装置の提供することにある。

本発明は、上記課題の少なくとも１つを解決するために、概略以下の構成とされる（ただし、これらに制限されるものではない）。

本発明によれば、書き込み及び読み出し可能なメモリセルを複数備えたメモリアレイが複数の基本単位からなり、
複数の前記基本単位に対して共通に設けられ、アドレス信号／制御信号の転送が行われる第１のバスと、
複数の前記基本単位に対して共通に設けられ、書き込みデータと読み出しデータの転送が行われる第２のバスと、
を備え、
前記第１のバスは、パイプライン・レジスタとして機能する少なくとも１つの第１のバッファ回路を備え、
前記第２のバスは、パイプライン・レジスタとして機能する少なくとも１つの第２のバッファ回路を備え、
前記第１のバスの一端から、アドレス／制御信号を、前記一端に対して遠端側の基本単位向けから、前記一端に対して近端側の基本単位向けの順に、順次、送出する第１の制御回路と、
書き込み時に、前記第２のバス上の一端から、データ信号を、前記一端に対して遠端側の基本単位向けから、前記一端に対して近端側の基本単位向けの順に、順次、送出する第２の制御回路と、
を備え、
前記第２のバスから複数の前記基本単位の各々に転送された書き込みデータは、複数の前記基本単位の各々に書き込まれ、
読み出し時に、複数の前記基本単位の各々からの読み出しデータは、前記第２のバスを介して、前記近端側の基本単位から前記遠端側の基本単位の順に前記第２の制御回路に到着し、前記第２の制御回路では、前記到着した読み出しデータを出力する半導体装置が提供される。

本発明によれば、データ効率を維持し、消費電力の低減を可能とするメモリアレイを備えた半導体装置を実現することができる。

特許文献１の構成を示す図である。 一般的なメモリの構成を示す図である。 関連技術を説明する図である。 関連技術を説明する図である。 図４の関連技術のタイミングチャートである。 関連技術の構成例１を説明する図である。 （Ａ）、（Ｂ）は図６のＷＲＩＴＥ、ＲＥＡＤ動作を説明するタイミングチャートである。 関連技術の構成例２を説明する図である。 図８の関連技術のＷＲＩＴＥ動作を説明するタイミングチャートである。 図８の関連技術のＲＥＡＤ動作を説明するタイミングチャートである。 本発明の実施形態１を説明する図である。 本発明の実施形態１のＷＲＩＴＥ動作を説明するタイミングチャートである。 本発明の実施形態１のＲＥＡＤ動作を説明するタイミングチャートである。 本発明の実施形態１のＷＲＩＴＥ動作のパイプラインを説明するタイミングチャートである。 本発明の実施形態１のＲＥＡＤ動作のパイプラインを説明するタイミングチャートである。 本発明の実施形態２を説明する図である。 本発明の実施形態２のＷＲＩＴＥ動作を説明するタイミングチャートである。 本発明の実施形態２のＲＥＡＤ動作を説明するタイミングチャートである。 本発明の実施形態２のＷＲＩＴＥ動作のパイプラインを説明するタイミングチャートである。 本発明の実施形態２の連続ＷＲＩＴＥ動作のパイプラインを説明するタイミングチャートである。 本発明の実施形態２のＲＥＡＤ動作のパイプラインを説明するタイミングチャートである。 本発明の実施形態２のＷＲＩＴＥ ｔｏ ＲＥＡＤ動作のパイプラインを説明するタイミングチャートである。 本発明の実施形態２のＲＥＡＤ ｔｏ ＷＲＩＴＥ動作のパイプラインを説明するタイミングチャートである。 本発明の実施形態３を説明する図である。 本発明の実施形態３におけるバースト切替えを説明する図である。 本発明の実施形態４を説明する図である。 本発明の実施形態４におけるバースト切替え禁止ルールを説明する図である。 本発明の実施形態４における共通ＩＯ線（ＣＩＯ）構成でのＣＭＤ ｔｏ ＣＭＤ期間βの仕様を説明する図である。 本発明の実施形態５を説明する図である。 本発明の実施形態５におけるＣＭＤ ｔｏ ＣＭＤ期間βの仕様を説明する図である。 （Ａ）、（Ｂ）はバッファの構成の構成例を示す図である。 本発明の実施形態６におけるアドレス割付の一例を説明する図である。 本発明の実施形態６におけるアドレス割付切替えの第１の例を説明する図である。 本発明の実施形態６におけるアドレス割付切替えの第２の例を説明する図である。 各実施形態におけるバッファとメモリアレイの基本単位の構成例を示す図である。

以下、本発明を実施するための好ましい形態について説明する。

本発明の主たる特徴は概略以下の構成とされる（ただし、以下に限定されない）。
（１）アドレス、コマンド制御回路からのアドレス・コマンドバス、データ制御回路からＩＯ線（リードライトバス）等に対して、パイプライン・レジスタを挿入し、メモリセルアレイを分割する構成とする。

（２）パイプライン・レジスタの有効・無効をメモリの動作仕様に対応して切り替え、メモリセルアレイの基本単位を変更できるように構成する。

（３）分割されたメモリセルアレイの基本単位ごとに、アクセス・レイテンシー及びコマンド入力の間隔β（ｔＲＲＤ）を可変とする。

（４）ＩＯ線、制御線に対して、パラレルでメモリセルアレイを選択し、データ入出力が出来るようしている。

（５）ＩＯ線、制御線に対してパラレルでメモリセルアレイを選択する際の、選択数を動作仕様にあわせて可変としている。また、アドレスの割付を可変としている。

いくつかの好ましい形態によれば、書き込み及び読み出し可能なメモリセルを複数備えたメモリアレイが複数の基本単位（１１）からなり、複数の前記基本単位に対して共通に設けられ、アドレス信号／制御信号の転送が行われる第１のバス（アドレス・コマンドバス）と、複数の前記基本単位（１１）に対して共通に設けられ、書き込みデータと読み出しデータの転送が行われる第２のバス（ＲＷＢＳ）と、を備えている。前記第１のバスは、パイプライン・レジスタとして機能する少なくとも１つの第１のバッファ回路（１３Ａ）を備えている。前記第２のバスは、パイプライン・レジスタとして機能する少なくとも１つの第２のバッファ回路（１３Ｂ）を備えている。さらに、前記第１のバスの一端から、アドレス／制御信号を、前記一端に対して遠端側の基本単位向けから、前記一端に対して近端側の基本単位向けの順に、順次、送出する第１の制御回路（６）と、データ書き込み時、前記第２のバス（ＲＷＢＳ）上の一端から、データ信号を、前記一端に対して遠端側の基本単位向けから、前記一端に対して近端側の基本単位向けの順に、順次、送出する第２の制御回路（７）を備えている。前記第２のバス（ＲＷＢＳ）から複数の前記基本単位の各々に転送された書き込みデータは、複数の前記基本単位の各々に書き込まれる。また、データ読み出し時、複数の前記基本単位の各々からの読み出しデータは、前記第２のバスを介して、前記近端側の基本単位から前記遠端側の基本単位の順に前記第２の制御回路に到着し、前記第２の制御回路（７）では、前記到着した読み出しデータを出力する。いくつかの好ましい形態によれば、前記第１のバス（アドレス・コマンドバス）において、第１の制御回路（６）から遠端側に位置する前記基本単位と近端側に位置する前記基本単位の間に、少なくとも１つの第１のバッファ回路（１３Ａ）を備え、前記第２のバス（ＲＷＢＳ）において、前記第２の制御回路（７）から遠端側に位置する前記基本単位と近端側に位置する前記基本単位の間に、少なくとも１つの第２のバッファ回路（１３Ｂ）を備えた構成としてもよい。あるいは、前記第１のバス（アドレス・コマンドバス）において、隣接する基本単位の間に第１のバッファ回路（１３Ａ）を備え、前記第２のバス（ＲＷＢＳ）において、隣接する基本単位の間に第２のバッファ回路（１３Ｂ）を備えた構成としてもよい。

いくつかの好ましい形態によれば、前記メモリアレイが第１乃至第Ｎの基本単位（１１）からなり（ただし、Ｎは２以上の正整数）、前記第１のバス（アドレス・コマンドバス）は、（Ｎ−１）対の隣接する前記基本単位の間に（Ｎ−１）個の第１のバッファ回路（１３Ａ）を備え、前記第２のバス（ＲＷＢＳ）は、バースト長Ｍ×Ｎ（ただし、Ｍは１以上の所定の正整数）に対応したＭ×Ｎビットデータをシリアルに入出力する１つのデータ端子あたり、パラレルなＭ本のデータ線を有し、（Ｎ−１）対の隣接する前記基本単位の間に、（Ｎ−１）個の第２のバッファ回路（１３Ｂ）を備えている。前記第１の制御回路（６）は、前記第１乃至第Ｎの基本単位のうちの最遠端の基本単位向けのアドレス／制御信号から、最近端の基本単位向けのアドレス／制御信号の順に、順次、前記第１のバスに、サイクル毎に送出する。データ書き込み時、前記第２の制御回路（７）は、前記１つのデータ端子からシリアルに入力されるＭ×Ｎ個のビットデータを、前記第１乃至第Ｎの基本単位のうちの最遠端の基本単位向けのデータから、最近端の基本単位向けのデータの順に、Ｍビットづつ、順次、パラレルに、前記第２のバス（ＲＷＢＳ）の前記Ｍ本のデータ線に、サイクル毎に送出する（バースト長Ｍ×Ｎに対応するＭ×Ｎビットデータを、Ｍビットづつ、異なるＮ個の基本単位に順次転送して格納する構成としたことで、前記第２のバス（ＲＷＢＳ）のデータ線の本数は、Ｍ本とされる）。前記第２のバス（ＲＷＢＳ）から前記第１乃至第Ｎの基本単位（１１）の各々に転送されたＭビットデータは、前記第１乃至第Ｎの基本単位の各々のＭ本のカラムに書き込まれる。また、データ読み出し時に、前記第１乃至第Ｎの基本単位の各々のＭ本のカラムから読み出されたＭビットデータは前記第２のバス（ＲＷＢＳ）をパラレルに転送され、前記最近端の基本単位のＭビットデータから、前記最遠端の基本単位のＭビットデータの順に、順次、前記第２の制御回路に到着し、前記第２の制御回路（８）は、前記データ端子からＭ×Ｎビットのデータをシリアルに出力する。

いくつかの好ましい形態によれば、パイプライン・レジスタを間引いて異なる複数のバースト長に最適化可能な構成としてもよい。前記第１のバスが、複数対の隣接する前記基本単位の各対の間に、第１のバッファ回路（１３Ａ）を備え、前記第２のバスが、複数対の隣接する前記基本単位の各対の間に、第２のバッファ回路（１３Ｂ）を備え、複数の前記第１のバッファ回路と複数の前記第２のバッファ回路のうちの少なくとも１対の前記第１のバッファ回路と前記第２のバッファ回路がパイプライン・レジスタとして機能し、残りの前記第１のバッファ回路と前記第２のバッファ回路のパイプライン・レジスタ機能を無効化し、異なる複数のバースト長に対応可能としている。

好ましい形態の１つによれば、より詳細には、例えば、前記メモリアレイが第１乃至第Ｎ基本単位からなり（ただし、Ｎ＝２＾Ｋ、Ｋは２以上の所定の正整数）、前記第１のバスは、（Ｎ−１）対の隣接する前記基本単位の間に、（Ｎ−１）個の第１のバッファ回路（１３Ａ）を備え、前記第２のバス（ＲＷＢＳ）は、バースト長に対応した個数Ｋのビットデータをシリアルに入出力する１つのデータ端子あたり、パラレルなＭ本（ただし、Ｍは２以上の所定の正整数）のデータ線を有し、（Ｎ−１）対の隣接する前記基本単位の間に（Ｎ−１）個の第２のバッファ回路（１３Ｂ）を備え、バースト長がＭ×Ｎのときは、（Ｎ−１）個の前記第１及び第２のバッファ回路はパイプライン・レジスタとして機能し、バースト長がＭ×（Ｎ／（２＾Ｌ））（ただし、Ｌは１以上Ｋ以下の所定の整数、＾は冪乗演算子）のときは、隣接する２＾（Ｋ−１）個の基本単位を１つのセットにまとめ、隣接するセット間の第１及び第２のバッファ回路はパイプライン・レジスタとして機能し、残りの第１及び第２のバッファ回路はパイプライン・レジスタ機能が無効とされる構成としてもよい。

いくつかの好ましい形態によれば、複数の前記基本単位（１１）のそれぞれに対応して設けられ、前記第１のバスに転送されたアドレス／制御信号を受け、前記基本単位に供給する複数の第３のバッファ回路（１３Ｃ）を備える。

いくつかの好ましい形態によれば、書き込み、読み出しアクセスに対して、前記第１のバスへのアドレス／コマンドの転送サイクル、及び、書き込みアクセスにおいて前記第２のバスへの書き込みデータの転送サイクルからなる制御遅延（γ）に対応する第１の期間と、前記メモリセルアレイの前記基本単位において、選択されたメモリセルへのデータの書き込み、又は、選択されたメモリセルからの読み出しが行われる選択時間（α）に対応する第２の期間とに関して、前記第１の期間が、パイプライン制御に対応して、複数サイクルからなり、前記第２の期間以上の長さを有する。

いくつかの好ましい形態によれば、読み出しアクセスにおいて、前記選択時間に続いて前記各基本単位から読み出されたデータが前記第２のバスを転送され、前記第２の制御回路に到着するまでの出力遅延（γ）に対応する第３の期間が、パイプライン制御に対応して、複数サイクルからなり、前記選択時間（α）に対応する前記第２の期間以上の長さを有する。

いくつかの好ましい形態によれば、前記第１の期間と前記第３の期間がともに前記第２の期間と同一の長さを有する。

いくつかの好ましい形態によれば、連続して入力される複数のコマンドに対応する前記第１の期間及び第２の期間、又は、前記第１乃至第３の期間が、コマンド間でのパイプライン制御の単位とされる。

いくつかの好ましい形態の１つによれば、前記基本単位をサブバンクとし、複数のサブバンクを含むバンク（１５）を備え、前記複数のサブバンクに対して複数のアクセスが行われる。

いくつかの好ましい形態の１つによれば、前記第２のバスが、前記第２の制御回路から前記複数の基本単位への書き込みデータを転送する書き込み専用バス（ＷＢＳ：１６）と、前記複数の基本単位からの読み出しデータを前記第２の制御回路（７）へ転送する読み出し専用バス（ＲＢＳ：１７）を備える。前記書き込み専用バス（ＷＢＳ：１６）が少なくとも１つの前記第２のバッファ回路（１３Ｂ）を備え、前記読み出し専用バス（ＲＢＳ：１７）が少なくとも１つの前記第２のバッファ回路（１３Ｂ）を備える。

はじめに好ましい形態の基本原理の一つについて説明する。なお、以下では、本発明の基本原理の説明の容易化のため、適宜、前述した関連技術、特許文献１等と対比して、説明を行う。

上記メモリアレイの基本単位への分割やメモリの大容量化により制御回路（アドレス、コマンド、タイミングコントローラ）やデータ制御回路（データＩ／Ｏ、データマスク）の制御を受けるメモリセルアレイの数が増加し、さらに、制御信号の配線長や、データ転送用のリードライトバス（ＲＷＢＳ）の配線も長くなっている。このため、選択時間ｔＲＣ（α）の期間についての短縮は進むものの、制御遅延・出力遅延（γ）の期間については短縮が進まず、高性能化や大容量化において、αの期間を短縮する中で、γの期間が占める割合が大きくなっている。

つまり、メモリセルアレイ内でのデータ信号、制御信号の転送時間（リードライトバスや制御信号線の遅延の期間γ）が占める割合が大きくなる。

特に、メモリにアクセスするＲＯＷサイクル時間ｔＲＣ（α）の高速化（短縮）を重視する高速メモリでは、メモリセルにおけるワードやビット線、メモリセルの選択といったメモリ動作そのものの遅延（α）が支配項であるのに対して、前述の制御遅延・出力遅延（γ）が大きく見えることになる。

そのため、外部から入力されるデータを効率的にリードライトバス（ＲＷＢＳ）で転送してメモリセルへの書き込みを行い、及び、メモリセルからの読み出しデータをリードライトバス（ＲＷＢＳ）に転送して効率的に読み出しを行うために、信号転送の高速化と低消費電力化の両立が必要となる。

好ましい一形態によれば、パワー遅延積（＝Ｐ・Ｔｄ）に着目している。前述したように、パワーＰは、

（ただし、ｎは素子数、ｃは容量、ｆは動作周波数、Ｖは動作電源電圧である）で決まるが、制御遅延・出力遅延等の遅延（γ）（＝遅延１）、選択時間（α）等の遅延（＝遅延２）に対応させて分割して表すと、パワー遅延積Ｐ・Ｔｄは次式（３）のようになる。

・・・（３）

式（３）において、添字１は遅延１（制御遅延・出力遅延のγ）の素子数ｎ、容量ｃ、動作周波数ｆ、動作電源電圧Ｖを表し、添字２は遅延２（選択時間α）の素子数ｎ、容量ｃ、動作周波数ｆ、動作電源電圧Ｖを表している。

パワー削減のため、トレードオフできる項目を考察すると、システムからみたデータ効率の点で、メモリから出力されるデータ数、メモリへ入力されるデータ数を削減することはできない。

制御遅延・出力遅延γは、ＲＥＡＤ動作では、ＣＭＤ（ＲＥＡＤコマンド）入力からメモリアレイ基本単位１１へのアドレス、コマンドを与えるまでの遅れ（制御遅延）、あるいは、メモリアレイ基本単位１１からリードライトバス（ＲＷＢＳ）に転送されたパラレルデータを受けたデータ制御回路が、シリアルデータに変換してデータ端子から出力するまでの遅れ（出力遅延）である。半導体メモリから読み出されるビットデータの数は、バースト長に対応しているため、変わらない。

半導体メモリからデータの出力が開始され、半導体メモリ外部のデータバス（例えば図９のバス９）がデータで埋まれば（すなわち、データバスにおいて連続する各クロックサイクルがデータで埋まり、データ無しのクロックサイクルが存在しない場合）、外部データレイト（データ転送速度）といったデータ効率は、サイクルαできまる。

半導体メモリへのアクセス（例えばＲＥＡＤアクセス）を行うシステム側で最初のアクセスで見えるリードレイテンシーに影響する制御遅延・出力遅延γの期間を無視することができるようにすることで、電力削減のために、トレードオフの関係を利用することができることになる。

つまり、データ効率を、単に、動作周波数に対するデータ数のデータレートに着目するだけでなく、消費電力の項目にも着目し、パワー遅延積Ｐ・Ｔｄで着目する。データ効率を損なうことなく、消費電力を削減するには、制御遅延・出力遅延γによる遅延時間Ｔｄと、その消費電力の項目である遅延１の成分において、トレードオフの関係を利用することができるため、遅延１に関して、ｎ_１×ｃ_１×ｆ_１×Ｖ_１ ^２のパワー項における、ｆ_１やＶ_１を小さくすることで、パワーを削減することができる。

またパワーＰと遅延時間Ｔｄは背反する項目である。このため、パワーＰを半分にした場合、遅延時間Ｔｄが２倍以上にならないようにする工夫が必要になる。

一方、メモリセルのデータの入出力数を決める遅延２（選択時間α）は、一定もしくは小さくするメモリセルアレイの構成が求められる。

前述した関連技術のうち、例えば図６、図７には、動作仕様としてデータ端子（ＤＱ）が３６本、バースト長ＢＬ＝４（データ線数＝１４４）の構成と、タイミング動作の例が示されている。図８と図９、図１０では、データ端子（ＤＱ）数が３６、バースト長ＢＬ＝８（データ線数＝２８８）の構成と、タイミング動作が示されている。

図９に示す例では、ＷＲＩＴＥ時の制御信号、データ信号・マスク信号の転送に１サイクル分の遅延時間（γ）、またアクティブ領域１０−１（ＣＡＳＥ１）、もしくは１０−２（ＣＡＳＥ２）へのデータ書き込みの選択時間に、２サイクル分の遅延時間を費やしている。図８の制御回路６、７により、αは、３サイクルが割り当てられている。一方、バースト長＝８であり、データ入力に４サイクルが必要とされるため、βは４サイクルになる。

図１０に示す例では、ＲＥＡＤ時において、制御遅延γに、１サイクルが割り当てられており、リードデータ出力のための出力遅延γにも１サイクルが割り当てられている。この場合、α、β、θはともに４サイクルになる。

前記した関連技術である特許文献１（特表２００８−５００６６８号公報）は、効率よくデータを読み出し、書き込みを実施するためにレイテンシーパスの遅延時間に着目し、平均的なレイテンシーを短くする手段を提供している。しかしながら、平均的なレイテンシーを短くする手段だけでは、メモリそのもののサイクルは短くならない。また、平均的なレイテンシーを短くする手段だけでは、パワーを削減するには、不十分である。

さらに、関連技術においては、メモリアレイの遠端のアクティブ領域にアクセスした場合と、近端のアクティブ領域にアクセスした場合とで、データ転送のＩＯ線であるリードライトバス（ＲＷＢＳ）の充放電電流による消費電流に差はない。

メモリセルアレイのＲＯＷサイクル時間ｔＲＣ（選択時間α）を短縮すると、メモリセルアレイにリード又はライトすることができるデータ数の増加になるが、前述したように、αに対する制御信号・データ信号の遅延γが占める割合が大きくなる。

本発明によれば、αとγのトレードオフの関係を利用し、γの遅延制御にパイプライン制御を導入している。すなわち、バス（複数ビット）をパイプライン・レジスタで分割し、分割された複数の区間での信号伝送をパイプラインで行う。２段パイプラインの場合、パイプライン・レジスタ前段のバスと、後段のバスに分割され、第１のサイクルで第１のデータ群が前段のバスに送出され、つづく第２のサイクルで第２のデータ群が前段のバスに送出され、第１のデータ群はパイプライン・レジスタの出力である後段のバスに転送される。このような構成としたことで、パイプライン１段あたりの時間（タイミング余裕）を緩和可能とし、パラレル転送用のデータ線の本数を低減可能とし、データ効率を落とさずに、低消費電力化を図るメモリアレイの構成が提供される。さらに、リード、ライトすることができるデータ数の増加を実現するメモリアレイの構成が提供される。具体的には、本発明によれば、メモリアレイへの制御信号・データ信号の転送（制御遅延γ）、及び、メモリアレイからのデータ信号の転送（出力遅延γ）を複数サイクルで構成し、該転送を、各サイクル単位でパイプライ制御している。すなわち、本発明によれば、制御信号、データ信号を転送するバスに、少なくとも１つのパイプライン・レジスタ（バッファ）を導入し、パイプライン・レジスタで分離される前段のバスと、パイプライン・レジスタの出力側の後段のバス上に、同一サイクルに異なるデータが並存可能としている。この結果、制御信号、データ信号の転送効率は低下せず、パイプライン１段あたりの時間（タイミング余裕）を緩和可能としている。

また、本発明によれば、パイプライン化されたデータ信号（制御信号）のバスに対して、パイプラインの各段に対応したメモリアレイ基本単位のアクティブ領域を、複数選択することで、メモリセルアレイにリード、ライトすることができるデータ数の増加に対応することができる。

これに対して、関連技術では、制御信号・データ信号の転送（制御遅延・出力遅延γ）は、パイプライン化されていず、図５、図６、図９、図１０の例では、γは１サイクルである。すなわち、パラレルデータが１クロックサイクルでリードライトバス（ＲＷＢＳ）上にパラレルに転送される。

パイプライン構成をとらず、リード、ライトデータをリードライトバス（ＲＷＢＳ）上にパラレル伝送する関連技術と、リード、ライトすることができるデータ数を同一とする場合、本発明によれば、パイプライン制御を導入したことで、前記データを転送するパスの本数（リードライトバス（ＲＷＢＳ）のデータ線の本数）を、パイプラインの段数分の１に削減可能としている。このように、本発明によれば、データ効率を落とさずに、低消費電力化を図ることを可能としている。

また、本発明によれば、γとαを完全に分離することで、メモリのサイクルを決めるαを短くし、サイクルを短縮する。これに対して、関連技術では、図５、図７、図９、図１０に示すように、γはαに含まれ、分離されていない。

より詳細には、いくつかの好ましい形態によれば、データ転送用のＩＯ線であるリードライトバス（ＲＷＢＳ）において、パイプライン制御される１本のデータ線上を、複数のビットデータ（例えばＢＬ０、ＢＬ２）が、シリアルに、順次転送される。先のサイクルでリードライトバス（ＲＷＢＳ）に送出されたデータＢＬ０はパイプライン・レジスタに到着し、次のサイクルではパイプライン・レジスタの出力に接続されたデータ線に転送され、パイプライン・レジスタの前段のデータ線には、ＢＬ０の次のデータであるＢＬ２が転送される。同様に、リードライトバス（ＲＷＢＳ）の他の１本のデータ線上には、前記１本のデータ線上のデータ（例えばＢＬ０、ＢＬ２）の転送とそれぞれ同期して、複数のビットデータ（例えばＢＬ１、ＢＬ３）がシリアルに転送される。

例えばＷＲＩＴＥ時には、データ制御回路から最遠端のメモリアレイ基本単位のアクセス領域から順に、近端側のメモリアレイ基本単位のアクセス領域に、リードライトバス（ＲＷＢＳ）のデータ線上をパイプラインで書き込みデータが転送される。

一例として、最遠端のメモリアレイ基本単位のアクセス領域へのデータ（例えばＢＬ０）が、データ制御回路から１つのデータ線上に最も早く送出され、最近端のメモリアレイ基本単位のアクセス領域へのデータ（例えばＢＬ２）は、データ制御回路から前記１つのデータ線上に、最後に送出される。リードライトバス（ＲＷＢＳ）の他のデータ線上には、前記データ線上のデータ（例えばＢＬ０、ＢＬ２）の転送とそれぞれ同期して、複数のビットデータ（例えばＢＬ１、ＢＬ３）がシリアルに転送される。そして、選択時間（α）において、遠端側のメモリアレイ基本単位では、リードライトバス（ＲＷＢＳ）上のパイプライン・レジスタからパラレルに送出されたデータ（ＢＬ０、ＢＬ２）、最近端のメモリアレイ基本単位では、データ制御回路からリードライトバス（ＲＷＢＳ）にパラレルに送出されたデータ（ＢＬ１、ＢＬ３）を、それぞれのアクティブ領域にメモリセルへ書き込む。

一方、ＲＥＡＤ時には、最近端のメモリアレイ基本単位のアクセス領域からの読み出しデータが、最初にリードライトバス（ＲＷＢＳ）の１つのデータ線上に転送され、データ制御回路に最も早く到着し、最遠端のメモリアレイ基本単位のアクセス領域からの読み出しデータが、同一のデータ線上を転送され、最後にデータ制御回路に到着する。

かかる構成により、本発明によれば、リードライトバス（ＲＷＢＳ）のデータ線の本数を削減することができる。例えば図６の構成では、データ端子＝３６本、バースト長ＢＬ＝４の構成に対して、リードライトバス（ＲＷＢＳ）のデータ線の本数は、３６×４＝１４４本となる。

これに対して、本発明の一態様によれば、データ端子３６本、バースト長ＢＬ＝４の構成に対して、リードライトバス（ＲＷＢＳ）のデータ線の本数として、３６×２＝７２本必要とされる。すなわち、本発明の一態様によれば、データ線の本数を半分としている。データ線の本数を半分とすることで、データ線の充放電により消費される電力を削減している。

メモリアレイ基本単位への制御信号を転送するパスについても同様にパイプライン・レジスタを備え、パイプライン制御が行われる。

前述したように、特許文献１の開示は平均的なレイテンシーを短縮することで、扱えるデータ数を増やすものである。すなわち、平均的なレイテンシーθの削減により、コマンド（ＣＭＤ）入力から次のコマンド（ＣＭＤ）が入力可能となる時間βを削減する。

これに対して、本発明によれば、レイテンシーθ（遅延１のγ）とパワーとのトレードオフの関係を利用することで、選択時間（α）のサイクル数を維持又は削減し、扱えるデータ数を増やしながら、パワーの削減を図っている。モリアレイ基本単位へのデータの入出力を行うリードライトバス（ＲＷＤＢ）上にデータをシリアルに転送することで、メモリアレイにライト、リードを行えるデータ数を減らすことなく、リードライトバス（ＲＷＤＢ）のデータ線（ＩＯ線）の本数を減らすことができる。逆に、データ線の本数を、既存のデータ線の本数と同一の場合には、より多くのデータをライト、リードできる構成を提供する。例えば図６の構成（×３６×ＢＬ４＝１４４）に、本発明を適用した場合、×３６×ＢＬ８＝２８８のデータのライト、リードを実現することができる。

さらに、本発明によれば、遠端のアクティブ領域にアクセスした場合、及び、近端のアクティブ領域にアクセスした場合において、制御信号、データ信号の転送の際に生じる充放電電流を低減可能とすることで、消費電流の低減を図る。これは、データを転送するＩＯ線（データ線）上において、メモリアレイ基本単位の間にパイプライン・レジスタ（バッファ）を備えたことで、データ線が分割され、データ制御回路の１つのドライバでは、分割されたデータ線を駆動すればよいためである。アドレス／コマンド信号等の制御信号についても、同様に制御信号を転送する制御線が、メモリアレイ基本単位の間にパイプライン・レジスタ（バッファ）を備え、分割されている。

これに対して、図６等の関連技術では、データ制御回路の１つのドライバが近端から遠端まで共通に張られたデータ線を駆動しており、メモリ容量の増大等により、負荷が増し、これに対応してドライバの電流駆動能力を増加させ、データ信号の転送の際に生じる充放電電流が増加する。アドレス／コマンド等の制御信号についても同様の問題がある。

さらに、本発明によれば、メモリアレイに転送される制御信号、データ信号の駆動電圧（振幅）を下げることで、消費電力を削減する。以下、いくつかの実施形態に即して説明する。

＜実施形態１＞
図１１は、本発明の実施形態１の構成を説明する図である。図１１において、図６、図８等と同一又は同等の要素には同一の参照符号が付されている。以下では、主に、図６の関連技術との相違点について説明する。

クロックに同期したパイプライン構成に適した複数のアレイ（基本単位１１）に分割し、アドレス、コマンド、タイミング信号等の制御信号と、データ転送用のＩＯ線であるリードライトバス（ＲＷＢＳ）上のデータ信号を、クロック信号ＣＬＫの周期を基準に分割し、制御信号、データ信号の転送をパイプライン制御する。図１１に示すように、アドレス／コマンドバスに接続する双方向のバッファ（アドレス／コマンド・バッファ）１３Ｃと、アドレス／コマンド・バッファ１３Ｃの出力（アドレス、コマンド、タイミング信号）を受け、メモリアレイの基本単位１１を制御するアドレス・コマンド・サブ・コントローラ１２と、を、メモリアレイの基本単位１１に対応させて備えている。さらに、アドレス／コマンド等の制御信号を転送するアドレス・コマンドバス（ＡＤＤＲＥＳＳ／ＣＭＤ ＢＵＳ）に挿入されパイプライン・レジスタとして機能するバッファ１３Ａと、リードライトバス（ＲＷＢＳ）に挿入されパイプライン・レジスタとして機能するバッファ１３Ｂを備えている。アドレス・コマンド・サブ・コントローラ１２は、アドレス／コマンド・バッファ１３Ｃに保持されたアドレス／コマンドを受け、メモリアレイ基本単位１１に出力する。入力がアドレス・コマンドバス（ＡＤＤＲＥＳＳ／ＣＭＤ ＢＵＳ）に接続されたバッファ１３Ｃの出力は、アドレス・コマンド・サブ・コントーラ１２の入力に接続され、アドレス／コマンドをラッチする。アドレス・コマンド・サブ・コントーラ１２から出力されるＸアドレス（行アドレス）と制御信号は、ＲＯＷ系のコントロールとＸコーダ（ＣＴＲＬ、ＸＤＥＣ）に入力される。

制御回路（アドレス・コマンド・タイミングコントローラ）６は、図６、図８と同様、内部クロック、アドレス、コマンド生成部８からのアドレス、コマンド、内部クロック信号を受け、アドレス・コマンドバス（ＡＤＤＲＥＳＳ／ＣＭＤ ＢＵＳ）に、アドレス・コマンド・タイミング信号を出力する。なお、図１１の例では、各バッファ１３は双方向のバッファであるが（図３１（Ａ）参照）、例えばバッファ１３Ｃ等、一方向性のバッファ構成とする場合、図３１（Ｂ）に示すような構成としてもよい。

図３１（Ａ）に示すように、双方向のバッファ１３Ｂにおいて、ＷＲＩＴＥ Ｅｎａｂｌｅ＋アドレス空間選択論理が活性状態（アクティブ）のとき（ＷＲＩＴＥ Ｅｎａｂｌｅが活性状態であり、且つ、アドレス空間選択論理が活性状態のとき）、ＲＷＢＳ１３０のＷＲＩＴＥデータの情報を、ＲＷＢＳ１３４に通過させ、ＷＲＩＴＥ Ｅｎａｂｌｅ＋アドレス空間選択論理が非活性状態のとき（すなわち、ＷＲＩＴＥ Ｅｎａｂｌｅが非活性状態、及び／又は、アドレス空間選択論理が非活性状態のとき）、オフ状態（Ｈｉ−Ｚ）となる３ステート・バッファ回路１３１と、ＲＥＡＤ Ｅｎａｂｌｅ＋アドレス空間選択論理が活性状態（アクティブ）のとき（ＲＥＡＤ Ｅｎａｂｌｅが活性状態であり、且つ、アドレス空間選択論理が活性状態のとき）、ＲＷＢＳ１３４のＲＥＡＤデータをＲＷＢＳ１３０側に通過させ、ＲＥＡＤ Ｅｎａｂｌｅ＋アドレス空間選択論理が非活性状態のとき（すなわち、ＲＥＡＤ Ｅｎａｂｌｅが非活性状態、及び／又は、アドレス空間選択論理が非活性状態のとき）、オフ状態（Ｈｉ−Ｚ）となる３ステート・バッファ回路１３２を備えている。バッファ回路１３１の出力は、ラッチ回路１３３に接続されている。ラッチ回路１３３は、二つのインバータを備え、一方のインバータは他方のインバータの出力を入力とし、出力が他方のインバータの入力に接続されている。ＷＲＩＴＥ ＥｎａｂｌｅはＷＲＩＴＥ時に活性化され、アドレス信号が、ＲＷＢＳ１３４側に接続するメモリアレイ基本単位に対応する場合、アドレス空間選択論理はアクティブとされる。ＷＲＩＴＥ Ｅｎａｂｌｅ又はアドレス空間選択論理は、例えばサイクルを規定するメモリＣＬＫに同期して活性化させる。ＲＥＡＤ Ｅｎａｂｌｅは、ＲＥＡＤ時に活性化され、アドレス信号が、ＲＷＢＳ１３４側に接続するメモリアレイ基本単位に対応する場合、アドレス空間選択論理はアクティブとされる。ＲＥＡＤ Ｅｎａｂｌｅ又はアドレス空間選択論理はサイクルを規定するメモリＣＬＫに同期して活性化させる。

なお、図２６の実施形態４において、幾組かのバッファ１３Ａ、１３Ｂに対して、ＲＥＡＤ Ｅｎａｂｌｅ＋アドレス空間選択論理、ＷＲＩＴＥ Ｅｎａｂｌｅ＋アドレス空間選択論理を、非活性状態に固定化することで、当該バッファ１３Ａ、１３Ｂによるパイプライン制御（パイプライン・レジスタ）の機能を無効とするようにしてもよい。

図３１（Ｂ）に示すように、バッファ１３Ｃは、Ｅｎａｂｌｅ＋アドレス空間選択論理の信号が活性（アクティブ）のときに、ＡＤＤＲＥＳＳ／ＣＭＤ ＢＵＳ１３７のアドレス／コマンドを出力し、Ｅｎａｂｌｅ＋アドレス空間選択論理が非活性状態のとき、オフ状態（Ｈｉ−Ｚ）となる３ステート・バッファ回路１３５を備えている。バッファ回路１３５の出力は、ラッチ回路１３６に接続されている。ラッチ回路１３６は二つのインバータを備え、一方のインバータは他方のインバータの出力を入力とし、出力が他方のインバータの入力に接続されている。Ｅｎａｂｌｅは、アクセス時に活性化され、バッファ回路１３５がアクセス対象のメモリアレイ基本単位に対応する場合、当該バッファ回路１３５に入力されるＥＮＡＢＬＥ＋アドレス空間選択論理はアクティブとされる。

図１１において、データ端子（内部データバス９に接続する端子）の数は３６本、バースト長ＢＬ＝４、リードライトバス（ＲＷＢＳ）は、３６×２＝７２本の双方向のデータバスを有する。図の下側のメモリアレイ基本端子１１を延在されたリードライトバス（ＲＷＢＳ）は、バッファ１３Ｂを介して、図１１の上側のメモリアレイ基本端子１１を延在される。バースト長＝４に対応する４つのカラムデータＢＬ０〜ＢＬ３のうちＢＬ０、ＢＬ１の２ビットデータは、ＢＬ２、ＢＬ３よりも先に、データ制御回路７からリードライトバス（ＲＷＢＳ）の２本のデータ線上に並列に出力され、バッファ１３Ｂでラッチされて上でアクティブ領域１０−１に伝達される。ＢＬ０、ＢＬ１の２ビットデータがバッファ１３Ｂにラッチされるタイミングで、ＢＬ２、ＢＬ３の２ビットデータが、ＢＬ０、ＢＬ１が先に転送された２本のデータ線上に、データ制御回路７から出力され、アクティブ領域１０−２に伝達される。なお、後からリードライトバス（ＲＷＢＳ）の２ビット上に転送されるＢＬ２／３データはバッファ１３Ｂでラッチされることはなく、図１１の上側のメモリアレイ基本端子１１のアクティブ領域１０−１に伝達されることはない。

図３５は、バッファ１３Ａ、１３Ｂ、１３Ｃ、とメモリアレイ基本単位の構成例を示す図である。なお、メモリアレイ基本単位１１は、図４と同一構成とされ、カラムデコーダ３を備えている。アドレス・コマンドバス上のアドレス信号は、バッファ１３Ｃから、ロウデコーダ（ＸＤＥＣ）に入力され、Ｙアドレスは、カラムデコーダ（ＹＤＥＣ）に入力される。アドレス・コマンドバスの制御信号（コマンド信号）はバッファ１３Ｃからコントロール回路（ＣＴＲＬ）に入力される。リードライトバス（ＲＷＢＳ）は、データアンプ／ライトアンプ５に接続され、メインＩＯ線、ローカルＩＯ線を介して、ＹＤＥＣからのカラム選択信号でオンとされたＹスイッチを介して選択されたカラムのセンスアンプに接続される。なお、図３５において、最近端のメモリアレイ基本単位１１に対しては、図の下側のバッファ１３Ａ、１３Ｂは、制御回路６、データ制御回路７であり、最遠端のメモリアレイ基本単位１１に対しては、図の上側のバッファ１３Ａ、１３Ｂはバスの終端回路となる。

図１２は、図１１のライト動作のタイミング動作を説明する図である。図１３は、図１１のリード動作を説明する図である。図１１において、３６本のデータ端子（ＤＱ）の各端子には、バースト長＝４に対応してＢＬ０−ＢＬ３の４ビットデータがダブルデータレートでシリアルに入力される。

アクティブ領域１０−１、１０−２を制御するアドレス信号・制御信号・タイミング信号と、アクティブ領域１０−１、１０−２に書き込むデータ（ＢＬ０／１、ＢＬ２／３）は、制御回路６およびデータ制御回路７から、２サイクル（γの期間中）以内に転送される。この際、アクティブ領域１０−１には、ＢＬ０／ＢＬ１のデータを、アクティブ領域１０−２にＢＬ２／３のデータを書き込むように、割り当てを行う。

メモリアレイ基本単位１１のアクティブ領域１０−１、１０−２を制御するＲＯＷアドレスは、アクティブ領域１０−１、１０−２で共通のものであってもよいし、異なるものであってもよい。

関連技術（図７、図９）において、制御信号やデータ信号の転送に使える期間γは１サイクルであったが、図１２に示すように、本実施形態では、制御信号やデータ信号の転送に使える期間γを、２サイクルとしている。アクティブ領域１０−１へ転送される制御信号・データ信号の遅延γ（１０−１制御遅延）は、２サイクルであり、アクティブ領域１０−２へ転送される制御信号・データ信号の遅延γ（１０−２制御遅延）は、１０−１制御遅延よりも短い。

サブ・コントローラ１２は、制御回路６で生成されたタイミング信号を受け、タイミング信号を新たに生成もしくは補正することで、ＲＯＷサイクル時間ｔＲＣの期間αを生成し、さらに、バッファ１３Ｃ等で情報を保持することで、期間αにおける、メモリアレイの基本単位１１におけるメモリセルへのライト動作を保障する。

図１２に示すように、本実施形態においては、ＲＯＷサイクル時間ｔＲＣの期間α（＝２サイクル）では、バースト長＝４のシリアル入力された書き込みデータ（ＢＬ０−ＢＬ３）のうちＢＬ０、ＢＬ１のデータをアクティブ領域１０−１にパラレルに書き込み、ＢＬ２、ＢＬ３のデータをアクティブ領域１０−２にパラレルに書き込んでいる。

ＲＥＡＤ時には、図１３に示すように、アクティブ領域１０−１の制御遅延、出力遅延γはいずれも２サイクルであり、アクティブ領域１０−２の制御遅延、出力遅延は、アクティブ領域１０−１の制御遅延、出力遅延よりも短い。選択時間α（２サイクル）でアクティブ領域１０−１からＢＬ０／１の２ビットデータ、アクティブ領域１０−２からＢＬ２／３の２ビットデータの読み出しが行われる。出力遅延γでは、アクティブ領域１０−２からＢＬ２／３の２ビットデータは１サイクルでデータ制御回路７に到着する。アクティブ領域１０−１からＢＬ０／１の２ビットデータは、バッファ１３Ｃを介して２サイクル掛けてＢＬ２／３の２ビットデータよりも遅れてデータ制御回路７に到着する。データ制御回路７は、ＢＬ２、ＢＬ３、ＢＬ０、ＢＬ１のパラレル４ビットデータを、シリアル４ビットに変換して、データ端子から２サイクル（ダブルデータレート）で出力される。全体では、３６本のデータ端子からシリアル４ビットの読み出しデータが出力される。ＣＭＤ（ＲＥＡＤ）が入力されてから最初のビットデータＢＬ２が出力されるまでのサイクルは５（レイテンシーθ）である。

ＷＲＩＴＥ、ＲＥＡＤとも、遠端のメモリセルの特性で制御遅延／出力遅延が決定され、連続コマンドの投入間隔（ＣＭＤ ｔｏ ＣＭＤ 期間β）は、２サイクル、アクティブ領域の選択時間αは２サイクルとされる。

図１４は、図１１の実施形態１における別のライト動作例を説明するタイミングチャートである。バースト長＝４に対応して、カラムＢＬ０〜ＢＬ３の４ビットデータのシリアル入力は２サイクル必要とする。ＢＬ０、ＢＬ１がそろった時点でアクティブ領域１０−１への制御信号、データ信号の転送を開始する。

先にそろったＢＬ０／ＢＬ１データは、データ制御回路７からリードライトバス（ＲＷＢＳ）上をバッファ１３Ｂを介しアクティブ領域１０−１に向け、２サイクル（２段パイプライン）で転送される（１０−１制御遅延）。ＢＬ０／ＢＬ１データに続いてシリアルに入力されるＢＬ２／ＢＬ３データがそろうと、アクティブ領域１０−２への制御信号、データ信号の転送を開始する。ＢＬ２／ＢＬ３データは、データ制御回路７からリードライトバス（ＲＷＢＳ）上をアクティブ領域１０−２に向けて転送される（１０−２制御遅延）。

制御遅延γにおいて、２段のパイプライン構成（ｐｉｐｅｌｉｎｅ１／ｐｉｐｅｌｉｎｅ２）として、制御信号およびデータ信号が転送される。

アドレス・コマンドバス、リードライトバス（ＲＷＢＳ）上に転送されたアクティブ領域１０−１への制御信号、データ信号をそれぞれ入力するバッファ１３Ａ、１３Ｂからの出力と、制御回路６、７からのアドレス・コマンドバス、リードライトバス（ＲＷＢＳ）上へのアクティブ領域１０−２への制御信号、データ信号の出力とは、タイミング上重なる。アドレス／コマンド等の制御信号は、バッファ１３Ｃに入力され、コントロールＸＤＥＣ回路で、メモリアレイのアクティブ領域１０−１、１０−２が選択される。

２段パイプライン（Ｐｉｐｅｌｉｎｅ１／Ｐｉｐｅｌｉｎｅ２）で、ＢＬ０／１データがアクティブ領域１０−１に転送される。また、Ｐｉｐｅｌｉｎｅ２に対応する１段パイプライン（Ｐｉｐｅｌｉｎｅ２）で、ＢＬ２／３データがアクティブ領域１０−２に到達したのち、３段目のパイプライン（Ｐｉｐｅｌｉｎｅ３）により、実際にメモリセルアレイのアクティブ領域１０−１、１０−２にデータが書き込まれることになる（ＲＯＷサイクル時間ｔＲＣ：α）。

図１５は、図１１の実施形態１の別のリード動作例を示すタイミングチャートである。ＣＭＤ（ＲＥＡＤコマンド）が入力された場合、アクティブ領域１０−１、１０−２向けに、制御回路６からの制御信号（コマンド）／アドレス信号は、アドレス・コマンドバス上をバッファ１３Ａを介して制御遅延γの２段パイプライン（ｐｉｐｅｌｉｎｅ１／ｐｉｐｅｌｉｎｅ２）で転送される。

なお、図１５では、制御回路６からの制御信号（コマンド）／アドレス信号は、アクティブ領域１０−１、１０−２向けに別々の信号（１０−１制御遅延、１０−２制御遅延）として表現しているが、共通の信号として転送することも可能である。共通の信号の方が、消費電力の観点では効率がよい。

制御回路６からの制御信号（コマンド）／アドレス信号を、アクティブ領域１０−１と１０−２で共通とする場合、１サイクル目に、制御回路６からアドレス・コマンドバス上に出力された制御信号（コマンド）／アドレス信号はバッファ１３Ａを介して２サイクル目にアクティブ領域１０−１に転送される。この２サイクル目において、制御回路６は、１サイクル目と同一の制御信号（コマンド）／アドレス信号を保持し、アドレス・コマンドバス上に出力し、アクティブ領域１０−２に転送される。２サイクル目でも同一の信号を保持するため（１サイクル目でＨｉｇｈ／Ｌｏｗの場合、Ｈｉｇｈ／Ｌｏｗを保持）、充放電のスイッチングがないことから、消費電力の観点では効率がよい。

その後、３段目のパイプライン（ｐｉｐｅｌｉｎｅ３）で、ＲＯＷサイクル時間αの期間に、メモリセルアレイからのデータ読み出しが実施される。

図１４のライト動作で説明したＢＬ０−３データを読み出す場合、アクティブ領域１０−１からは、ＢＬ０／１データがリードライトバス（ＲＷＢＳ）のバッファ１３Ｂを介して２段パイプライン（ｐｉｐｅｌｉｎｅ４／５）でデータ制御回路７に読み出され、アクティブ領域１０−２からは、ＢＬ２／３データが、リードライトバス（ＲＷＢＳ）を介して１段パイプライン（ｐｉｐｅｌｉｎｅ４）でデータ制御回路７に読み出される。

リードライトバス（ＲＷＢＳ）からデータ制御回路７に先に到着したＢＬ２／３が先にＢＬ２、ＢＬ３の順でシリアル出力され、つづいてＢＬ０／１が、ＢＬ０、ＢＬ１の順でシリアル出力される。ＣＭＤ入力から最初のデータＢＬ２が出力されるまでのサイクル数は５（＝レイテンシーθ）である。

なお、ＢＬ０−ＢＬ３の出力の順番に関してはデータ端子へ出力する段階で並べ替えを行ってもよい。あるいは、並べ替えを行わず、仕様として順番を定義するようにしてもよい。

なお、図１４、図１５は、連続するコマンド（ＣＭＤ）の２番目、３番目については、内部動作は省略されている（図示されない）。

図１２、図１３に戻ると、連続コマンド入力の場合、制御信号とデータ信号の制御遅延（γ）と、ＲＯＷサイクル時間（α）のパイプライン動作により、ＲＯＷサイクル時間（α：選択時間）の見かけ上のサイクルを短縮する。すなわち、図１２に示す例では、１つ前に入力されたコマンド（ＣＭＤ）に対するＲＯＷサイクル時間（α：選択時間）と、今回のＣＭＤに対する制御信号とデータ信号の制御遅延（γ）とが時間的に重なり（同一時間に並存）、パイプライン動作している。図１３に示す例では、１つ前に入力されたＣＭＤに対するＲＯＷサイクル時間（α：選択時間）と、今回のＣＭＤに対する制御信号とデータ信号の制御遅延とが時間的に重なり（同一時間に並存）、パイプライン動作し、１つ前に入力されたＣＭＤに対する出力遅延（γ）と、今回のＣＭＤに対するＲＯＷサイクル時間（α：選択時間）とが時間的に重なり（同一時間に並存）、パイプライン動作させている。

アドレス、コマンド等の制御信号を転送するアドレス・コマンドバス、データ信号転送用のＩＯ線であるリードライトバス（ＲＷＢＳ）をパイプライン制御とすることで、制御信号とデータ信号の制御遅延（γ）をＲＯＷサイクル時間（α：選択時間）から分離し、γの期間をパイプライン制御に対応して複数サイクルとし（関連技術：１サイクル、本実施形態：２サイクル）、αのサイクル数を短縮してγのサイクル数に合わせることで（関連技術：３サイクル、本実施形態：２サイクル）、時間的に相前後して投入されるコマンド間で先のコマンドに対応するαと後のコマンドのγ等を、時間的にオーバラップしたパイプライン動作が行われる。

以上、メモリセルアレイ内の制御回路６、７の制御信号、データ信号の信号線をバッファ（パイプライン・レジスタ）でパイプライン化し、それら信号線を、制御回路６、データ制御回路７から近いメモリアレイと、遠いメモリアレイを分割して制御するサブ・コントローラ１２を具備することで、制御信号・データ信号の遅延（制御遅延・出力遅延γ）と、ＲＯＷサイクルｔＲＣ（α）とを分離し、αを短縮することで、外部データの入出力データのデータレートの低下を回避するメモリセルアレイの構成を実現している。

次に、消費電力に関してトレードオフの関係を利用した削減について、本実施形態のメモリセルアレイ構成におけるリードライトバス（ＲＷＢＳ）について説明する。

α、γ、θについて関連技術と比較すると表１のようになる。図７（Ａ）、（Ｂ）の関連技術において、制御遅延γ：１サイクル、選択時間α：３サイクル、レイテンシーθ：４サイクル、コマンド間隔β：３サイクルを基準としている。

実施形態１では、制御遅延・出力遅延：２サイクル（＝２γ）、選択時間：２サイクル（＝（２／３）α）、レイテンシー＝５サイクル（＝（５／４）θ）、コマンド間隔＝２サイクル（＝（２／３）β）

図７（Ａ）、（Ｂ）の関連技術の制御遅延γのパワー（電力）を、Ｐ＝ｎ×ｃ×ｆ_１×Ｖ^２とする。実施形態１では、制御遅延γは、２サイクルであり、関連技術の２倍であるが、パイプライン制御により、１サイクル単位で、リードライトバス（ＲＷＢＳ）のデータ線（パイプライン・レジスタで２分割されているため、関連技術の１／２の長さ、したがって容量Ｃは、関連技術のデータ線の容量ｃの１／２）を駆動しているため、駆動周波数は、関連技術と同一のｆ１である。実施形態１において、リードライトバス（ＲＷＢＳ）において、ビットデータをパラレル伝送するデータ線本数は、関連技術ｎの１／２、データ線はパイプライン・レジスタで２分割されておりデータ線の容量はｃ／２であるが、２段パイプラインであるため、総容量は（ｃ／２）×２である。結局、実施形態１の制御遅延γのパワーＰ１＝（ｎ／２）×（ｃ／２）×２×ｆ_１×Ｖ^２＝Ｐ／２。すなわち、関連技術の１／２となる。選択時間の遅延を（２／３）に短縮しており、パワー・遅延積＝一定の場合、パワーは３／２倍となる。

ＷＲＩＴＥ動作では、実施形態１と関連技術のそれぞれにおける制御遅延、選択時間のパワーの総和の比から、実施形態１と関連技術のパワーの比は、概略、以下で与えられる。

実施形態１／関連技術＝（１／２＋３／２）／（１＋１）＝１００％

ＲＥＡＤ動作では、実施形態１と関連技術のそれぞれにおける制御遅延、選択時間、出力遅延のパワーの総和の比から、
実施形態１／関連技術＝（１／２＋３／２＋１／２）／（１＋１＋１）＝８３．３％

実施形態１の変形例では、半導体メモリをシステムからみた場合に入出力できるデータ数を一定として比較するために、αおよびβを比較の為に揃えている。パワー遅延積を同一とし、遅延Ｔｄ１が３γ（３サイクル）に設定可能な場合、理想的には、電力を１／３に下げられる。制御遅延γに関する制御回路６、７の動作や、リードライトバス（ＲＷＢＳ）におけるデータ入出力の消費電力は、関連技術との比で、１／３倍になる。この変形例では、ＲＯＷサイクル時間をαとし、メモリアレイの動作でそろえているので、その消費電力は関連技術の１倍のままである。制御信号・データ信号の遅延（制御遅延γ）における消費電流が、ＲＯＷサイクル時間αにおける消費電流に対して見過ごせない大きさになり、ほぼ同等になった場合、上記パワー遅延積＝一定から導かれる、消費電力全体の比は、ＷＲＩＴＥ動作では、
変形例／関連技術＝（１／３＋１）／（１＋１）＝６６％
ＲＥＡＤ動作では、
変形例／関連技術＝（１／３＋１＋１／３）／（１＋１＋１）＝５５．５％

実際の回路設計は複雑であり、上記のような単純計算で消費電力が決まらないところがあるが、γにおける消費電流が半分になるだけでも、全体の消費電流は７５％になる。

本実施形態によるメモリセルアレイの構成により、消費電力を削減することが可能になった。γにおける消費電流がαにおける消費電流に対して無視できなくなり、さらに、（γにおける消費電流）＞（αにおける消費電流）が進む場合、本発明の効果は、さらに大きくなる。

次に、実施形態１において、メモリセルアレイ構成におけるリードライトバス（ＲＷＢＳ）のデータ線（ＩＯ線）について説明する。アクティブ領域１０−１、１０−２にそれぞれ、ＢＬ０／１とＢＬ２／３を割り付けることにより、データ端子×３６、バースト４（ＢＬ０−３）の１４４データを、７２データ分のデータ線（ＩＯ線）で入出力が可能になった。これに対して、図６の関連技術では、１４４データ分のデータ線（ＩＯ線）で制御回路７からデータの入出力をしている。

これは、実施形態１においては、メモリセルアレイの構成として、リードライトバス（ＲＷＢＳ）のデータ線（ＩＯ線）をパイプライン制御し、時分割にシリアル転送を行う構成としたことによる。

１４４本のデータ線（ＩＯ線）から、７２本のデータ線（ＩＯ線）にて、メモリセルアレイ内をデータ入出力するため、配線リソースとして、減った７２本のデータ線（ＩＯ線）の分を活用することが可能になる。例えばデータ線（ＩＯ線）のための配線リソースのエリアに電源配線を設けることが可能になる。

逆に、関連技術では、最大２８８本のＩＯ線の構成に対して、実施形態１によれば、５７６のデータの入出力が可能になる。

＜実施形態２＞
半導体メモリは複数の動作仕様を同一チップ内で切り替えることが一般的である。次に、実施形態２として、×３６のバースト長８についての説明を示し、実施形態１との内部での切り替え仕様について示す。

図１６は、バースト長＝８の場合の実施形態２の構成を模式的に示している。バースト長＝４の前記実施形態１では、メモリアレイの基本単位１１を２分割構成としたが、図１６に示すように、実施形態２では、メモリアレイの基本単位１１を４分割構成とし、アクティブ領域１０−１、１０−２、１０−３、１０−４にそれぞれカラムＢＬ０／１、ＢＬ２／３、ＢＬ４／５、ＢＬ６／７を割り当てている。バースト長＝８、データ端子の本数＝３６本に対して、リードライトバス（ＲＷＢＳ）のデータ線本数は、７２本である。制御回路６からのアドレス・コマンドバス、データ制御回路７に接続するリードライトバス（ＲＷＢＳ）は、それぞれ、各３つのバッファ（パイプライン・レジスタ）１３Ａ、１３Ｂを備え、近端から遠端までのメモリアレイの基本単位１１に対応して４段パイプラインを構成している。

図１７は、図１６のＷＲＩＴＥ動作のタイミング動作を説明する図である。図１８は、図１６のＲＥＡＤ動作を説明する図である。図１６において、３６本のデータ端子（ＤＱ）の各端子には、バースト長＝８に従って書き込みが行われる８つのカラムＢＬ０−ＢＬ７に対応する８ビットデータがダブルデータレート（４サイクル）でシリアルに入力される。制御遅延γは、４段パイプラインに対応して、４サイクルが割り付けられている。

アクティブ領域１０−１を制御するアドレス信、コマンド信号（アドレス、制御信号・タイミング信号）と、アクティブ領域１０−１に書き込むデータ（ＢＬ０／１）は、ＣＭＤ入力の次の２番目のクロックサイクルで、制御回路６およびデータ制御回路７から、１番目のメモリアレイ基本単位に対応する区間のアドレス・コマンドバッファ、リードライトバス（ＲＷＢＳ）に出力され、３、４、５番目のクロックで１段目、２段目、３段目のバッファ１３Ａ、Ｂから２番目、３番目、４番目のメモリアレイ基本単位の区間のアドレス・コマンドバッファ、リードライトバス（ＲＷＢＳ）に順次転送される。１０−１制御遅延は、２番目のクロックサイクルから５番目のクロックサイクルまでの４サイクルである。

アクティブ領域１０−２を制御するアドレス信号・制御信号・タイミング信号と、アクティブ領域１０−２に書き込むデータ（ＢＬ２／３）は、３番目のクロックで制御回路６およびデータ制御回路７から、１番目のメモリアレイ基本単位に対応する区間のアドレス・コマンドバッファ、リードライトバス（ＲＷＢＳ）に出力され、４、５番目のクロックで、１段目、２段目のバッファ１３Ａ、Ｂから２番目、３番目のメモリアレイ基本単位の区間のアドレス・コマンドバッファ、リードライトバス（ＲＷＢＳ）に順次転送される。１０−２制御遅延は３番目のクロックサイクルから５番目のクロックサイクルまでの３サイクルである。

アクティブ領域１０−３を制御するアドレス信号・制御信号・タイミング信号と、アクティブ領域１０−３に書き込むデータ（ＢＬ４／５）は、４番目のクロックで制御回路６およびデータ制御回路７から、１番目のメモリアレイ基本単位に対応する区間のアドレス・コマンドバッファ、リードライトバス（ＲＷＢＳ）に出力され、４番目のクロックで１段目のバッファ１３Ａ、Ｂから、２番目のメモリアレイ基本単位の区間のアドレス・コマンドバッファ、リードライトバス（ＲＷＢＳ）に転送される。１０−３制御遅延は４番目のクロックサイクルから５番目のクロックサイクルまでの２サイクルである。

アクティブ領域１０−４を制御するアドレス信号・制御信号・タイミング信号と、アクティブ領域１０−４に書き込むデータ（ＢＬ６／７）は、５番目のクロックで制御回路６およびデータ制御回路７から、１番目のメモリアレイ基本単位に対応する区間のアドレス・コマンドバッファ、リードライトバス（ＲＷＢＳ）に出力される。１０−４制御遅延は５番目のクロックのみの１サイクルである。

６番目から９番目のクロックサイクルの４サイクルが、選択時間αであり、４つのメモリアレイの基本単位のアクティブ領域１０−１、１０−２、１０−３、１０−４に、パラレル２ビットＢＬ０／ＢＬ１、パラレル２ビットＢＬ２／ＢＬ３、パラレル２ビットＢＬ４／ＢＬ５、パラレル２ビットＢＬ６／ＢＬ７の書き込みが行われる。ＣＭＤ ｔｏ ＣＭＤ期間βは４サイクルであり、５番目のクロックサイクルで次のＣＭＤに対応する８ビットシリアルデータＢＬ０-ＢＬ７の最初２ビットＢＬ０、ＢＬ１がシリアルに入力される。なお、メモリアレイ基本単位１１のアクティブ領域１０−１、１０−２を制御するＲＯＷアドレスは、アクティブ領域１０−１、１０−２で共通のものであってもよいし、異なるものであってもよい。

関連技術（図７、図９参照）において、制御信号やデータ信号の転送に使える期間γは１サイクルであったが、図１７に示すように、本実施形態では、制御信号やデータ信号の転送に使える期間γを、４サイクルとしている。アクティブ領域１０−１、１０−２、１０−３、１０−４へ転送される制御信号・データ信号の遅延（１０−１、１０−２、１０−３、１０−４制御遅延）は、４、３、２、１サイクルである。

本実施形態において、制御回路６で生成されたタイミング信号をサブ・コントローラ１２で受け、サブ・コントローラ１２は、タイミング信号を新たに生成もしくは補正することで、ＲＯＷサイクル時間ｔＲＣの期間αを生成し、さらに、バッファ１３Ｃ等で情報を保持することで、期間αにおける、メモリアレイの基本単位１１におけるメモリセルへのライト動作を保障する。

本実施形態において、ＲＥＡＤ時には、図１８に示すように、アクティブ領域１０−１へのアドレス信号、コマンド信号（アドレス、制御信号・タイミング信号）は、１番目のクロックで制御回路６からアドレス・コマンドバスに出力され、３段のバッファ１３Ａを介して、４サイクル掛けて、アクティブ領域１０−１に転送される。アクティブ領域１０−２へのアドレス信号・コマンド信号は、２番目のクロックで、制御回路６からアドレス・コマンドバスに出力され、制御回路６から２段のバッファ１３Ａを介して、３サイクルでアクティブ領域１０−２に転送される。アクティブ領域１０−３へのアドレス信号・コマンド信号は３番目のクロックで制御回路６からアドレス・コマンドバスに出力され、制御回路６から３段のバッファ１３Ａを介して、２サイクルでアクティブ領域１０−３に転送される。アクティブ領域１０−４へのアドレス信号・コマンド信号は、４番目のクロックで、制御回路６からアドレス・コマンドバスに出力され、アクティブ領域１０−４に転送される。

５番目から８番目のクロックサイクルまでの４サイクルで、アクティブ領域１０−１〜１０−４から、ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７が読み出される。

９番目のクロックサイクルで、アクティブ領域１０−４からの読み出しデータＢＬ６、ＢＬ７は、データ制御回路７にパラレルに到着し、１０番目のクロックサイクルで、データＢＬ６、７の順で２ビットシリアルに出力される。アクティブ領域１０−３から読み出されたデータＢＬ４、ＢＬ５はバッファ１３Ｂを介して１０番目のクロックサイクルでデータ制御回路７にパラレルに到着し、１１番目のクロックサイクルでデータＢＬ４、５の順で２ビットシリアル出力される。アクティブ領域１０−２から読み出されたデータＢＬ２、ＢＬ３は２段のバッファ１３Ｂを介して１１番目のクロックサイクルでデータ制御回路７にパラレルに到着し、１２番目のクロックサイクルでデータＢＬ２、３の順で２ビットシリアルに出力される。アクティブ領域１０−１から読み出されたデータＢＬ０、ＢＬ１は、３段のバッファ１３Ｂを介して１２番目のクロックサイクルでデータ制御回路７にパラレルに到着し、１３番目のクロックサイクルでデータＢＬ０、１の順で２ビットシリアルに出力される。全体では、３６本のデータ端子からシリアル８ビットの読み出しデータが出力される。ＣＭＤ（ＲＥＡＤ）が入力されてから最初のビットデータＢＬ６が出力されるまでのサイクル数は９（レイテンシーθ＝９）である。

ＷＲＩＴＥもＲＥＡＤ動作も、遠端のメモリセルの特性で制御遅延／出力遅延が決定され、連続コマンドの投入間隔（ＣＭＤと次のＣＭＤの間の期間β）は４サイクル、制御遅延／出力遅延は４サイクル、アクティブ領域の選択時間αは４サイクルとされる。

図１９は、図１７のライト動作をパイプラインで示した図である。バースト長＝８に対応して８ビット・シリアルに入力されるＢＬ０−ＢＬ７のうち、シリアル入力されるＢＬ０、ＢＬ１のアクティブ領域１０−１へのリードライトバス（ＲＷＢＳ）上の２ビットパラレル伝送の制御遅延（１０−１制御遅延）は、クロックサイクル２−５の４段パイプライン（Ｐｉｐｅｌｉｎｅ１−Ｐｉｐｅｌｉｎｅ４）、シリアル入力されるＢＬ２、ＢＬ３のアクティブ領域１０−２へのリードライトバス（ＲＷＢＳ）上の２ビットパラレル伝送の制御遅延（１０−２制御遅延）はクロックサイクル３−５の３段パイプライン（Ｐｉｐｅｌｉｎｅ２−Ｐｉｐｅｌｉｎｅ４）、シリアル入力されるＢＬ４、ＢＬ５のアクティブ領域１０−３へのリードライトバス（ＲＷＢＳ）上の２ビットパラレル伝送の制御遅延（１０−３制御遅延）はクロックサイクル４−５の２段パイプライン（Ｐｉｐｅｌｉｎｅ３−Ｐｉｐｅｌｉｎｅ４）、シリアル入力されるＢＬ６、ＢＬ７のアクティブ領域１０−４へのリードライトバス（ＲＷＢＳ）への２ビットパラレル伝送の制御遅延（１０−４制御遅延）はクロックサイクル５の１段パイプライン（Ｐｉｐｅｌｉｎｅ４）である。

アクティブ領域１０−１〜１０−４への書き込み（ＲＯＷサイクル（α））は、５段目のパイプライン（Ｐｉｐｅｌｉｎｅ５）５で行われ、αは４サイクルである、

図２０は、図１７の連続ＷＲＩＴＥ動作をパイプラインで示した図である。ＣＭＤ ｔｏ ＣＭＤ期間βは４サイクルである。前のＣＭＤ（ＷＲＩＴＥコマンド）の制御遅延γが終わるクロックサイクル５の次のクロックサイクル６からクロックサイクル９の４サイクルが、次のＣＭＤ（ＷＲＩＴＥコマンド）の制御遅延γであり、次のＣＭＤ（ＷＲＩＴＥコマンド）の制御遅延γは、前のＣＭＤの１０−１〜１０−４の選択時間と時間的に重なる。

図２１は、図１８の連続ＲＥＡＤ動作をパイプラインで示した図である。アクティブ領域１０−１へのアドレス、コマンドのアドレス・コマンドバスへの転送が行われる制御遅延（１０−１制御遅延）は、クロックサイクル２−５の４段パイプライン（Ｐｉｐｅｌｉｎｅ１−４）、アクティブ領域１０−２へのアドレス、コマンドのアドレス・コマンドバスへの転送が行われる制御遅延（１０−２制御遅延）はクロックサイクル３−５の３段パイプライン（Ｐｉｐｅｌｉｎｅ２−Ｐｉｐｅｌｉｎｅ４）、アクティブ領域１０−３へのアドレス、コマンドのアドレス・コマンドバスへの転送が行われる制御遅延（１０−３制御遅延）はクロックサイクル４−５の２段パイプライン（Ｐｉｐｅｌｉｎｅ３−Ｐｉｐｅｌｉｎｅ４）、アクティブ領域１０−４へのアドレス、コマンドのアドレス・コマンドバスへの転送が行われる制御遅延（１０−４制御遅延）はクロックサイクル５の１段パイプライン（Ｐｉｐｅｌｉｎｅ４）である。クロックサイクル６−９はアクティブ領域１０−１〜１０−４からそれぞれ２ビットデータが読み出される。

アクティブ領域１０−４から読み出された２ビットデータＢＬ６、ＢＬ７は、クロックサイクル１０でリードライトバス（ＲＷＢＳ）を介してデータ制御回路７に供給され、クロックサイクル１１で、ＢＬ６、ＢＬ７の順にシリアルに出力される。アクティブ領域１０―３から読み出された２ビットデータＢＬ４、ＢＬ５がクロックサイクル１０でリードライトバス（ＲＷＢＳ）に出力され、１段のバッファ１３Ｂを介してデータ制御回路７に供給され、クロックサイクル１２でＢＬ４、ＢＬ５の順にシリアルに出力される。アクティブ領域１０―２から読み出された２ビットデータＢＬ２、ＢＬ３がクロックサイクル１０でリードライトバス（ＲＷＢＳ）に出力され、２段のバッファ１３Ｂを介してクロックサイクル１１でデータ制御回路７に供給され、クロックサイクル１３でクロックサイクル１２でＢＬ２、ＢＬ３の順にシリアルに出力される。アクティブ領域１０―１から読み出された２ビットデータＢＬ０、ＢＬ１がクロックサイクル１０でリードライトバス（ＲＷＢＳ）に出力され、３段のバッファ１３Ｂを介してクロックサイクル１１でデータ制御回路７に供給され、クロックサイクル１４でクロックサイクル１４でＢＬ０、ＢＬ１の順にシリアルに出力される。

図２２は、ＷＲＩＴＥ ｔｏ ＲＥＡＤの動作例を示すタイミング図である。ＣＭＤ間期間は４サイクルである。クロックサイクル２−５はＷＲＩＴＥコマンドの制御遅延、クロックサイクル５に次のＣＭＤ（ＲＥＡＤ）が入力され、クロックサイクル６−９がＲＥＡＤの制御遅延とＷＲＩＴＥの選択時間が時間的に重なる。クロックサイクル１０−１３がＲＥＡＤの選択時間である。クロックサイクル１０−１３がＲＥＡＤの出力時間である。クロックサイクル１５−１８において、８ビットシリアルビットＢＬ６、ＢＬ７、ＢＬ４、ＢＬ５、ＢＬ２、ＢＬ３、ＢＬ０、ＢＬ１が出力される。

図２３は、ＲＥＡＤ ｔｏ ＷＲＩＴＥの動作例を示すタイミング図である。ＣＭＤ間期間は４サイクルである。クロックサイクル２−５はＲＥＡＤコマンドの制御遅延、クロックサイクル５に次のＣＭＤ（ＷＲＩＴＥ）が入力され、８ビットシリアルデータがクロックサイクル５−８の４サイクルで入力され、クロックサイクル６−９がＲＥＡＤの制御遅延とＷＲＩTＥの選択時間が時間的に重なる。クロックサイクル１０−１３がＲＥＡＤの選択時間、クロックサイクル１０−１３がＷＲＩＴＥの出力時間、ＲＥＡＤの出力遅延である。クロックサイクル１１−１４において、８ビットシリアルビットＢＬ６、ＢＬ７、ＢＬ４、ＢＬ５、ＢＬ２、ＢＬ３、ＢＬ０、ＢＬ１が出力される。

実施形態２の場合、バースト長＝８の設定で、制御遅延γ＝４サイクル、選択時間α＝４サイクル、コマンド間隔＝４サイクルであり、ＲＥＡＤ時のレイテンシー＝９である。

実施形態２においても、実施形態１と同様に、制御遅延・出力遅延γの時間を延ばすことで低消費電力化手段を講じることが出来る。また、データ数は、２８８ＩＯ線に対して、７２ＩＯ線で済むため配線リソースを活用でき他、実施例１同様に多数のデータを扱えるようにする場合、この構成だと４倍読み出し、書き込みができるので最大１１５２データを処理できる。

＜実施形態３＞
図２４は、バースト長切り替えの説明をするための図である。データ端子の本数＝３６、バースト長は８とされ、１つのデータ端子からシリアル入力／出力される８ビットデータはアクティブ領域の８カラムＢＬ０−７に書き込まれ／８カラムＢＬ０−７から読み出され、３６本のデータ端子に対応して、３６×８本＝２８８データがＲＥＡＤ／ＷＲＩＴＥされる。この場合の動作は、実施形態２と同じである。

バースト長を８から４（ＢＬ０−３）とする場合、アクティブ領域１０−１と１０−２の間にあるバッファ１３Ａ１、１３Ｂ１によるパイプライン制御と、アクティブ領域１０−３と１０−４の間にあるバッファ１３Ａ３、１３Ｂ３によるパイプライン制御を無効（パイプライン非活性化）とすることで（パイプライン休止）、実施形態１の動作に同じになる。バッファのパイプライン制御を無効、すなわち、パイプライン・レジスタ機能を無効とする場合、バッファ１３Ａ１、１３Ｂ１、バッファ１３Ａ３、１３Ｂ３は、ラッチ動作を行わず、入力をスルーで出力する。例えばバッファ（１３Ａ１、１３Ｂ１、バッファ１３Ａ３、１３Ｂ３）が、スイッチとフリップフロップからなり、クロック信号等により、スルー状態とホールド状態に制御するラッチ（Ｄ型ラッチ）を含む場合、スイッチを、オン固定とし、入力を常にスルーで出力する。当該バッファをパイプライン・レジスタとして機能させる場合には、例えばスイッチをオン・オフさせ、サイクル単位に入力を取り込み保持する。

さらに、データ端子数＝３６、バースト長＝２（ＢＬ０、ＢＬ１）の場合、バッファ１３Ａ１、１３Ｂ１、バッファ１３Ａ３、１３Ｂ３によるパイプライン制御を無効とするとともに、アクティブ領域１０−２、１０−３の間のバッファ１３Ａ２、１３Ｂ２による、パイプライン制御を無効にする構成とする。

実施形態３においては、アクセスパスの近遠で、レイテンシーθと、ＣＭＤ ｔｏ ＣＭＤ期間βを可変とする仕様が可能となる。アクティブ領域を×３６×２ビット＝７２ＩＯ分とした場合、バースト長＝８（ＢＬ０−７）のメモリアレイ（バッファ１３Ａ１−Ａ３、１３Ｂ１−Ｂ３が活性化）を、バースト長＝２（ＢＬ０−１）に切り替えた場合（バッファ１３Ａ２、１３Ｂ２のみ活性化、１３Ａ１、Ａ３、１３Ｂ１、Ｂ３は非活性化）、アクセスするアクティブ領域１０−１、１０−２、１０−３、１０−４は、選択アドレスにより、いずれか一つで十分である。アクセスするアクティブ領域１０−１、１０−２、１０−３、１０−４でＣＭＤ ｔｏ ＣＭＤ期間のβを可変とする。

図２５は、実施形態３において、ＲＥＡＤ動作のバースト長の切替えを説明するタイミングチャートである。

実施形態３では、バースト長＝８をバースト長＝２に切り替える。この場合、アクセスするアクティブ領域１０−１、１０−２、１０−３、１０−４でＣＭＤ ｔｏ ＣＭＤ期間のβが可変される。図２５（Ａ）を参照すると、アクセス領域１０−１からＢＬ０、ＢＬ１をＲＥＡＤする場合、４サイクルの１０−１制御遅延、１０−１選択時間＝２サイクル、１０−１出力遅延＝４サイクルとされ、レイテンシーθ＝１０である。ＣＭＤ ｔｏ ＣＭＤ期間β＝１０である。図２５（Ｂ）を参照すると、アクセス領域１０−２からＢＬ２、ＢＬ３をＲＥＡＤする場合、３サイクルの１０−２制御遅延、１０−２選択時間＝２サイクル、１０−３出力遅延＝３サイクルとされる。レイテンシーθ＝８である。ＣＭＤ ｔｏ ＣＭＤ期間β＝８である。図２５（Ｃ）を参照すると、アクセス領域１０−３からＢＬ４、ＢＬ５をＲＥＡＤする場合、２サイクルの１０−２制御遅延、１０−２選択時間＝２サイクル、１０−２出力遅延＝２サイクルとされる。レイテンシーθ＝６である。ＣＭＤ ｔｏ ＣＭＤ期間β＝６である。図２５（Ｄ）を参照すると、アクセス領域１０−４からＢＬ６、ＢＬ７をＲＥＡＤする場合、１サイクルの１０−４制御遅延、１０−４選択時間＝２サイクル、１０−４出力遅延＝２サイクルとされる。レイテンシーθ＝４である。ＣＭＤ ｔｏ ＣＭＤ期間β＝４である。アクティブ領域１０−１、１０−２、１０−３、１０−４でＣＭＤ ｔｏ ＣＭＤ期間β、レイテンシーθが可変される。

＜実施形態４＞
メモリアレイ基本単位１１においてサブ・コントローラ１２を具備していることから、アクティブ領域をそれぞれサブバンクとして構成することも可能になる。図２６は、本発明の実施形態４を説明する図である。図２６では、１つのバンク１４あたり、４つのサブバンク１５を備え、アドレス・コマンドバス、リードライトバス（ＲＷＢＳ）には、パイプライン・レジスタとして機能する３段のバッファ１３Ａ１、１３Ｂ１、バッファ１３Ａ２、１３Ｂ２、バッファ１３Ａ３、１３Ｂ３を備えている。バースト長＝８の場合、１つのデータ端子には、８つのカラム（ＢＬ０−７）に対応する８ビットのデータＢＬ０−ＢＬ７がシリアルに入出力され、３６本のデータ端子に対して、リードライトバスは、３６×２本のデータ線を備えている。バースト長＝８に対応するＢＬ０−ＢＬ７のうち、ＢＬ０／１は、３つのバッファ１３Ｂを介してリードライトバスを転送され、アクセス領域１０−１に書き込み／読み出しが行われ、ＢＬ２／３は、２つのバッファ１３Ｂを介してリードライトバスを転送され、アクセス領域１０−２に書き込み／読み出しが行われ、ＢＬ４／５は、１つのバッファ１３Ｂを介してリードライトバスを転送され、アクセス領域１０−３に書き込み／読み出しが行われ、ＢＬ６／７は、リードライトバスを転送され、アクセス領域１０−４に書き込み／読み出しが行われる。

バースト長＝８用のアレイを、バースト長＝２に切り替えた場合、アクティブ領域１０−１、１０−２、１０−３、１０−４でＣＭＤ ｔｏ ＣＭＤ期間をβ―１、β―２、β―３、β―４と可変にした仕様が可能である。さらに、バンク１４をサブバンク１５に分割して制御する。バンク１４内の複数のアクティブ領域１０−１〜１０−４に対して、サブバンクの制御により、複数のアクティブ領域へアクセスすることが可能となる。この場合、アドレス・コマンドバス（制御信号線）の転送経路、リードライトバス（ＲＷＢＳ）の転送経路において、場合によって、信号の衝突（クラッシュ）が発生するタイミングが生じる。信号の衝突（クラッシュ）が発生するタイミングを、コマンド入力に関する禁止入力として定義する。バンク１４内の複数のアクティブ領域１０−１〜１０−４に対するアクセスを行うにあたり、禁止入力とされるコマンド入力は行わないことが、誤動作回避の前提となる。

図２７は、コマンド禁止入力の例を示す図であり、異なるサブバンク同士のサブバンクｔｏサブバンクのコマンド（ＣＭＤ）禁止ルールを説明する図である。複数のバンク構成のメモリアレイにおいて異なるサブバンクのアクセス領域へのアクセスを同時に行うことが可能である。図２７（Ａ）では、同一サブバンクのコマンド間隔（ＲＥＡＤコマンドの間隔）はβ−１に対して、図２７（Ｂ）〜（Ｄ）では、同一サブバンクのコマンド間隔はβ−２、β−３、β−４であるが（いずれも、バースト長＝２）、異なるサブバンク間で出力遅延が互いに重なるため、当該サブバンク間のコマンド入力は禁止される。

図２８は、共通ＩＯ線（Ｃｏｍｍｏｎ ＩＯ：ＣＩＯ）によるＲＥＡＤ、ＷＲＩＴＥ動作のタイミングチャートを示している。図２８（Ａ）は、ＲＥＡＤ ｔｏ ＷＲＩＴＥ（ＲＥＡＤコマンドに連続してＷＲＩＴＥコマンドが入力される）の場合、ＲＥＡＤによるＩＯ線（リードライトバス）の占有が起こるため、γの延長がそのまま、ＣＭＤ ｔｏ ＣＭＤ 期間βの延長になることを示している。後述するように、リードライトバス（ＲＷＢＳ）をコモンＩＯからＩＯ別々とする分離ＩＯ（Ｓｅｐａｒａｔｅ ＩＯ：ＳＩＯ）とすれば、β＝αとなる。

図２８（Ｂ）に示すように、ＲＥＡＤ ｔｏ ＲＥＡＤ（ＲＥＡＤコマンドの連続力）では、β＝α＝２サイクル、図２８（Ｃ）に示すように、ＷＲＩＴＥ ｔｏ ＷＲＩＴＥ（ＷＲＩＴＥコマンドの連続入力）では、β＝α＝２サイクルである。ＷＲＩＴＥ ｔｏ ＲＥＡＤ（ＷＲＩＴＥコマンドに続いてＲＥＡＤコマンド入力）、ＲＥＦ ｔｏ※（ＷＲＩＴＥ／ＲＥＡＤ／ＲＥＦ）（リフレッシュコマンドに続いてＷＲＩＴＥ／ＲＥＡＤ／ＲＥＦコマンド入力）、※ ｔｏ ＲＥＦ(ＷＲＩＴＥ／ＲＥＡＤ／ＲＥＦコマンドに続いてリフレッシュコマンド入力)についても、β＝αとなる。

＜実施形態５＞
図２９は、本発明の実施形態５の構成を示す図である。リードライトバス（ＲＷＢＳ）を分離ＩＯ（Ｓｅｐａｒａｔｅ ＩＯ：ＳＩＯ）とし、ＷＲＩＴＥとＲＥＡＤでデータ線を分離している。すなわち、ＷＲＩＴＥ専用バス（ＷＢＳ）１６、ＲＥＡＤ専用バス（ＲＢＳ）１７を備え、それぞれアクティブ領域間にバッファ１３を備えている。ＷＲＩＴＥ専用バス（ＷＢＳ）１６はデータ制御回路７からメモリアレイのアクティブ領域への書き込みデータがパイプライン制御で転送される。ＲＥＡＤ専用バス（ＲＢＳ）１７は、アクティブ領域１０からの読み出しデータをパイプライン制御でデータ制御回路７に転送する。

バースト長＝８場合、１つのデータ端子には、８つのカラム（ＢＬ０−７）に対応する８ビットのデータＢＬ０−ＢＬ７がシリアルに入出力される。３６本のデータ端子に対して、ＷＲＩＴＥ専用バス１６のデータ線の本数は３６×２本＝７２本、ＲＥＡＤ専用バス（ＲＢＳ）１７のデータ線の本数は３６×２本＝７２本となる。

バースト長＝８に対応するＢＬ０−ＢＬ７のうち、ＢＬ０／１は、データ制御回路７から、３つのバッファ１３Ｂを介してＷＲＩＴＥ専用バス（ＷＢＳ）１６を転送され、アクティブ領域１０−１に書き込まれ、ＢＬ２／３は、データ制御回路７から、２つのバッファ１３Ｂを介してＷＲＩＴＥ専用バス（ＷＢＳ）１６を転送され、アクティブ領域１０−２に書き込まれ、ＢＬ４／５は、データ制御回路７から、１つのバッファ１３Ｂを介してＷＲＩＴＥ専用バス（ＷＢＳ）１６を転送され、アクティブ領域１０−３に書き込まれ、ＢＬ６／７は、データ制御回路７からＷＲＩＴＥ専用バス（ＷＢＳ）１６を転送され（バッファ１３Ｂの先には転送されない）、アクティブ領域１０−４に書き込まれる。

アクティブ領域１０−４から読み出されたデータＢＬ６／７はＲＥＡＤ専用バス（ＲＢＳ）１７からデータ制御回路７に１サイクル以内で到着する。アクティブ領域１０−３から読み出されたデータＢＬ４／５は、１つのバッファ１３Ｂを介してＲＥＡＤ専用バス（ＲＢＳ）１７を転送され、２サイクル以内でデータ制御回路７に到着する。アクティブ領域１０−２から読み出されたデータＢＬ２／３は、２つのバッファ１３Ｂを介してＲＥＡＤ専用バス（ＲＢＳ）１７を転送され、３サイクル以内でデータ制御回路７に到着する。アクティブ領域１０−１から読み出されたデータＢＬ０／１は、３つのバッファ１３Ｂを介してＲＥＡＤ専用バス（ＲＢＳ）１７を転送され、４サイクル以内でデータ制御回路７に到着する。

図３０は、図２９の実施形態５の動作を説明するタイミングチャートである。図３０（Ａ）は、ＲＥＡＤ ｔｏ ＷＲＩＴＥ（ＲＥＡＤコマンドに連続してＷＲＩＴＥコマンドが入力される）のタイミングチャートであり、βはαに等しくなっている。図３０（Ｂ）、図３０（Ｃ）は、図２９（Ｂ）、（Ｃ）と同様であり、ＲＥＡＤ ｔｏ ＲＥＡＤ（ＲＥＡＤコマンドが連続して入力される）では、β＝α＝２サイクル、ＷＲＩＴＥ ｔｏ ＷＲＩＴＥ（ＷＲＩＴＥコマンドが連続して入力される）では、β＝α＝２サイクルである。ＷＲＩＴＥ ｔｏ ＲＥＡＤ（ＷＲＩＴＥコマンドに連続してＲＥＡＤコマンドが入力される）、ＲＥＦ ｔｏ ※（ＷＲＩＴＥ／ＲＥＡＤ／ＲＥＦ）、※ ｔｏ ＲＥＦについても、β＝αとなる。

＜実施形態６＞
次に本発明の実施形態６を説明する。図３２は、アドレス割付の例である。メモリアレイの基本単位１１をＸアドレスのＸ１１とＸ１２で選択する例を示している。バースト長＝８であり、リードライトバス（ＲＷＢＳ）は１本のデータ端子に対して８本あり、３６本のデータ端子に対して、２８８本のＩＯ線に対応するアクティブ領域１０−１が選択される。（Ｘ１１、Ｘ１２）＝（０、０）でメモリアレイ基本単位１１_１、（Ｘ１１、Ｘ１２）＝（１、０）でメモリアレイ基本単位１１_２、（Ｘ１１、Ｘ１２）＝（０、１）でメモリアレイ基本単位１１_３、（Ｘ１１、Ｘ１２）＝（１、１）でメモリアレイ基本単位１１_４が選択され、メモリアレイ基本単位１１内のロウ（ワード線）はＸ０−Ｘ１０の１１ビットで選択される。

図３３は、実施形態６において、制御線（アドレス・コマンドバス）、ＩＯ線（リードライトバス）に対して、パラレルにアクティブ領域を選択している例である。図３２のＸ１１、Ｘ１２は、無効（ｄｏｎ’ｔ（ｄｏｎｏｔ） ｃａｒｅ）となり、カラムデコーダ（ＣＯＬ ＤＥＣＯＤＥＲ）側で、ＸアドレスのＸ１１、Ｘ１２の２ビットにより、アクティブ領域を選択している。１本のデータ端子に対応して入出力されるバースト長＝８に対応するカラムＢＬ０−７のデータうち、（Ｘ１１、Ｘ１２）＝（０、０）でＢＬ０／１、（Ｘ１１、Ｘ１２）＝（１、０）でＢＬ２／３、（Ｘ１１、Ｘ１２）＝（０、１）でＢＬ４／５、（Ｘ１１、Ｘ１２）＝（１、１）でＢＬ６／７が選択され、Ｘ０−Ｘ１０で各メモリアレイ基本単位内のロウが選択される。ロウデコーダ（ＲＯＷ ＤＥＣＯＤＥＲ）、カラムＬデコーダ（ＣＯＬＵＭＮ ＤＥＣＯＤＥＲ）を、ロウデコーダ（ＲＯＷ ＤＥＣＯＤＥＲ）は、図の左側の４つのＸＤＥＣを１つにまとめて示したものである。ロウとカラムで切り替えるプリデコーダ１８を具備している。なお、図３３において、プリデコーダ１８は、製品製造時の設定やテストモードで切り替える。カラムデコーダ（ＣＯＬ ＤＥＣＯＤＥＲ）側がＸアドレスのＸ１１、Ｘ１２でアクティブ領域を選択するときは、ロウデコーダ（ＲＯＷ ＤＥＣＯＤＥＲ）では、Ｘ１１、Ｘ１２をデコードしない。

図３４は、本実施形態の変形例を示す図である。ＸアドレスのＸ１１はロウデコーダ（ＲＯＷ ＤＥＣＯＤＥＲ）でデコードし（ロウデコーダでは、Ｘ１２は無効（ｄｏｎ’ｔ ｃａｒｅ）、Ｘ１２をカラムデコーダでデコードしている。ＸアドレスのＸ１２はカラムコーダ（ＣＯＬ ＤＥＣＯＤＥＲ）でデコードし（カラムデコーダでは、Ｘ１１は無効（ｄｏｎ’ｔ ｃａｒｅ））、１本のデータ端子に対応して入出力されるバースト長＝８に対応するカラムＢＬ０−７のデータうち、Ｘ１２＝０のとき、ＢＬ０／１、ＢＬ２／３が選択され、Ｘ１２＝１のとき、ＢＬ４／５、ＢＬ６／７が選択される。１本のデータ端子に対してリードライトバス（ＲＷＢＳ）は４本のデータ線（ＩＯ線）を有し、３６本のデータ線に対して１４４本のデータ線（ＩＯ線）を含む。ロウデコーダ（ＲＯＷ ＤＥＣＯＤＥＲ）では、Ｘ１１＝０のとき、メモリアレイ基本単位１１_１、１１_３を選択し、Ｘ１１＝１のとき、メモリアレイ基本単位１１_２、１１_４を選択し、アドレスＸ０〜Ｘ１０でメモリアレイ基本単位内のロウを選択する。（Ｘ１１、Ｘ１２）＝（０、０）では、メモリアレイ基本単位１１_１のＢＬ０−ＢＬ３、（Ｘ１１、Ｘ１２）＝（１、０）では、メモリアレイ基本単位１１_２のＢＬ０−ＢＬ３、（Ｘ１１、Ｘ１２）＝（０、１）では、メモリアレイ基本単位１１_３のＢＬ４−ＢＬ７、（Ｘ１１、Ｘ１２）＝（１、１）では、メモリアレイ基本単位１１_２のＢＬ４−ＢＬ７が選択される。Ｘ０−Ｘ１０で各メモリアレイ基本単位内のロウが選択される。アクティブ領域の選択の為に、ロウとカラムでアドレスを切り替えるプリデコーダ１８を有している。切り替えは、半導体メモリの動作仕様（製品出荷時固定）でもいいし、テストモードによる切り替えでもよい。

上記の通り、実施形態１、２を骨子として様々な派生が生じる。

メモリセルへのアクセスレイテンシーをパイプライン化することで、レイテンシーは伸びるがサイクルを削減しながらメモリアレイ内のＩＯ線のリソースを効率的に活用できるアレイ構成を提供する。このことにより、α、βを改善または維持しながら、θ、γに対してトレードオフの関係を利用することにより低消費電力化が可能になり、さらにメモリアレイのアクティブ領域の分割に応じたＩＯ線リソースの活用が可能になった。

関連技術では、アクセスパスの遠近によるアクセス時間を論じていたが、本発明によれば、パワーを削減すると同時に、ＲＯＷサイクルを改善するため、メモリセルアレイ内のＩＯ線に着目し、メモリアレイの基本単位を分割し、パイプライン・レジスタと、それらを制御するサブ・コントローラを配置するメモリセルアレイ構成を提供し、パワーと遅延に関するトレードオフの関係を利用した動作を可能としている。

特に、アクティブ領域を分割して複数活性化することで、制御回路６、７からみて遠いメモリセルにアクセスする場合、または近いメモリセルにアクセスする場合といったＩＯ線によるデータ転送距離が遠近と違うアクセスパターンを区別して、データ転送の制御を行うことが可能になった。

メモリセルアレイの高速化は、従来、ＷＯＲＤ線の長さや、ＢＩＴ線の長さを短くし、メモリセルの基本単位を細分化することで高速化してきた。これにより、ＲＯＷサイクルαの短縮による高速化は進んだが、一方でメモリセルアレイを制御する制御回路の信号やＩＯ線の遅延が無視できなくなってきた。この制御線やＩＯ線に着目をし、制御線やＩＯ線の細分化を進めるアレイ構成により、制御信号の遅延時間やＩＯ線信号の遅延時間とパワーとのトレードオフの関係を利用することで、ＲＯＷサイクルを維持または削減しながら、消費電力パワーを削減し、同時にＩＯ線リソースの有効活用を可能とするメモリセルアレイ構成を実現することができた。

なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１ メモリセルアレイ（Ｍｅｍｏｒｙ Ｃｅｌｌ）
２ ＲＯＷデコーダ（ＸＤＥＣ）
３ ＣＯＬデコーダ（ＹＤＥＣ、ＣＯＬ ＤＥＣＯＲＤＥＲ）
４ センスアンプ、Ｙスイッチ
５ データアンプ／ライトアンプ
６ 制御回路（アドレス、コマンド、タイミング・コントローラ）
７ 制御回路（Ｄａｔａ Ｉ／Ｏ）
８ ＤＲＡＭコアへの入力（Ｉｎｔｅｒｎａｌ ＣＫ Ａｄｄｒｅｓｓ、ＣＭＤ：内部クロック、アドレス、コマンド）
９ ＤＲＡＭコアへのデータ入力（Ｉｎｔｅｒｎａｌ Ｄａｔａ Ｂｕｓ）
１０、１０−１、１０−２、１０−３、１０−４ アクティブ領域
１１ メモリアレイ基本単位（メモリマクロ）
１２ サブ・コントローラ
１３、１３Ａ、１３Ｂ、１３Ｃ バッファ
１４ バンク
１５ サブバンク
１６ ＷＲＩＴＥ専用バス
１７ ＲＥＡＤ専用バス
１８ プリデコーダ

Claims (18)

1. 書き込み及び読み出し可能なメモリセルを複数備えたメモリアレイが複数の基本単位からなり、
   複数の前記基本単位に対して共通に設けられ、アドレス信号／制御信号の転送が行われる第１のバスと、
   複数の前記基本単位に対して共通に設けられ、書き込みデータと読み出しデータの転送が行われる第２のバスと、
   を備え、
   前記第１のバスは、パイプライン・レジスタとして機能する少なくとも１つの第１のバッファ回路を備え、
   前記第２のバスは、パイプライン・レジスタとして機能する少なくとも１つの第２のバッファ回路を備え、
   前記第１のバスの一端から、アドレス／制御信号を、前記一端に対して遠端側の基本単位向けから、前記一端に対して近端側の基本単位向けの順に、順次、送出する第１の制御回路と、
   書き込み時に、前記第２のバス上の一端から、データ信号を、前記一端に対して遠端側の基本単位向けから、前記一端に対して近端側の基本単位向けの順に、順次、送出する第２の制御回路と、
   を備え、
   前記第２のバスから複数の前記基本単位の各々に転送された書き込みデータは、複数の前記基本単位の各々に書き込まれ、
   読み出し時に、複数の前記基本単位の各々からの読み出しデータは、前記第２のバスを介して、前記近端側の基本単位から前記遠端側の基本単位の順に前記第２の制御回路に到着し、前記第２の制御回路では、前記到着した読み出しデータを出力する、半導体装置。
2. 前記メモリアレイが第１乃至第Ｎの基本単位からなり（ただし、Ｎは２以上の所定の正整数）、
   前記第１のバスは、（Ｎ−１）対の隣接する前記基本単位の間に（Ｎ−１）個の前記第１のバッファ回路を備え、
   前記第２のバスは、バースト長Ｍ×Ｎ（ただし、Ｍは１以上の所定の正整数）に対応したＭ×Ｎビットデータをシリアルに入出力する１つのデータ端子あたり、パラレルなＭ本のデータ線を有し、（Ｎ−１）対の隣接する前記基本単位の間に（Ｎ−１）個の前記第２のバッファ回路を備え、
   前記第１の制御回路は、前記第１乃至第Ｎの基本単位のうちの最遠端の基本単位向けのアドレス／制御信号から、最近端の基本単位向けのアドレス／制御信号の順に、順次、前記第１のバスに、サイクル毎に送出し、
   書き込み時に、前記第２の制御回路は、前記１つのデータ端子からシリアルに入力されるＭ×Ｎビットデータを、前記第１乃至第Ｎの基本単位のうちの最遠端の基本単位向けのデータから、最近端の基本単位向けのデータの順に、Ｍビットづつ、順次、パラレルに、前記第２のバスの前記Ｍ本のデータ線に、サイクル毎に送出し、
   前記第２のバスから前記第１乃至第Ｎの基本単位の各々に転送されたＭビットデータは、前記第１乃至第Ｎの基本単位の各々のＭ本のカラムに書き込まれ、
   読み出し時に、前記第１乃至第Ｎの基本単位の各々のＭ本のカラムから読み出されたＭビットデータは前記第２のバスを転送され、前記最近端の基本単位から読み出されたＭビットデータから、前記最遠端の基本単位から読み出されたＭビットデータの順に、順次、前記第２の制御回路に到着し、前記第２の制御回路は、前記データ端子からＭ×Ｎビットのデータをシリアルに出力する、請求項１記載の半導体装置。
3. 前記第１のバスが、複数対の隣接する前記基本単位の各対の間に、前記第１のバッファ回路を備え、
   前記第２のバスが、複数対の隣接する前記基本単位の各対の間に、前記第２のバッファ回路を備え、
   複数の前記第１のバッファ回路と複数の前記第２のバッファ回路のうちの少なくとも１対の前記第１のバッファ回路と前記第２のバッファ回路がパイプライン・レジスタとして機能し、残りの前記第１のバッファ回路と前記第２のバッファ回路のパイプライン・レジスタ機能を無効化し、異なる複数のバースト長に対応可能とした、請求項１記載の半導体装置。
4. 前記メモリアレイが第１乃至第Ｎ基本単位からなり（ただし、Ｎ＝２＾Ｋ、Ｋは２以上整数、＾は冪乗演算子）、
   前記第１のバスは、（Ｎ−１）対の隣接する前記基本単位の間に（Ｎ−１）個の第１のバッファ回路を備え、
   前記第２のバスは、バースト長に対応した個数Ｋのビットデータをシリアルに入出力する１つのデータ端子あたり、Ｍ本（ただし、Ｍは２以上の所定の正整数）のデータ線を有し、（Ｎ−１）対の隣接する前記基本単位の間に（Ｎ−１）個の第２のバッファ回路を備え、
   バースト長がＭ×Ｎのときは、（Ｎ−１）個の前記第１及び第２のバッファ回路はパイプライン・レジスタとして機能し、
   バースト長がＭ×（Ｎ／（２＾Ｌ））（ただし、Ｌは１以上Ｋ以下の所定の整数、＾は冪乗演算）のときは、隣接する２＾（Ｋ−１）個の基本単位を１つのセットとして、該隣接するセット間の前記第１のバッファ回路及び前記第２のバッファ回路がパイプライン・レジスタとして機能し、残りの第１及び第２のバッファ回路は、パイプライン・レジスタ機能が無効に設定される、請求項３記載の半導体装置。
5. 複数の前記基本単位のそれぞれに対応して設けられ、前記第１のバスに転送されたアドレス／制御信号を受け、前記基本単位に供給する複数の第３のバッファ回路を備えた、請求項１乃至４のいずれか１項に記載の半導体装置。
6. 書き込み、読み出しアクセスに対して、前記第１のバスへのアドレス／コマンドの転送サイクル、及び、書き込みアクセスにおいて前記第２のバスへの書き込みデータの転送サイクルからなる制御遅延に対応する第１の期間と、
   前記メモリアレイの前記基本単位において、選択されたメモリセルへのデータの書き込み、又は、選択されたメモリセルからの読み出しが行われる選択時間に対応する第２の期間と、に関して、
   前記第１の期間が、パイプライン制御に対応して複数サイクルからなり、前記第２の期間以上の長さを有する、請求項１乃至５のいずれか１項に記載の半導体装置。
7. 読み出しアクセスにおいて、前記選択時間に続いて前記各基本単位からで読み出されたデータが前記第２のバスを転送され、前記第２の制御回路に到着するまでの出力遅延に対応する第３の期間が、前記選択時間に対応する前記第２の期間以上の長さを有する、請求項６記載の半導体装置。
8. 前記第１の期間と前記第３の期間がともに前記第２の期間と同一の長さを有する、請求項７記載の半導体装置。
9. 連続して順次投入される複数のコマンドに対応する前記第１及び第２の期間、又は、前記第１乃至第３の期間が、コマンド間でのパイプライン制御の単位とされる、請求項８記載の半導体装置。
10. 前記基本単位をサブバンクとし、前記複数の前記サブバンクを含むバンクを備え、前記複数のサブバンクに対して複数のアクセスが行われる、請求項１乃至４のいずれか１項に記載の半導体装置。
11. 前記第２のバスが、
    前記第２の制御回路から前記複数の基本単位への書き込みデータを転送する書き込み専用バスと、
    前記複数の基本単位からの読み出しデータを前記第２の制御回路へ転送する読み出し専用バスと、
    を備え、
    前記書き込み専用バスが、少なくとも１つの前記第２のバッファ回路を備え、
    前記読み出し専用バスが、少なくとも１つの前記第２のバッファ回路を備えた、請求項１記載の半導体装置。
12. 前記メモリアレイが、第１乃至第Ｎの基本単位からなり（ただし、Ｎ＝２＾Ｋ、Ｋは２以上の所定の正整数、＾は冪乗演算子）、
    前記基本単位のロウはＸアドレスの下位側の第１のビット群で選択され、
    前記第１乃至第Ｎの基本単位のうちの一つは、前記第１のビット群より上位のＫビットからなる第２のビット群で選択される、請求項１記載の半導体装置。
13. 前記メモリアレイが、第１乃至第Ｎの基本単位からなり（ただし、Ｎ＝２＾Ｋ、Ｋは２以上整数）、
    前記基本単位のロウはＸアドレスの下位側の第１のビット群で選択され、
    カラムデコーダで前記第１のビット群より上位のＫビットからなる第２のビット群をデコードして前記第１乃至第Ｎの基本単位のアクセス領域を選択する、請求項１記載の半導体装置。
14. 前記メモリアレイが、第１乃至第Ｎの基本単位からなり（ただし、Ｎ＝２＾Ｋ、Ｋは２以上整数）、
    前記基本単位のロウはＸアドレスの下位側の第１のビット群で選択され、
    ロウデコーダとカラムデコーダで前記第１のビット群より上位のＫビットのうちの１部のビットと他のビットをそれぞれデコードして前記第１乃至第Ｎの基本単位のアクセス領域を選択する、請求項１記載の半導体装置。
15. 前記基本単位は、前記第２のバスに転送されたメモリセルへの書き込みデータを受けて増幅する第１のアンプと、メモリセルからの読み出しデータを増幅し前記第２のバスに出力する第２のアンプを備えた、請求項１乃至１４のいずれか１項に記載の半導体装置。
16. 前記第１及び２のバッファ回路の各バッファ回路は、
    前記第２のバスからの書き込みデータを受け、書き込み許可制御信号とアドレス空間選択論理とにより、前記第２のバスの後段側への伝達、非伝達を制御する第１の３ステートバッファと、
    前記第１の３ステートバッファの出力が接続する前記第１のバスの前記後段側からの読み出しデータを受け、読み出し許可制御信号とアドレス空間選択論理とにより、前記第１のバスの前段側への伝達、非伝達を制御する第２の３ステートバッファと、
    前記第１の３ステートバッファの出力をラッチするラッチ回路と、
    を備えた、請求項１又は５記載の半導体装置。
17. 前記第３のバッファ回路は、前記第１のバスからのアドレス／制御信号を受け、許可制御信号とアドレス空間選択論理とにより、前記第１のバスの後段側への伝達、非伝達を制御する３ステートバッファと、
    前記３ステートバッファの出力をラッチするラッチ回路と、
    を備えた、請求項５又は１６記載の半導体装置。
18. 前記第３のバッファ回路と、前記基本単位の間に、前記第３のバッファ回路からアドレス／制御信号を受け、前記基本単位を制御するサブ・コントローラを備えた、請求項５又は１７記載の半導体装置。

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