KR101161744B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은, 제 1 뱅크 및 제 2 뱅크를 포함하는 제 1 그룹, 제 3 뱅크 및 제 4 뱅크를 포함하는 제 2 그룹, 제 1 뱅크 어드레스 및 커멘드 신호에 응답하여 상기 제 1 그룹 및 제 2 그룹을 활성화시키는 어드레스 스트로브 펄스를 생성하기 위한 어드레스 스트로브 펄스 생성부; 및 상기 어드레스 스트로브 펄스 및 제 2 뱅크 어드레스에 응답하여 상기 제 1 그룹 및 상기 제 2 그룹에 속한 어느 하나의 뱅크를 선택하는 스트로브 신호를 생성하기 위한 스트로브 신호 출력부를 포함하는 반도체 메모리 장치를 제공한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 특히, 스트로브 신호를 출력하는 반도체 메모리 장치에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 소자는 컬럼 커맨드(column command)인 컬럼 어드레스 스트로브(Column Address Strobe : CAS) 신호에 응답하여 스트로브 신호를 생성한다. 스트로브 신호는 외부클럭신호에 대응하는 펄스 폭을 가지는 펄스 신호로서, 컬럼 계열의 주요 신호를 만드는 소오스(source) 신호가 된다. 실질적으로 반도체 메모리 소자 내부에서는 스트로브 신호를 이용하여 컬럼 선택 신호와, 쓰기 드라이버 인에이블 신호, 및 입출력 감지 증폭 인에이블 신호 등을 만든다. 여기서, 컬럼 선택 신호와, 쓰기 드라이버 인에이블 신호, 및 입출력 감지 증폭 인에이블 신호는 스트로브 신호에 대응하는 펄스 폭을 가진다.
여기서는 설명의 편의를 위해 tCCD(CAS to CAS Delay : 어떤 뱅크의 컬럼 액세스가 이루어지고 다음 컬럼 액세스가 이루어질 수 있는 최소한의 시간)가 2tCK라고 가정하기로 한다. tCCD가 2tCK라는 것은 어드레스 정보(ADD)가 2tCK에 한 번씩 토글링한다는 것이고, 정/부 로컬 입출력 라인(LIO, LIOb)의 프리차징(precharging) 시간을 감안할 때 컬럼 선택신호(YI)가 1tCK의 펄스 폭을 가지는 것은 당연하다. 즉, 스트로브 신호가 1tCK의 펄스 폭을 가지는 것은 당연하다. 하지만, 어드레스 정보(ADD)에 발생할 수 있는 스큐(skew)를 감안한다면 실질적인 어드레스 정보(ADD)의 윈도우(window)는 2tCK가 되지 않게 되기 때문에 어드레스 정보(ADD)와 스트로브의 동작 마진(margin)은 매우 작아지게 된다.
때문에, 데이터에 의하여 정/부 로컬 입출력 라인(LIO, LIOb)에 전압 레벨차이가 발생하는 과정에서 다음에 인가되는 데이터 정보가 원하지 않게 반영되어 데이터 독출이 어려워질 수 있다.
또한, 요즈음 반도체 메모리 소자에 인가되는 외부클럭신호의 한 주기가 1나노(ns) 이하까지 줄어든 상황에서 스트로브 신호의 실제 펄스 폭도 500피코(ps)~1나노 이하가 되고 있다. 이렇게 되면 스트로브 신호에 대응하여 생성되는 컬럼 선택 신호(YI)의 펄스 폭 역시 줄어들게 된다. 이것은 정/부 로컬 입출력 라인(LIO, LIOb)에 충분한 전압 레벨 차이가 발생하는데 걸리는 시간을 보장해 줄 수 없다. 이어서, 스트로브 신호는 매우 큰 로딩(loading)을 가지고 있는 신호이기 때문에 작은 펄스 폭을 가지는 스트로브 신호가 목적지까지 풀 스윙(full swing)을 하지 못하여 회로의 동작 특성을 저해하고, 심각한 경우 스트로브 신호 자체가 사라져 동작 오류를 유발시킬 수 있다.
따라서, 고속 동작을 구현하기 위해 tCCD를 스펙에 명시되어 있는대로 임의로 조절할 수 있는 뱅크 그룹핑 모드 (bank grouping mode)가 제안되어 사용되고 있다.
뱅크 그룹핑 모드란 다수의 뱅크를 논리적으로 그룹핑하고 그룹 내에 동일한 뱅크에 연속적인 컬럼 액세스(column access)가 이루어지는 경우 tCCD를 늘려주는 모드로써, 일정 속도 이상에서 고속으로 동작하는 반도체 메모리 소자의 부담을 줄여주기 위하여 스펙(SPEC.)으로 정해진 것이다.
다시 설명하면, 뱅크 그룹핑 모드가 아닌 노말 모드(nomal mode)에서는 그룹핑된 뱅크와 상관없이 tCCD가 외부 클럭신호를 기준으로 예컨대 2tCK로 고정되어 있다. 즉, 노말 모드에서는 서로 다른 그룹핑된 뱅크에 순차적으로 컬럼 액세스가 이루어지는 경우 tCCD가 2tCK가 되고, 그룹핑된 뱅크 내에서 연속적으로 컬럼 액세스가 이루어지는 경우도 tCCD가 2tCK가 된다. 반면에 뱅크 그룹핑 모드에서는 서로 다른 그룹핑된 뱅크에 순차적으로 컬럼 액세스가 이루어지는 경우 노말 모드와 마찬가지로 tCCD가 2tCK가 되지만, 그룹핑된 뱅크 내에서 연속적으로 컬럼 액세스 동작가 이루어지는 경우 tCCD가 3tCK 또는 4tCK로 확장된다.
도 1 은 일반적인 뱅크 그룹핑 모드시 그룹핑되는 뱅크를 설명하기 위한 도면으로서, 512메가(M) 8뱅크 구조를 가지는 반도체 메모리 소자와, 1기가(G) 16뱅크 구조를 가지는 반도체 메모리 소자, 및 2기가(G) 16뱅크 구조를 가지는 반도체 메모리 소자의 각 뱅크 주소(BA0, BA1, BA2, BA3)와 그룹핑된 뱅크 상태가 도시되어 있다.
도 1 을 참조하면, 512메가 8뱅크 구조를 가지는 반도체 메모리 소자의 경우 제 0 뱅크와 제 1 뱅크를 제 1 뱅크 그룹으로 정하고, 제 2 뱅크와 제 3 뱅크를 제2 뱅크 그룹으로 정하고, 제 4 뱅크와 제 5 뱅크를 제 3 뱅크 그룹으로 정하며, 제 6 뱅크와 제 7 뱅크를 제 4 뱅크 그룹으로 정하였다.
그리고, 1기가 16 뱅크 구조를 가지는 반도체 메모리 소자의 경우, 제 0 내지 제 3 뱅크를 제 1 뱅크 그룹으로 정하고, 제 4 내지 제 7 뱅크를 제 2 뱅크 그룹으로 정하고, 제 8 내지 제 11 뱅크를 제 3 뱅크 그룹으로 정하며, 제 12 내지 제 15 뱅크를 제 4 뱅크 그룹으로 정하였다.
2기가 16 뱅크 구조를 가지는 반도체 메모리 소자는 위에서 설명한 1 기가 16 뱅크 구조와 마찬가지로 네 개의 뱅크를 각각 제 1 뱅크 그룹, 제 2 뱅크 그룹, 제 3 뱅크 그룹, 제 4 뱅크 그룹으로 정하였다.
이하, 설명의 편의를 위해 1기가 반도체 메모리 소자의 경우를 기준으로 설명하기로 한다.
노말 모드의 경우, 만약 제 1 뱅크 그룹 내에 컬럼 액세스가 이루어지면 2tCK 이후 제 1 내지 제 4 뱅크 그룹 내에 컬럼 액세스가 이루어지게 된다. 다시 말하면, 제 1 내지 제 4 뱅크 그룹에 포함된 어떤 뱅크를 액세스하고 항상 2tCK 이후 제 1 내지 제 4 뱅크 그룹에 포함된 어떤 뱅크를 액세스해야만 한다. 즉, 그룹핑된 뱅크와 상관없이 tCCD는 항상 2tCK를 가지게 된다.
이어서 뱅크 그룹핑 모드의 경우, 만약, 제 1 뱅크 그룹 내에 컬럼 액세스가 이루어지고 다시 제 1 뱅크 그룹 내에 컬럼 액세스가 이루어지기 위해서는 4tCK를 보장해 주어야 하고, 제 1 뱅크 그룹이 아닌 제 2 내지 제 4 뱅크 그룹 내에 컬럼 액세스가 이루어지기 위해서는 2tCK를 보장해 주어야 한다. 즉, 그룹핑된 뱅크 내에 연속적인 컬럼 액세스가 이루어지는 경우에는 tCCD가 4tCK가 되고, 서로 다른 그룹핑된 뱅크 내에 순차적적인 컬럼 액세스가 이루어지는 경우에는 tCCD가 2tCK가 된다.
도 2a와 도 2b는 스펙에 따른 뱅크 그룹핑 모드시의 뱅크 액세스 순서를 설명하기 위한 도면으로서, 도 2a는 노말 모드이고 도 2b는 뱅크 그룹핑 모드이다. 여기서, A는 도 1의 제 1 뱅크의 신호이고, B는 제 2 뱅크의 신호이고, C는 제 3 뱅크의 신호이며, D는 제 4 뱅크의 신호이다.
도 2a와 도 2b를 참조하면, 일반적으로 반도체 메모리 소자는, 해당하는 뱅크의 컬럼 액세스를 위한 컬럼 어드레스 스트로브 신호(CAS)가 활성화되면, 이에 따라 원하는 데이터 정보(DQ)가 입출력 버스(Input/Output BUS, IO BUS)에 인가된다.
도 2a의 노말 모드의 경우, 컬럼 스트로브 신호(CAS)는 그룹핑된 뱅크와 상관없이 외부클럭신호(CLK_EXT)의 한 주기를 기준으로 2tCK로 인가된다. 즉, 제 1 뱅크 그룹에 대응하는 데이터 정보가 2tCK 간격으로 입출력 버스(IO BUS)에 인가되고, 제 2 내지 제 4 뱅크 그룹에 대응하는 각 데이터 정보도 2tCK 간격으로 입출력 버스(IO BUS)에 인가된다. 입출력 버스(IO BUS) 측면에서 살펴보면 데이터 정보는 2tCK 간격으로 토글링(toggling)하게 된다.
하지만 도 2b의 뱅크 그룹핑 모드의 경우, 컬럼 스트로브 신호(CAS)는 서로 다른 그룹핑된 뱅크의 순차적인 컬럼 액세스에 대응하여 2tCK 간격으로 인가되고, 그룹핑된 뱅크 내의 연속적인 컬럼 액세스에 대응하여 4tCK 간격으로 인가된다. 즉, 제 1 뱅크 그룹에 대응하는 데이터 정보가 입출력 버스(IO BUS)에 인가되면, 제 2 내지 제 4 뱅크 그룹에 대응하는 데이터 정보는 2tCK 이후에 인가될 수 있고, 동일한 제 1 뱅크 그룹에 대응하는 데이터 정보는 4tCK 이후에나 인가될 수 있다. 제 2 내지 제 4 뱅크 그룹에 대응하는 데이터 정보도 이와 같은 규칙에 따라 인가된다. 컬럼 스트로브 신호(CAS) 입장에서는 4tCK 간격으로 토글링하지만, 입출력 버스(IO BUS) 측면에서 살펴보면 데이터 정보는 2tCK 간격으로 토글링하게 된다. 이것은 뱅크 그룹핑 모드와 노말 모드가 동일한 입출력 버스(input/output bus) 효율을 가지는 것을 의미한다.
도 3은 종래기술에 따른 뱅크를 4 그룹으로 그룹핑하는 경우 스트로브 신호 생성 장치의 일실시예 구성도이다.
도 3 에 도시된 바와 같이, 뱅크를 4 그룹으로 그룹핑하는 경우 스트로브 신호 생성 장치는, 컬럼 뱅크 신호(CBK<2:3>), 컬럼 어드레스 스트로브 신호(CASP) 및 뱅크 그룹핑 신호(GROUP)를 입력받아 컬럼 어드레스 스트로브 펄스 신호(CASP8<0:3>)를 출력하기 위한 컬럼 어드레스 스트로브 펄스 생성부(301), 상기 컬럼 어드레스 스트로브 펄스 생성부(301)로부터 출력되는 제 1 컬럼 어드레스 스트로브 펄스 신호(CASP8<0>) 및 컬럼 뱅크 신호(CBK<0:1>)를 입력받아 제 1 그룹(306)의 제 1 내지 제 4 스트로브 신호(STROBE<0:3>)를 출력하기 위한 제 1 스트로브 신호 출력부(302), 상기 컬럼 어드레스 스트로브 펄스 생성부(301)로부터 출력되는 제 2 컬럼 어드레스 스트로브 펄스 신호(CASP8<1>) 및 컬럼 뱅크 신호 (CBK<0:1>)를 입력받아 제 2 그룹(307)의 제 5 내지 제 8 스트로브 신호(STROBE<4:7>)를 출력하기 위한 제 2 스트로브 신호 출력부(303), 상기 컬럼 어드레스 스트로브 펄스 생성부(301)로부터 출력되는 제 3 컬럼 어드레스 스트로브 펄스 신호(CASP8<2>) 및 컬럼 뱅크 신호(CBK<0:1>)를 입력받아 제 3 그룹(308)의 제 9 내지 제 12 스트로브 신호(STROBE<8:11>)를 출력하기 위한 제 3 스트로브 신호 출력부(304), 및 상기 컬럼 어드레스 스트로브 펄스 생성부(301)로부터 출력되는 제 4 컬럼 어드레스 스트로브 펄스 신호(CASP8<3>) 및 컬럼 뱅크 신호 (CBK<0:1>)를 입력받아 제 4 그룹(309)의 제 13 내지 제 16 스트로브 신호(STROBE<12:15>)를 출력하기 위한 제 4 스트로브 신호 출력부(305)를 포함한다.
여기서, 뱅크 그룹핑 신호(GROUP)란, 모드 레지스터 셋(MRS) 블럭에서 출력되며, 뱅크 그룹 모드로 동작하는 경우 인에이블 되는 신호이다.
즉, 종래기술에 따라 뱅크를 4 그룹으로 그룹핑하는 경우, 그룹의 개수와 동일한 총 4개의 컬럼 어드레스 스트로브 펄스 신호(CASP8<0,1,2,3>)가 제 1 스트로브 신호 출력부(302) 내지 제 4 스트로브 신호 출력부(305)로 각각 입력된다.
이하, 도 4는 종래기술에 따른 뱅크를 8 그룹으로 그룹핑하는 경우 스트로브 신호 생성 장치의 일실시예 구성도이다.
도 4 에 도시된 바와 같이, 뱅크를 8 그룹으로 그룹핑하는 경우 스트로브 신호 생성 장치는, 컬럼 뱅크 신호(CBK<1:3>), 컬럼 어드레스 스트로브 신호(CASP) 및 뱅크 그룹핑 신호(GROUP)를 입력받아 컬럼 어드레스 스트로브 펄스 신호(CASP8<0:8>)를 출력하기 위한 컬럼 어드레스 스트로브 펄스 생성부(401), 상기 컬럼 어드레스 스트로브 펄스 생성부(401)로부터 출력되는 제 1 컬럼 어드레스 스트로브 펄스 신호 (CASP8<0>) 및 컬럼 뱅크 신호(CBK<0>)를 입력받아 제 1 그룹(410)의 제 1 및 제 2 스트로브 신호(STROBE<0:1>)를 출력하기 위한 제 1 스트로브 신호 출력부(402), 상기 컬럼 어드레스 스트로브 펄스 생성부(401)로부터 출력되는 제 2 컬럼 어드레스 스트로브 펄스 신호 (CASP8<1>) 및 컬럼 뱅크 신호(CBK<0>)를 입력받아 제 2 그룹(411)의 제 3 및 제 4 스트로브 신호(STROBE<2:3>)를 출력하기 위한 제 2 스트로브 신호 출력부(403), 상기 컬럼 어드레스 스트로브 펄스 생성부(401)로부터 출력되는 제 3 컬럼 어드레스 스트로브 펄스 신호 (CASP8<2>) 및 컬럼 뱅크 신호(CBK<0>)를 입력받아 제 3 그룹(412)의 제 5 및 제 6 스트로브 신호(STROBE<4:5>)를 출력하기 위한 제 3 스트로브 신호 출력부(404), 상기 컬럼 어드레스 스트로브 펄스 생성부(401)로부터 출력되는 제 4 컬럼 어드레스 스트로브 펄스 신호 (CASP8<3>) 및 컬럼 뱅크 신호(CBK<0>)를 입력받아 제 4 그룹(413)의 제 7 및 제 8 스트로브 신호(STROBE<6:7>)를 출력하기 위한 제 4 스트로브 신호 출력부(405), 상기 컬럼 어드레스 스트로브 펄스 생성부(401)로부터 출력되는 제 5 컬럼 어드레스 스트로브 펄스 신호 (CASP8<4>) 및 컬럼 뱅크 신호(CBK<0>)를 입력받아 제 5 그룹(414)의 제 9 및 제 10 스트로브 신호(STROBE<8:9>)를 출력하기 위한 제 5 스트로브 신호 출력부(406), 상기 컬럼 어드레스 스트로브 펄스 생성부(401)로부터 출력되는 제 6 컬럼 어드레스 스트로브 펄스 신호 (CASP8<5>) 및 컬럼 뱅크 신호(CBK<0>)를 입력받아 제 6 그룹(415)의 제 11 및 제 12 스트로브 신호(STROBE<10:11>)를 출력하기 위한 제 6 스트로브 신호 출력부(407), 상기 컬럼 어드레스 스트로브 펄스 생성부(401)로부터 출력되는 제 7 컬럼 어드레스 스트로브 펄스 신호 (CASP8<6>) 및 컬럼 뱅크 신호(CBK<0>)를 입력받아 제 7 그룹(416)의 제 13 및 제 14 스트로브 신호(STROBE<12:13>)를 출력하기 위한 제 7 스트로브 신호 출력부(408), 및 상기 컬럼 어드레스 스트로브 펄스 생성부(401)로부터 출력되는 제 8 컬럼 어드레스 스트로브 펄스 신호 (CASP8<7>) 및 컬럼 뱅크 신호(CBK<0>)를 입력받아 제 8 그룹(417)의 제 15 및 제 16 스트로브 신호(STROBE<14:15>)를 출력하기 위한 제 8 스트로브 신호 출력부(409)를 포함한다.
즉, 종래기술에 따라 뱅크를 8 그룹으로 그룹핑하는 경우, 그룹의 개수와 동일한 총 8개의 컬럼 어드레스 스트로브 펄스 신호(CASP8<0:7>)가 제 1 스트로브 신호 출력부(402) 내지 제 8 스트로브 신호 출력부(409)로 각각 입력된다.
도 5는 도4의 컬럼 어드레스 스트로브 펄스 생성부의 상세 구성도이다.
도 5 에 도시된 바와 같이, 상기 컬럼 어드레스 스트로브 펄스 생성부(401)는 3비트의 상기 컬럼 뱅크 신호(CBK<1:3>)를 입력받아 8개의 뱅크 신호(BA<0> 내지 BA<7>)를 출력하기 위한 디코딩부(50), 및 상기 뱅크 신호((BA<0> 내지 BA<7>), 컬럼 어드레스 스트로브 신호(CASP) 및 뱅크 그룹핑 신호(GROUP)를 입력받아 각 뱅크 신호에 대응하는 제 1 내지 제 8 컬럼 어드레스 스트로브 펄스 신호(CASP8<0> 내지 CASP8<7>)를 출력하기 위한 제 1 펄스 출력부(51) 내지 제 8 펄스 출력부(58)를 포함한다.
상기 설명한 바와 같이, 16개의 뱅크가 4개의 그룹으로 나누는 경우, 16개의 스트로브 신호를 출력하기 위해서 4개의 컬럼 어드레스 스트로브 펄스 신호가 필요하고, 16개의 뱅크를 8개의 그룹으로 나누는 경우, 16개의 스트로브 신호를 출력하기 위해서 8개의 컬럼 어드레스 스트로브 펄스 신호가 필요하게 되므로, 4그룹으로 나누는 경우보다 각 뱅크까지 연결되는 라인 수가 2배로 증가한다는 단점이 있다.
본 발명의 실시예는, 뱅크 그룹핑시 스트로브 신호를 생성하기 위한 컬럼 어드레스 스트로브 펄스 신호(CASP8)의 개수를 증가시키지 않고 나뉘어지는 그룹의 수를 증가시킬 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 일실시예에 따른 반도체 메모리 장치는, 제 1 뱅크 및 제 2 뱅크를 포함하는 제 1 그룹; 제 3 뱅크 및 제 4 뱅크를 포함하는 제 2 그룹; 제 1 뱅크 어드레스 및 커멘드 신호에 응답하여 상기 제 1 그룹 및 상기 제 2 그룹을 활성화시키는 어드레스 스트로브 펄스를 생성하기 위한 어드레스 스트로브 펄스 생성부; 및 상기 어드레스 스트로브 펄스 및 제 2 뱅크 어드레스에 응답하여 상기 제 1 그룹 및 상기 제 2 그룹에 속한 어느 하나의 뱅크를 선택하는 스트로브 신호를 생성하기 위한 스트로브 신호 출력부를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 각각 동일한 개수의 뱅크를 포함하는 2N(N은 자연수)개의 뱅크 그룹; 제 1 뱅크 어드레스 및 커멘드 신호에 응답하여 2개의 뱅크 그룹이 하나의 어드레스 스트로브 펄스를 공유하도록 N개의 어드레스 스트로브 펄스를 생성하기 위한 어드레스 스트로브 펄스 생성부; 및 상기 각 어드레스 스트로브 펄스 및 제 2 뱅크 어드레스에 응답하여 상기 하나의 어드레스 스트로브 펄스를 공유하는 2개의 뱅크 그룹에 속한 어느 하나의 뱅크를 선택하는 스트로브 신호를 생성하기 위한 스트로브 신호 출력부를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 반도체 메모리 장치는, 뱅크 정보 신호를 입력받아 제 1 및 제 2 뱅크 어드레스 및 커멘드 신호를 생성하여 출력하기 위한 제어신호 생성부; 및 상기 제 1 및 제 2 뱅크 어드레스 및 상기 커멘드 신호를 입력받아, 하나의 어드레스 스트로브 펄스를 공유하는 2개의 뱅크 그룹에 속한 어느 하나의 뱅크를 선택하는 스트로브 신호를 생성하여 출력하기 위한 신호 출력부를 포함하는 것을 특징으로 한다.
상술한 본 발명은, 다수의 뱅크 그룹이 컬럼 어드레스 스트로브 펄스 신호를 공유함으로써, 뱅크 그룹핑시 스트로브 신호를 생성하기 위한 컬럼 어드레스 스트로브 펄스 신호(CASP8)의 개수를 증가시키지 않고 나뉘어지는 그룹의 수를 증가시킬 수 있는 효과가 있다.
도 1은 일반적인 뱅크 그룹핑 모드시 그룹핑되는 뱅크를 설명하기 위한 도면이다.
도 2a와 도 2b는 스펙에 따른 뱅크 그룹핑 모드시의 뱅크 액세스 순서를 설명하기 위한 도면이다.
도 3은 종래기술에 따른 뱅크를 4그룹으로 그룹핑하는 경우 스트로브 신호 생성 장치의 일실시예 구성도이다.
도 4는 종래기술에 따른 뱅크를 8그룹으로 그룹핑하는 경우 스트로브 신호 생성 장치의 일실시예 구성도이다.
도 5는 도 4의 컬럼 어드레스 스트로브 펄스 생성부의 상세 구성도이다.
도 6은 본 발명에 따른 스트로브 신호 생성 장치의 일실시예 구성도이다
도 7은 본 발명에 따른 스트로브 신호 생성 장치를 포함하는 반도체 메모리 장치의 일실시예 구성도이다.
도 8은 도 7의 컬럼 어드레스 스트로브 펄스 생성부의 상세 구성도이다.
도 9은 도 7의 제 1 스트로브 신호 출력부의 상세 구성도이다.
도 10는 도 9의 제 1 스트로브 신호 생성부의 상세 구성도이다.
도 11은 본 발명에 따른 반도체 메모리 장치의 동작 파형을 설명하기 위한 파형도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 6은 본 발명에 따른 스트로브 신호 생성 장치의 일실시예 구성도이다.
도 6에는 16개 뱅크의 위치 및 입력되는 신호들의 위치가 도시되어 있다. 제 0 뱅크 및 제 1 뱅크가 제 1 뱅크 그룹을 형성하고, 제 2 뱅크 및 제 3 뱅크가 제 2 뱅크 그룹을 형성하고, 제 4 뱅크 및 제 5 뱅크가 제 3 뱅크 그룹을 형성하고, 제 6 뱅크 및 제 7 뱅크가 제 4 뱅크 그룹을 형성하고, 제 8 뱅크 및 제 9 뱅크가 제 5 뱅크 그룹을 형성하고, 제 10 뱅크 및 제 11 뱅크가 제 6 뱅크 그룹을 형성하고, 제 12 뱅크 및 제 13 뱅크가 제 7 뱅크 그룹을 형성하고, 제 14 뱅크 및 제 15 뱅크가 제 8 뱅크 그룹을 형성한다.
본 발명에 따른 스트로브 신호 생성 장치는, 컬럼 뱅크 어드레스(CBK<2:3>)를 입력받아 4개의 컬럼 어드레스 스트로브 펄스 신호(CASP8<0,1,2,3>)를 출력하기 위한 컬럼 어드레스 스트로브 펄스 생성부(100), 컬럼 뱅크 어드레스(CBK<0:1>) 및 상기 컬럼 어드레스 스트로브 펄스 생성부(100)로부터 출력되는 제 1 및 제 3 컬럼 어드레스 스트로브 펄스 신호 (CASP8<0,2>)를 입력받아 제 1 내지 제 4 스트로브 신호(STROBE<0:3>) 및 제 9 내지 제 12 스트로브 신호(STROBE<8:11>)를 출력하기 위한 제 1 스트로브 신호 출력부(200), 및 컬럼 뱅크 어드레스(CBK<0:1>) 및 상기 컬럼 어드레스 스트로브 펄스 생성부(100)로부터 출력되는 제 2 및 제 4 컬럼 어드레스 스트로브 펄스 신호(CASP8<1,3>)를 입력받아 제 5 내지 제 8 스트로브 신호(STROBE<4:7>) 및 제 13 내지 제 16 스트로브 신호(STROBE<12:15>)를 출력하기 위한 제 2 스트로브 신호 출력부(200)를 포함한다.
물리적인 위치로 설명을 하자면, 컬럼 어드레스 스트로브 펄스 신호(CASP8<0:3>)가 입력되면, 2개의 제 1 및 제 3 컬럼 어드레스 스트로브 펄스 신호(CASP8<0,2>)가 제 1 뱅크 그룹, 제 2 뱅크 그룹, 제 5 뱅크 그룹, 및 제 6 뱅크 그룹이 위치한 왼쪽의 8개 뱅크 영역으로 입력되고, 2개의 제 2 및 제 4 컬럼 어드레스 스트로브 펄스 신호(CASP8<1,3>)가 제 3 뱅크 그룹, 제 4 뱅크 그룹, 제 7 뱅크 그룹, 및 제 8 뱅크 그룹이 위치한 오른쪽의 8개 뱅크 영역으로 입력된다.
그러면, 왼쪽의 8개 뱅크 영역에서는, 컬럼 어드레스 스트로브 펄스 신호(CASP8<0,2>)와 컬럼 뱅크 어드레스(CBK<0:1>)가 조합됨으로써, 제 1 내지 제 4 스트로브 신호(STROBE<1:3>)가 제 1 뱅크 그룹 및 제 2 뱅크 그룹이 위치한 위쪽의 4개 뱅크 영역으로 입력되고, 제 9 내지 제 12 스트로브 신호(STROBE<8:11>)가 제 5 뱅크 그룹 및 제 6 뱅크 그룹이 위치한 아래쪽의 4개 뱅크 영역으로 입력된다.
또한, 오른족의 8개 뱅크 영역에서는, 컬럼 어드레스 스트로브 펄스 신호(CASP8<1,3>)와 칼럼 뱅크 어드레스(CBK<0:1>)가 조합됨으로써, 제 5 내지 제 8 스트로브 신호(STROBE<4:7>)가 제 3 뱅크 그룹 및 제 4 뱅크 그룹이 위치한 위쪽의 4개 뱅크 영역으로 입력되고, 제 13 내지 제 16 스트로브 신호(STROBE<12:15>)가 제 7 뱅크 그룹 및 제 8 뱅크 그룹이 위치한 아래쪽의 4개 뱅크 영역으로 입력된다.
즉, 본 발명에서는 2개의 뱅크 그룹이 한개의 컬럼 어드레스 스트로브 펄스 신호를 공유함으로써, 4개의 컬럼 어드레스 스트로브 펄스 신호(CASP8<0:3>)만을 이용하여 8개의 그룹으로 그룹핑된 16개 뱅크 각각의 스트로브 신호를 생성할 수 있다.
도 7은 본 발명에 따른 스트로브 신호 생성 장치를 포함하는 반도체 메모리 장치의 일실시예 구성도이다.
도 7에 도시된 바와 같이, 본 발명에 따른 반도체 메모리 장치는 제어신호 생성 장치(61) 및 스트로브 신호 생성 장치(62)를 포함한다.
상기 제어 신호 생성 장치(61)는 노멀 어드레스(A<0:11>), 뱅크 어드레스(BA<0:3>), 제어 신호(RASB, CASB, WEB, 및 CSB)를 입력받아 컬럼 뱅크 어드레스(CBK<0:3>) 및 컬럼 어드레스 스트로브 신호(CASP, CASWT 또는 CASRD)를 출력한다. 상기 스트로브 신호 생성 장치(62)는 컬럼 뱅크 어드레스(CBK<0:3>), 컬럼 어드레스 스트로브 신호(CASWT, CASRD) 및 뱅크 그룹핑 신호(GROUP)를 입력받아 제 1 내지 제 16 스트로브 신호(STROBE<0:15>)를 생성하여 출력한다. 이하, 컬럼 뱅크 어드레스(CBK<0:3>)에서, CBK<2:3>을 제 1 컬럼 뱅크 어드레스,CBK<0:1>을 제 2 컬럼 뱅크 어드레스라 하기로 한다.
상기 제어 신호 생성 장치(61)는 노멀 어드레스(A<0:11>) 및 뱅크 어드레스(BA<0:3>)를 입력받아 버퍼링하기 위한 어드레스 버퍼부(601), 버퍼링된 노멀 어드레스(AN<0:11>) 및 버퍼링된 뱅크 어드레스(BAN<0:3>)를 입력받아 래치하여 출력하기 위한 어드레스 래치부(602), 외부로부터 입력된 제어 신호(RASB, CASB, WEB, 및 CSB)를 디코딩하여 커맨드 신호(CASWTCOM, CASRDCOM)를 출력하기 위한 코멘트 디코딩부(603), 및 상기 커맨드 신호(CASWTCOM, CASRDCOM), 래치된 노멀 어드레스(AT<0:11>) 및 래치된 뱅크 어드레스(ACT_BK<0:3>)를 입력받아 컬럼 뱅크 어드레스(CBK<0:3>) 및 컬럼 어드레스 스트로브 신호(CASP)를 출력하기 위한 컬럼계 글로벌 어드레스 생성부(604)를 포함한다.
상기 스트로브 신호 생성 장치(62)는 제 1 뱅크 어드레스(CBK<2:3>) 및 컬럼 어드레스 스트로브 신호(CASP)를 입력받아 컬럼 어드레스 스트로브 펄스 신호(CASP8<0,1,2,3>)를 출력하기 위한 컬럼 어드레스 스트로브 펄스 생성부(605), 제 2 뱅크 어드레스(CBK<0:1>) 및 뱅크 그룹핑 신호(GROUP)와 상기 컬럼 어드레스 스트로브 펄스 생성부(605)로부터 출력되는 컬럼 어드레스 스트로브 펄스 신호 (CASP8<0,2>)를 입력받아 제 1 내지 제 4 스트로브 신호(STROBE<0:3>) 및 제 9 내지 제 12 스트로브 신호(STROBE<8:11>)를 출력하기 위한 제 1 스트로브 신호 출력부(606), 및 제 3 및 제 4 컬럼 뱅크 신호(CBK<0:1>) 및 뱅크 그룹핑 신호(GROUP)와 상기 컬럼 어드레스 스트로브 펄스 생성부(605)로부터 출력되는 컬럼 어드레스 스트로브 펄스 신호(CASP8<1,3>)를 입력받아 제 5 내지 제 8 스트로브 신호(STROBE<4:7>) 및 제 13 내지 제 16 스트로브 신호(STROBE<12:15>)를 출력하기 위한 제 2 스트로브 신호 출력부(607)를 포함한다.
여기서, 상기 제 1 스트로브 신호 출력부 (606) 및 제 2 스트로브 신호 출력부(607)는 상기 스트로브 신호의 펄스 폭을 확장하기 위해 뱅크 그룹핑 신호(GROUP)를 더 입력받는 것이다. 즉, 뱅크 그룹핑 신호(GROUP)신호는 스트로브 신호의 펄스 폭을 확장하는 역할을 한다.
도 8은 도 7의 컬럼 어드레스 스트로브 펄스 생성부의 상세 구성도이다.
도 8에 도시된 바와 같이, 상기 컬럼 어드레스 스트로브 펄스 생성부(605)는 2비트의 상기 제 1 칼럼 뱅크 어드레스(CBK<2:3>)를 입력받아 4개의 뱅크 신호(BA<0> 내지 BA<3>)를 출력하기 위한 디코딩부(70), 및 상기 뱅크 신호(BA<0> 내지 BA<3>) 및 컬럼 어드레스 스트로브 신호(CASP)를 입력받아 상기 각 뱅크 신호에 대응하는 컬럼 어드레스 스트로브 펄스 신호(CASP8<0> 내지 CASP8<3>)를 출력하기 위한 제 1 펄스 출력부(71) 내지 제 4 펄스 출력부(74)를 포함한다.
다시 말하면, 상기 컬럼 어드레스 스트로브 펄스 생성부(605)는 제 1 칼럼 뱅크 어드레스(CBK(2:3>)를 디코딩하여, 제 0 뱅크 내지 제 3 뱅크는 제 1 컬럼 어드레스 스트로브 펄스 신호(CASP<0>)에 대응시키고, 제 4 뱅크 내지 제 7 뱅크는 제 2 컬럼 어드레스 스트로브 펄스 신호(CASP<1>)에 대응시키고, 제 8 뱅크 내지 제 11 뱅크는 제 3 컬럼 어드레스 스트로브 펄스 신호(CASP<2>)에 대응시키고, 제 12 뱅크 내지 제 15 뱅크는 제 4 컬럼 어드레스 스트로브 펄스 신호(CASP<3>)에 대응시킨다.
도 9는 도 7의 제 1 스트로브 신호 출력부의 상세 구성도이다.
도 9에 도시된 바와 같이, 상기 제 1 스트로브 신호 출력부(606)는 제 2 컬럼 뱅크 어드레스(CBK<0:1>)를 디코딩하여, 제 1 내지 제 4 신호(BK0, BKB0, BK1, BKB1)를 출력하기 위한 디코더(80), 제 1 컬럼 어드레스 스트로브 펄스 신호(CASP8<0>), 뱅크 그룹핑 신호(GROUP) 및 상기 제 1, 제 2 및 제 4 신호(BK0, BKB0, BKB1)를 입력받아 제 1 및 제 2 스트로브 신호(STROBE<0:1>)를 출력하기 위한 제 1 스트로브 신호 생성부(81), 제 1 컬럼 어드레스 스트로브 펄스 신호(CASP8<0>), 뱅크 그룹핑 신호(GROUP) 및 상기 제 1 내지 제 3 신호(BK0, BKB0, BK1)를 입력받아 제 3 및 제 4 스트로브 신호(STROBE<2:3>)를 출력하기 위한 제 2 스트로브 신호 생성부(82), 제 3 컬럼 어드레스 스트로브 펄스 신호(CASP8<2>), 뱅크 그룹핑 신호(GROUP) 및 상기 제 1, 제 2 및 제 4 신호(BK0, BKB0, BKB1)를 입력받아 제 9 및 제 10 스트로브 신호(STROBE<8:9>)를 출력하기 위한 제 3 스트로브 신호 생성부(83), 및 제 3 컬럼 어드레스 스트로브 펄스 신호(CASP8<2>), 뱅크 그룹핑 신호(GROUP) 및 상기 상기 제 1 내지 제 3 신호(BK0, BKB0, BK1)를 입력받아 제 11 및 제 12 스트로브 신호(STROBE<10:11>)를 출력하기 위한 제 4 스트로브 신호 생성부(84)를 포함한다.
한편, 제 2 스트로브 신호 출력부(607)는 제 1 스트로브 신호 출력부(606)와 비교하여 입출력되는 데이터만 다를 뿐 상기 제 1 스트로브 신호 출력부(606)와 내부 구성이 유사하다.
상기 제 2 스트로브 신호 출력부(607)는 상기 제 2 컬럼 뱅크 어드레스 (CBK<0:1>)를 디코딩하여, 제 1 내지 제 4 신호(BK0, BKB0, BK1, BKB1)를 출력하기 위한 디코더, 제 2 컬럼 어드레스 스트로브 펄스 신호(CASP8<1>), 뱅크 그룹핑 신호(GROUP) 및 상기 제 1, 제 2 및 제 4 신호(BK0, BKB0, BKB1)를 입력받아 제 5 및 제 6 스트로브 신호(STROBE<4:5>)를 출력하기 위한 제 5 스트로브 신호 생성부, 제 2 컬럼 어드레스 스트로브 펄스 신호(CASP8<1>), 뱅크 그룹핑 신호(GROUP) 및 상기 제 1 내지 제 3 신호(BK0, BKB0, BK1)를 입력받아 제 7 및 제 8 스트로브 신호(STROBE<6:7>)를 출력하기 위한 제 6 스트로브 신호 생성부, 제 4 컬럼 어드레스 스트로브 펄스 신호(CASP8<3>), 뱅크 그룹핑 신호(GROUP) 및 상기 상기 제 1, 제 2 및 제 4 신호(BK0, BKB0, BKB1)를 입력받아 제 13 및 제 14 스트로브 신호(STROBE<12:13>)를 출력하기 위한 제 7 스트로브 신호 생성부, 및 제 3 컬럼 어드레스 스트로브 펄스 신호(CASP8<2>), 뱅크 그룹핑 신호(GROUP) 및 상기 제 1 내지 제 3 신호(BK0, BKB0, BK1)를 입력받아 제 15 내지 제 16 스트로브 신호(STROBE<14:15>)를 출력하기 위한 제 8 스트로브 신호 생성부를 포함한다.
여기서, 상기 제 2 신호(BKB0)는 상기 제 1 신호(BK0)의 반전 신호이며, 상기 제 4 신호(BKB1)는 상기 제 3 신호(BK1)의 반전 신호이다.
한편, 상기 제 2 스트로브 신호 출력부(607)의 디코더는 별도로 구비되지 않고, 제 1 스트로브 신호 출력부(606)의 디코더(80)를 공유하여 사용할 수도 있다.
도 10은 도 9의 제 1 스트로브 신호 생성부의 상세 구성도이다.
도 10에 도시된 바와 같이, 상기 제 1 스트로브 신호 생성부(81)는 컬럼 어드레스 스트로브 신호(CASP) 및 제 4 신호(BKB1)를 입력받아 NAND 연산을 수행하기 위한 제 1 NAND 게이트(91), 상기 뱅크 그룹핑 신호(GROUP)를 인버팅하기 위한 제 1 인버터(92), 상기 제 1 NAND 게이트(91)의 출력과 상기 제 1 인버터(92)의 출력을 입력받아 NOR 연산을 수행하기 위한 제 1 NOR 게이트(93), 상기 제 1 NOR 게이트(93)의 출력을 지연시키기 위한 지연부(94), 상기 제 1 NAND 게이트(92)의 출력과 상기 지연부(94)의 출력을 입력받아 NAND 연산을 수행하기 위한 제 2 NAND 게이트(95), 상기 제 2 NAND 게이트(95)의 출력과 제 2 신호(BKB0)를 입력받아 NAND 연산을 수행하기 위한 제 3 NAND 게이트(96), 상기 제 2 NAND 게이트(95)의 출력과 제 1 신호(BK0)를 입력받아 NAND 연산을 수행하기 위한 제 4 NAND 게이트(97), 상기 제 3 NAND 게이트(96)의 출력을 인버팅하여 제 1 스트로브 신호(STROBE<0>)로 출력하기 위한 제 2 인버터(98), 상기 제 4 NAND 게이트(99)의 출력을 인버팅하여 제 2 스트로브 신호(STROBE<1>)로 출력하기 위한 제 3 인버터(99)를 포함한다.
상기 지연부(94)는 다수의 인버터를 포함하여 구성될 수 있다.
한편, 상기 제 3, 제 5 및 제 7 스트로브 신호 생성부는 상기 제 1 스트로브 신호 생성부(81)와 내부 구성 및 동작이 같으며, 출력되는 스트로브 신호가 해당하는 각 뱅크 그룹의 제 1 스트로브 신호인지 또는 해당하는 각 뱅크 그룹의 제 2 의 스트로브 신호인지만 다르므로 자세한 설명은 생략하기로 한다.
한편, 상기 제 2 스트로브 신호 생성부(82)에서는 상기 제 1 스트로브 신호 생성부(81)로 입력되는 제 4 신호(BKB1)가 제 3 신호(BK1)로 대체대는 것 이외에, 내부 구성 및 동작이 같으며, 출력되는 스트로브 신호가 해당하는 각 뱅크 그룹의 제 1 스트로브 신호인지 또는 해당하는 각 뱅크 그룹의 제 2 의 스트로브 신호인지만 다르므로 자세한 설명은 생략하기로 한다.
또한, 상기 제 4, 제 6 및 제 8 스트로브 신호 생성부는 상기 제 2 스트로브 신호 생성부(82)와 내부 구성 및 동작이 같으며, 출력되는 스트로브 신호가 해당하는 각 뱅크 그룹의 제 1 스트로브 신호인지 또는 해당하는 각 뱅크 그룹의 제 2 의 스트로브 신호인지만 다르므로 자세한 설명은 생략하기로 한다.
한편, 본 발명에 따른 컬럼 어드레스 스트로브 펄스 생성부(605)에서 출력되는 컬럼 어드레스 스트로브 펄스 신호(CASP8<0,1,2,3>)는 뱅크 그룹과 무관하여 펄스 폭에 변화가 없으므로, 그룹 별로 8개의 모든 신호를 출력(또는 분리) 할 필요가 없다. 그러므로, 뱅크 그룹핑 신호(GROUP)에 의한 펄스 폭의 확장은 제 1 스트로브 신호 출력부(606) 및 제 2 스트로브 신호 출력부(607)에서 이루어진다. 스트로브 신호의 펄스 폭 확장은 도 9의 제 1 내지 제 4 스트로브 신호 생성부(81 내지 84)에서 이루어지며, 도 10에 도시된 지연부(94)를 이용함으로써 구현될 수 있다.
즉, 4개의 컬럼 어드레스 스트로브 펄스 신호(CASP8<0:3>)만으로도 16개의 스트로브 신호를 생성할 수 있다.
한편, 같은 그룹에 해당하는 스트로브 신호들은 스펙의 규정에 의해 tCCD를 2CLK 보다 크게 사용할 수 있으므로, 스트로브 신호 생성부(81 내지 84)를 공유하여 사용가능한 반면, 다른 그룹에 해당하는 스트로브 신호들은 tCCD가 2CLK를 유지해야하므로 스트로브 신호 생성부(81 내지 84)를 공유할 수 없다.
도 11은 본 발명에 따른 반도체 메모리 장치의 동작 파형을 설명하기 위한 파형도서, 일예로, 제 1 뱅크 그룹에서의 스트로브 신호의 출력을 나타내고 있다.
도 11을 참조하면, 클럭(CLK)이 입력되고 있으며, 뱅크 그룹핑 신호 (GROUP)가 활성화되어 있다. 이 때, 제 1 컬럼 뱅크 어드레스(CBK<2:3>)가 모두 논리 '로우' 인 경우는, 제 0 내지 제 3 뱅크로의 스트로브 신호 출력에 관여하는 상태를 나타내므로, 컬럼 어드레스 스트로브 신호(CASP)가 논리 '로우'에서 논리'하이'로 활성화되면, 컬럼 어드레스 스트로브 펄스 신호(CASP8<0>)가 논리'하이'로 활성화된다. 이 때, 제 2 컬럼 뱅크 어드레스 중에서, CBK<1>이 논리'로우'이고, CBK<0>가 논리 '로우'이면, 제 1 스트로브 신호(STROBE<0>)가 출력되며, CBK<1>가 논리'로우'이고, CBK<0>가 논리 '하이'이면, 제 2 스트로브 신호(STROBE<1>)가 출력된다. 또한, 뱅크 그룹핑 신호에 의해, 제 1 스트로브 신호(STROBE<0>) 및 제 2 스트로브 신호(STROBE<1>)의 펄스 폭이 'a' 만큼 증가한 것을 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
* 도면의 주요 부분에 대한 부호의 설명
100 : 컬럼 어드레스 스트로브 펄스 생성부
200 : 제 1 스트로브 신호 출력부
300 : 제 2 스트로브 신호 출력부

Claims (11)

  1. 각각 둘 이상의 뱅크를 포함하는 복수의 뱅크 그룹;
    적어도 하나 이상의 제 1 뱅크 어드레스 및 커멘드 신호에 응답하여 상기 복수의 뱅크 그룹 중 일정 개수의 뱅크 그룹당 하나의 어드레스 스트로브 펄스를 공유하도록 복수의 어드레스 스트로브 펄스를 생성하기 위한 어드레스 스트로브 펄스 생성부; 및
    상기 복수의 어드레스 스트로브 펄스 및 적어도 하나 이상의 제 2 뱅크 어드레스에 응답하여 상기 복수의 뱅크 그룹에 속한 어느 하나의 뱅크를 선택하는 복수의 스트로브 신호를 생성하기 위한 스트로브 신호 출력부
    를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 스트로브 신호 출력부는,
    상기 스트로브 신호의 펄스 폭을 확장하기 위해 뱅크 그룹핑 신호를 더 입력받는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 스트로브 신호 출력부는,
    상기 적어도 하나 이상의 제 2 뱅크 어드레스를 디코딩하여 복수의 뱅크 신호를 출력하기 위한 디코딩부;
    상기 복수의 뱅크 그룹과 1대1 대응하여 구비되며, 상기 복수의 뱅크 신호, 상기 뱅크 그룹핑 신호, 각각 공유되는 어드레스 스트로브 펄스에 응답하여 적어도 하나 이상의 스트로브 신호를 해당 뱅크로 출력하기 위한 복수의 스트로브 신호 생성부
    를 포함하는 반도체 메모리 장치.
  4. 각각 동일한 개수의 뱅크를 포함하는 2N(N은 자연수)개의 뱅크 그룹;
    제 1 뱅크 어드레스 및 커멘드 신호에 응답하여 2개의 뱅크 그룹이 하나의 어드레스 스트로브 펄스를 공유하도록 N개의 어드레스 스트로브 펄스를 생성하기 위한 어드레스 스트로브 펄스 생성부; 및
    상기 각 어드레스 스트로브 펄스 및 제 2 뱅크 어드레스에 응답하여 상기 하나의 어드레스 스트로브 펄스를 공유하는 2개의 뱅크 그룹에 속한 어느 하나의 뱅크를 선택하는 스트로브 신호를 생성하기 위한 스트로브 신호 출력부
    를 포함하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 어드레스 스트로브 펄스 생성부는,
    상기 제 1 뱅크 어드레스를 디코딩하여 N개의 뱅크 신호를 출력하기 위한 디코딩부; 및
    상기 N개의 뱅크 신호 및 상기 커멘드 신호에 응답하여 상기 N개의 어드레스 스트로브 펄스 신호를 출력하기 위한 펄스 출력부
    를 포함하는 반도체 메모리 장치.
  6. 제 4 항에 있어서,
    상기 스트로브 신호 출력부는,
    상기 스트로브 신호의 펄스 폭을 확장하기 위해 뱅크 그룹핑 신호를 더 입력받는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 스트로브 신호 출력부는,
    상기 각 어드레스 스트로브 펄스 신호, 상기 제 2 뱅크 어드레스 및 상기 뱅크 그룹핑 신호에 응답하여 상기 2N개의 뱅크 그룹 중에서 상기 각 어드레스 스트로브 펄스를 공유하는 2개의 뱅크 그룹에 속한 어느 하나의 뱅크로 스트로브 신호를 출력하는 N개의 스트로브 신호 생성부
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 각각 둘 이상의 뱅크를 포함하는 복수의 뱅크 그룹;
    외부 어드레스 신호 및 외부 커멘드 신호에 응답하여 적어도 하나 이상의 제 1 및 제 2 뱅크 어드레스 및 컬럼 커멘드 신호를 생성하기 위한 제어신호 생성부; 및
    상기 적어도 하나 이상의 제 1 뱅크 어드레스를 1차적으로 디코딩하고, 그 디코딩 결과와 상기 컬럼 커멘드 신호에 따라 상기 복수의 뱅크 그룹 중 일정 개수의 뱅크 그룹당 하나의 어드레스 스트로브 펄스를 공유하도록 복수의 어드레스 스트로브 펄스를 생성하기 위한 어드레스 스트로브 펄스 생성부; 및
    상기 적어도 하나 이상의 제 2 뱅크 어드레스를 2차적으로 디코딩하고, 그 디코딩 결과와 상기 복수의 어드레스 스트로브 펄스에 따라 상기 복수의 뱅크 그룹에 속한 어느 하나의 뱅크를 선택하는 복수의 스트로브 신호를 생성하기 위한 스트로브 신호 출력부
    를 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 복수의 뱅크 그룹은 2N(N은 자연수)개 구비되고,
    상기 어드레스 스트로브 펄스 생성부는 2개의 뱅크 그룹이 하나의 어드레스 스트로브 펄스를 공유하도록 N개의 어드레스 스트로브 펄스를 생성하며,
    상기 어드레스 스트로브 펄스 생성부와 상기 스트로브 신호 출력부 사이에 상기 N개의 어드레스 스트로브 펄스를 전달하기 위한 N개의 신호라인
    을 더 포함하는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 어드레스 스트로브 펄스 생성부는,
    상기 적어도 하나 이상의 제 1 뱅크 어드레스를 디코딩하여 복수의 뱅크 신호를 출력하기 위한 디코딩부; 및
    상기 복수의 뱅크 신호 및 상기 컬럼 커멘드 신호에 응답하여 상기 복수의 어드레스 스트로브 펄스 신호를 출력하기 위한 펄스 출력부
    를 포함하는 반도체 메모리 장치.
  11. 제 8 항에 있어서,
    상기 스트로브 신호 생성부는,
    상기 스트로브 신호의 펄스 폭을 확장하기 위해 뱅크 그룹핑 신호를 더 입력받는 것을 특징으로 하는 반도체 메모리 장치.
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