KR19990062441A - 래치 회로, 데이터 출력 회로 및 이것을 구비한반도체 장치 - Google Patents

래치 회로, 데이터 출력 회로 및 이것을 구비한반도체 장치 Download PDF

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스사쿠 야마구치
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아끼쿠사 나오유끼
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Abstract

본 발명은 회로 지연을 작게하여 고속 동작을 할 수 있는 래치 회로, 데이터 출력 회로 및 데이터 출력 회로를 구비한 반도체 장치를 제공하는 것을 목적으로 한다.
N 비트의 병렬 데이터가 입력되는 입력 단자에 병렬로 접속된 복수의 N 비트 구성의 데이터 래치 회로와, 상기 데이터 래치 회로를 순서대로 데이터 입력 상태로 하고, 상기 병렬 데이터를 소정의 순서로 상기 복수의 데이터 래치 회로에 입력시키는 데이터 입력 제어 회로와 상기 데이터 래치 회로에 래치된 데이터를 래치된 순서로 또한 M 비트(N≥M)의 출력 단자에 다른 타이밍으로 출력시키는 데이터 출력 제어 회로를 구비한다.

Description

래치 회로, 데이터 출력 회로 및 이것을 구비한 반도체 장치
본 발명은 수취한 데이터를 소정의 타이밍으로 출력하는 래치 기능을 구비한 데이터 출력 회로에 관한 것으로서, 이러한 데이터 출력 회로를 구비한 메모리 디바이스 등의 반도체 장치에 관한 것이다.
근래, 마이크로 프로세서의 고속화에 수반하여, 메모리 디바이스 등의 반도체 장치에 있어서도 고속화가 요구되고 있고, 파이프라인 기술을 도입한 반도체 장치의 개발이 활발히 행하여지고 있다.
파이프라인 기술이란, 디바이스 내에서 직렬에 행하여지는 일련의 처리(메모리에서는 어드레스의 취입, 어드레스의 디코드, 셀에서의 데이터의 독출, 출력 회로에의 데이터의 전송, 데이터의 출력)를 분할하고, 제1 명령에 대한 제1 처리를 실행 후에, 제1 명령에 대한 제2 처리를 개시하는 동시에, 제2 명령에 대한 제1 처리를 개시함으로써 실행적으로 명령 처리 속도를 향상시키는 기술이다.
통상, 파이프라인 기술은 직렬에 실행되어야하는 복수의 처리를 각각의 처리 시간이 동일하게 되도록 분할하고, 분할된 처리를 실행하는 처리 회로의 출력 측에 래치 회로를 설치함으로써 실현할 수 있지만, 반도체 장치로는 각각의 처리 시간이 같아지는 위치에 래치 회로를 설치하는 것이 곤란한 경우가 많다.
그래서, 메모리 디바이스 등의 반도체 장치에서는 논리 회로의 전파를 이용하여 파이프를 구성하고, 출력 회로의 부근에 데이터 래치 회로를 구비함으로써 데이터 출력의 지연, 즉 리드 명령의 입력으로부터 몇 클록째에서 데이터를 출력할 것인지를 제어하는 웨이브 파이프라인이라고 불리는 파이프라인 방식을 채용하는 일이 많다. MPU의 고속화에 대응하여 웨이브 파이프라인 동작을 고속으로 동작시키기 위해서는 래치 기능과 병렬·직렬 변환 기능을 구비한 데이터 출력 회로의 지연이 문제가 된다.
도 8은 동기 DRAM 장치(이하, SDRAM 장치)의 데이터 출력 회로의 종래 구성을 도시한 회로도이다. 도시하는 데이터 출력 회로는 래치 회로를 구성하는 포인터 형식의 FiFo 메모리(10), 병렬·직렬 변환 회로(20:이하, PS 변환 회로라고 함) 및 출력부(30)를 구비한다. FiFo 메모리(10)는 메모리 코어부(도시를 생략함)로부터의 데이터 버스에 접속된 데이터 입력 단자 MDB0, MDBl, MDB2 및 MDB3에 접속되고, 병렬 형식의 입력 데이터를 래치하고, 래치한 순서대로 PS 변환회로(20)에 출력한다. PS 변환 회로(20)는 4비트의 병렬 데이터를 2개의 직렬 데이터열로 변환시키고(4:2의 병렬·직렬 변환), 출력부(30)에 출력한다. 출력부(30)는 2개의 직렬 데이터열을 1개의 직렬 데이터열로 변환시킨다(2:1의 병렬·직렬 변환).
FiFo 메모리(10)는 4개의 데이터 래치 회로 DLAT0∼DLAT4와 입력 포인터(11) 및 출력 포인터(12)를 구비한다. 각 데이터 래치 회로는 입력 포인터(11)로 제어되는 4개의 MOS 트랜지스터로 구성되는 출력 트랜스퍼 게이트, 래치 소자 Latch0∼Latch3 및 출력 포인터(12)로 제어되는 4개의 MOS 트랜지스터로 구성되는 출력 트랜스퍼 게이트를 구비한다.
PS 변환 회로(20)는 래치 소자 Latch00∼Latch30, Latch22, Latch32, 트랜지스터로 구성되는 트랜스퍼 게이트 및 이들을 제어하는 병렬·직렬 포인터(21:이하, PS 포인터라고 함)를 구비한다. 출력부(30)는 래치 소자 Latch0과 Latch1, 출력 클록 발생기(31), 출력 버퍼(32), 출력 트랜지스터(33) 및 데이터 출력 단자(DQ)를 구비한다.
도 9는 도 8에 도시한 데이터 출력 회로의 동작을 나타내는 타이밍도이다. 우선, 리드 명령을 외부로부터 수신하고, 메모리 코어부에서 독출된 데이터“0” ∼“19”는 D 펄스 신호에 동기하여 데이터 버스를 전송하고, 데이터 입력 단자MDB0∼MDB3을 통해 FiFo 메모리(10)에 부여된다. 입력된 데이터는 입력 포인터(11)로부터의 제어 신호 pi0∼pi3에 응답하고, 데이터 래치 회로 DLAT0∼DLAT3의 Latch0∼Latch3에 래치된다. 또한 도 9에서는 데이터 래치 회로 DLAT0의 Latch0을 DLAT0_L0으로 나타내고 있다. 예컨대 제어 신호 pi0에 응답하여, 데이터 래치 회로 DLAT0의 래치 소자 DLAT0-L0(Latch0)∼DLAT3-L3(Latch3)은 각각, 입력 데이터“0”∼“3”을 래치한다. 그리고, 출력 포인터(12)의 제어 신호 po1∼po3에 응답하여, 래치된 데이터는 Fout0∼Fout3에 출력된다.
PS 변환 회로(20)의 PS 포인터(21)가 출력하는 제어 신호 ps0에 응답하고, 데이터 Fout0∼Fout3은 각각 래치 소자 Latch00∼Latch30에 입력된다. 그리고, 제어 신호 ps1에 의해서 래치 소자 Latch00의 데이터가 PSout0에 출력된다. 제어 신호 ps2에 의해서 래치 소자 Latch10의 데이터가 PSout1에 출력되고, 래치 소자Latch20과 Latch30의 데이터가 각각 래치 소자 Latch22와 Latch32에 전송된다. 제어 신호 ps3에 의해서, 래치 소자 Latch22의 데이터가 PSout0에 출력된다. 제어 신호 ps0에 의해서 래치 소자 Latch32의 데이터가 PSout1에 출력된다. 그리고, 래치 소자 Latch00∼Latch30에 다음 데이터가 입력된다.
이 결과, 출력 PSout0은 데이터 “0”, “2”, “4”의 데이터열이 되고, 출력 PSout1은 데이터 “1”, “3”, “5”…의 데이터열이 된다. 즉, Fout0∼Fout3의 병렬 데이터는 PSout0, PSout1과 같이 2개의 직렬 데이터열로 변환된다. 즉, 4:2의 병렬·직렬 변환이 행하여진다. 그리고, 출력부(30)의 출력 타이밍을 제어하는 2개의 트랜스퍼 게이트에서, 출력 클록 발생기(31)가 출력하는 상보 관계에 있는 출력 타이밍 클록 oclk0과 oclk1에 의해서, 2:1의 병렬·직렬 변환이 행하여진다. 이렇게 하여 얻어진 직렬 데이터는 출력 버퍼(32) 및 출력 트랜지스터(33)를 통해 데이터 출력 단자(DQ)에 출력된다. 또한 출력 클록 발생기(31)는 외부에서 공급되는 출력 이네이블 신호 OE와 클록 신호 CLK로부터 출력 타이밍 클록 oclk0과 oclk1을 생성한다.
그러나, 상기 종래의 데이터 출력 회로는 FiFo 메모리(10)와 PS 변환 회로(20)가 개별로 형성되어 있기 때문에 회로 지연이 크고, 고속 동작을 행할 수 없다고 하는 문제점이 있다.
따라서, 본 발명은 종래 기술의 문제점을 해결하여, 회로 지연을 적게 하여 고속 동작을 할 수 있는 래치 회로, 데이터 출력 회로 및 데이터 출력 회로를 구비한 반도체 장치를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 제1 실시예에 따른 데이터 출력 회로의 구성을 도시한 회로도.
도 2는 도 1에 도시된 래치 소자의 구성예를 나타내는 회로도.
도 3은 도 1에 도시된 데이터 출력 회로의 동작을 나타내는 타이밍도.
도 4는 본 발명의 제2 실시예에 의한 데이터 출력 회로의 구성을 도시한 회로도.
도 5는 도 4에 나타내는 데이터 출력 회로의 동작을 나타내는 타이밍도.
도 6은 본 발명의 데이터 출력 회로를 구비한 반도체 기억 장치의 구성예를 나타내는 블록도.
도 7은 도 6에 도시된 DRAM 코어 내부의 데이터 출력 경로에 관련된 부분의 구성예를 나타내는 회로도.
도 8은 종래의 데이터 출력 회로를 나타내는 회로도.
도 9는 도 8에 도시된 데이터 출력 회로의 동작을 나타내는 타이밍도.
〈도면의 주요부분에 대한 부호의 설명〉
11: 입력 포인터
13,14: 출력 포인터
15,16,17,18: 출력 포인터
31,34: 출력 클록 발생기
32,35: 출력 버퍼
33: 출력 트랜지스터
40,60: FiFo 메모리(래치 회로)
50,70: 출력부
청구항 1의 발명은 N 비트의 병렬 데이터가 입력되는 입력 단자에 병렬로 접속된 복수의 N 비트 구성의 데이터 래치 회로와, 상기 데이터 래치 회로를 순서대로 데이터 입력 상태로 하고, 상기 병렬 데이터를 소정의 순서로 상기 복수의 데이터 래치 회로에 입력시키는 데이터 입력 제어 회로와, 상기 데이터 래치 회로에 래치된 데이터를, 래치된 순서로 또한 M 비트(N≥M)의 출력 단자에 다른 타이밍으로 출력시키는 데이터 출력 제어 회로를 구비한 것을 특징으로 하는 래치 회로이다. 데이터의 출력 타이밍을 상기와 같이 제어함으로써 N:M의 병렬·직렬 변환인 작은 회로 지연을 고속 동작으로 행할 수 있다.
청구항 2의 발명은 청구항 1에 있어서, 상기 데이터 출력 제어 회로는 N 개의 정수배이고, 또한 서로 위상이 다른 데이터 출력 타이밍 신호를 생성하고, 대응하는 데이터 래치 회로에 공급하고, 각 데이터 래치 회로는 대응하는 데이터 출력 타이밍 신호에 응답하여 래치한 데이터를 출력하는 것을 특징으로 한다. 데이터의 출력 타이밍을 규정하는 일례이다.
청구항 3의 발명은 래치 회로와 출력부를 가지고, 상기 래치 회로는 N 비트의 병렬 데이터가 입력되는 입력 단자에 병렬로 접속된 복수의 N 비트 구성의 데이터 래치 회로와, 상기 데이터 래치 회로를 순서대로 데이터 입력 상태로 하고, 상기 병렬 데이터를 소정의 순서로 상기 복수의 데이터 래치 회로에 입력시키는 데이터 입력 제어 회로와, 래치된 데이터를 상기 데이터 래치 회로에 래치된 순서로 또한 M 비트(N≥M)의 출력 단자에 다른 타이밍으로 출력시키는 데이터 출력 제어 회로를 가지고, 상기 출력부는 M 비트의 출력 단자에 출력되는 M 비트 병렬 데이터를 직렬 데이터로 변환시키는 것을 특징으로 하는 데이터 출력 회로이다. 데이터의 출력 타이밍을 상기와 같이 제어함으로써 N:M의 병렬·직렬 변환인 작은 회로 지연을 고속 동작으로 행할 수 있다.
청구항 4의 발명은 청구항 3의 상기 출력부가 병렬 데이터를 데이터 래치 회로에 공급할 때의 전송 클록 신호보다도 높은 주파수이고 또한 상보 관계에 있는 2개의 클록 신호이며, M 비트의 출력 단자에 출력된 데이터를 선택하여 직렬 데이터로 변환시키는 것을 특징으로 한다. 데이터의 출력 타이밍을 규정하는 일례이다.
청구항 5의 발명은 청구항 3의 상기 출력부가 병렬 데이터를 데이터 래치 회로에 공급할 때의 전송 클록 신호보다도 높은 주파수이고 또한 다른 위상의 복수의 클록 신호이며, M 비트의 출력 단자에 출력된 데이터를 선택하여 직렬 데이터로 변환시키는 것을 특징으로 한다. 데이터의 출력 타이밍을 규정하는 일례이다.
청구항 6의 발명은 청구항 4 또는 청구항 5의 상기 클록 신호가 상기 전송 클록의 2배의 속도인 것을 특징으로 한다. 데이터의 출력 타이밍을 규정하는 일례이다.
청구항 7의 발명은 메모리 코어부와, 이것으로부터 병렬로 독출된 N 비트의 리드 데이터를 입력하는 입력 단자와, 상기 래치 데이터를 직렬로 변환하여 직렬 데이터를 출력하는 데이터 출력 회로를 구비하고, 상기 데이터 출력 회로는 래치 회로와 출력부를 가지고, 상기 래치 회로는 N 비트의 리드 데이터가 입력되는 상기입력 단자에 병렬로 접속된 복수의 N 비트 구성의 데이터 래치 회로와, 상기 데이터 래치 회로를 순서로 데이터 입력 상태로 하고, 상기 리드 데이터를 소정의 순서로 상기 복수의 데이터 래치 회로에 입력시키는 데이터 입력 제어 회로와, 래치된 리드 데이터를 상기 데이터 래치 회로에 래치된 순서이고 또한 M 비트(N≥M)의 출력 단자에 다른 타이밍으로 출력시키는 데이터 출력 제어 회로를 구비하고, 상기 출력부는 M 비트의 출력 단자에 출력되는 M 비트 병렬의 데이터를 직렬 데이터로 변환시키는 것을 특징으로 하는 반도체 장치이다. 데이터의 출력 타이밍을 상기와 같이 제어함으로써 N:M의 병렬·직렬 변환인 작은 회로 지연을 고속동작으로 행할 수 있다.
청구항 8의 발명은 청구항 7의 상기 출력부가 병렬 데이터를 데이터 래치 회로에 공급할 때의 전송 클록 신호보다도 높은 주파수이고 또한 상보 관계에 있는 2개의 클록 신호를 외부에서 공급되는 클록 신호로부터 생성하고, 상기 2개의 클록 신호에 따라서 M 비트의 출력 단자에 출력된 데이터를 선택하여 직렬 데이터로 변환시키는 것을 특징으로 한다. 데이터의 출력 타이밍을 규정하는 일례이고, 외부에서의 클록 신호에 동기하여 데이터를 출력할 수 있다.
청구항 9의 발명은 청구항 7의 상기 출력부가 병렬 데이터를 데이터 래치 회로에 공급할 때의 전송클록 신호보다도 높은 주파수이고 또한 다른 위상의 복수의 클록 신호를 외부에서 공급되는 클록 신호로부터 생성하고, 상기 복수의 클록 신호에 따라서 M 비트의 출력 단자에 출력된 데이터를 선택하여 직렬 데이터로 변환시키는 것을 특징으로 한다.
청구항 10의 발명은 청구항 8 또는 청구항 9의 상기 전송 클록 신호가 반도체 장치 내부에서 생성된 것을 특징으로 한다. 전송 클록 신호의 생성의 일례를 규정하는 것이다.
도 1은 본 발명의 제1 실시예에 의한 래치 회로를 구비한 데이터 출력 회로를 도시한 회로도이다. 도 1 중, 전술한 구성 요소와 동일한 것에는 동일한 참조번호를 기입하였다.
도시하는 데이터 출력 회로는 병렬·직렬 변환 기능을 구비한 래치 회로인 FiFo 메모리(40)와, 출력부(50)를 구비한다. FiFo 메모리(40)는 4:2의 병렬·직렬 변환 기능을 갖는다. 이를 실현하기 위해서, FiFo 메모리(40)는 전술한 입력포인터(11) 및 데이터 래치 회로 DLAT0∼DLAT3에 더하여, 2개의 출력 포인터(13, 14)를 구비한다. 2개의 출력 포인터(13, 14)는 데이터 래치 회로 DLAT0∼DLAT3에 래치된 데이터를, 래치된 순서로 또한 2개의 출력 단자 qmpx0, qmpx1에 다른 타이밍으로 출력시키도록 제어 신호를 발생한다.
또, 청구항에 기재한 데이터 입력 제어 회로가 입력 포인터(11)에 상당하고, 데이터 출력 제어 회로가 출력 데이터(13, 14)에 상당한다.
구체적으로 출력 포인터(13)는 출력 타이밍 클록 oclk0으로부터 제어 신호 po00, po02, po10, po12, po20, po22, po30, po32를 생성한다. 또한, 출력 포인터(14)는 출력 타이밍 클록 oclk1로부터, 제어 신호 po01, po03, po11, po13, po21, po23, po31, po33을 출력한다. 제어 신호 po00과 po02는 각각 데이터 래치 회로 DLAT0의 latch0과 Latch2의 출력측 트랜스퍼 게이트를 제어하고, 제어 신호 po01과 po03은 각각, 데이터 래치 회로 DLAT0의 Latch1과 Latch3의 출력측 트랜스퍼 게이트를 제어한다. 다른 제어 신호도 동일하게, 출력측 트랜스퍼 게이트를 제어한다.
각 데이터 래치 회로 DLAT0∼DLAT3의 Latch0과 Latch2의 출력은 각각의 출력측 트랜스퍼 게이트를 통해 접속되어 qmix0을 구성하고, Latch1과 Latch3의 출력은 각각의 출력측 트랜스퍼 게이트를 통해 접속되어 qmix1을 구성한다.
출력부(50)는 2개의 트랜스퍼 게이트, 출력 클록 발생기(31), 출력 버퍼(32), 출력 트랜지스터(33) 및 데이터 출력 단자(DQ)를 구비한다. 출력부(50)는 종래의 출력부(30)에 있는 2개의 래치 소자 Latch0, Latch1을 구비하지 않는다. 출력부(50)는 2:1의 병렬·직렬 변환을 행한다.
도 2는 도 1에 도시한 각 래치 소자 Latch0∼Latch3의 구성예를 도시한 도면이다. 도시하는 바와 같이, 각 래치 소자 Latch0∼Latch3은 2개의 인버터로 이루어진다.
다음으로 도 1에 도시한 데이터 출력 회로의 동작을 도 3에 도시한 타이밍도를 참조하여 설명한다.
우선, 리드 명령을 외부에서 수신하고, 도 1에서 도시를 생략한 메모리 코어부에서 독출된 데이터 “0”∼“19”는 D 펄스 신호에 동기하여 데이터 버스를 전송하고, 데이터 입력 단자 MDB0∼MDB3을 통해 FiFo 메모리(40)에 부여된다. 입력된 데이터는 입력 포인터(11)에서의 제어 신호 pi0∼pi3에 응답하고, 데이터 래치 회로 DLAT0∼DLAT3의 Latch0∼Latch3에 래치된다. 또한 도 3에서는 도 9와 동일하게, 데이터 래치 회로 DLAT0의 Latch0을 DLAT0_L0으로 도시한다. 예컨대 제어 신호 pi0에 응답하고, 데이터 래치 회로 DLAT0의 래치 소자 DLAT0_L0(Latch0)∼DLAT3_L3(Latch3)은 각각 입력 데이터“0”∼“3”을 래치한다. 여기까지의 동작은 전술한 종래 기술의 동작과 동일하다.
출력 포인터(13)는 도 3에 도시된 바와 같이, 다른 타이밍으로 순서대로 제어 신호 po00, po02, po10, po12, po20, po22, po30, p032를 출력한다. 이로써, 출력 qmix0에는 “0”, “2”, “4”···의 데이터열이 얻어진다. 출력 포인터(14)는 도 3에 도시된 바와 같이 다른 타이밍으로 순서대로 제어 신호 po01, po03, po11, po13, po21, po23, po31, po33을 출력한다. 이로써, 출력 qmix1에는 “1”, “3”, “5”···의 데이터열이 얻어진다. 지금, 병렬 입력 데이터의 수를 N으로 하면, 도 1의 구성에서는 N=4이고, 또한 FiFo 메모리(40)의 출력수는 M=2이기 때문에 NM이 된다.
데이터열 qmix0은 출력 클록 발생기(31)가 출력하는 출력 타이밍 클록 oclk0으로 출력 버퍼(32)에 부여되고, 데이터열 qmix1은 출력 타이밍·클록 oclk1에서 출력 버퍼(32)에 부여된다. 이들의 출력 타이밍·클록 oclk0과 oclk1은 상보 관계에 있고, D 펄스 신호 주기의 1/2의 주기를 갖는다. 출력 버퍼(32)에 부여된 직렬 데이터 “0”, “1”, “2”는 출력 트랜지스터(32)를 통하여 데이터 출력 단자(DQ)에 출력된다.
도 3과 도 9를 대비시키면 알 수 있듯이, 도 3에서 데이터 출력 단자(DQ)에 데이터 “0”이 출현하는 타이밍은 도 9에서의 타이밍보다도 빠르다. 즉, 이것은 래치 회로인 FiFo 메모리(40)의 출력 타이밍을 제어하는 것으로 FiFo 메모리(40)에 병렬·직렬 변환 기능을 갖게 하고, 종래의 PS 변환 회로(20)를 생략하기 때문이다. 즉, 데이터 MDB0∼MDB3으로부터 데이터 출력 단자(DQ)까지 데이터가 통과하는 소자수는 도 1에 나타내는 구성이 도 8에 나타내는 구성보다도 적다.
도 4는 본 발명의 제2 실시예에 의한 데이터 출력 회로를 도시한 회로도이다. 도 4에 있어서 전술한 동일 구성 요소에는 동일한 참조 번호를 붙였다. 도 4에 도시하는 데이터 출력 회로는 FiFo 메모리(60)와 출력부(70)를 가진다. 이 구성은 출력부(70)에서 4:1의 병렬·직렬 변환을 하는 것을 특징으로 한다. 따라서, FiFo부(60)는 제1 실시예와 같은 4:2의 병렬 직렬 변환을 하지 않지만, 출력부(70)에서 행하는 병렬·직렬 변환이 가능하도록, 래치한 데이터의 출력 타이밍을 정하고 있다. 이 출력 타이밍을 정하는 것이, 도 4에 나타내는 4개의 출력 포인터(15, 16, 17, 18)이다. FiFo 메모리(60)의 출력 qmix0, qmix1, qmix2 및 qmix3은 출력부(70)에 출력된다.
출력부(70)의 4개의 트랜스퍼 게이트는 FiFo 메모리(60)로부터의 출력 qmix 0, qmix1, qmix2 및 qmix3을 수취한다. 4개의 트랜스퍼 게이트는 출력 클록 발생기(34)가 출력하는 출력 타이밍 클록 oclk0, oclk1, oclk2 및 oclk3으로 제어된다. 이 제어에 의해, 4:1의 병렬·직렬 변환이 실현된다. 트랜스퍼 게이트를 통과한 직렬 데이터는 출력 버퍼(35) 및 출력 트랜지스터(33)를 통해, 데이터 출력 단자(DQ)에 출력된다.
도 4에 나타내는 데이터 출력 회로의 동작은 도 5에 나타내는 타이밍도와 같다. 입력 데이터가 데이터 래치 회로 DLAT0∼DLAT3에 래치될 때까지의 동작은 제1 실시예와 동일하다.
출력 포인터(15)는 도 5에 도시된 바와 같이 제어 신호 po00, po10, po20 및 po30을 발생한다. 예컨대 제어 신호 po10의 상승 엣지는 제어 신호 po00의 하강 엣지에 일치한다. 동일하게, 출력 포인터(16)는 제어 신호 po01, po11, po21 및 po31을 발생한다. 제어 신호 po01은 제어 신호 po00보다도 다소 지연되어 상승한다. 동일하게, 출력 포인터(17)는 제어 신호 po02, po12, po22 및 po32를 발생한다. 제어 신호 p002는 제어 신호 po01보다도 다소 지연되어 상승한다(정확하게는, CLK의 주기의 1/2). 동일하게, 출력 포인터(18)는 제어 신호 Po03, Po13, Po23 및 Po33을 발생한다. 제어 신호 Po03은 제어 신호 Po02보다도 다소 지연되어 상승한다. 지금, 병렬 입력 데이터의 수를 N으로 하면, 도 1의 구성에서는 N=4이고, 또한 FiFo 메모리(40)의 출력 수를 M으로 하면, N=M이 된다.
제어 신호 po00, po01, po02 및 po03은 데이터 래치 회로 DLAT0의 출력측 트랜스퍼 게이트를 제어한다. 제어 신호 po10, po11, po12 및 po13은 데이터 래치 회로 DLAT0의 출력측 트랜스퍼 게이트를 제어한다. 제어 신호 po20, po21, po22 및 po23은 데이터 래치 회로 DLAT2의 출력측 트랜스퍼 게이트를 제어한다. 제어 신호 p030, po31, po32 및 po33은 데이터 래치 회로 DLAT3의 출력측 트랜스퍼 게이트를 제어한다. 이로써, FiFo 메모리(60)의 4개의 출력 qmix0∼qmix3에는, 도 5에 도시하는 것과 같은 데이터열이 된다.
출력 클록 발생기(34)는 외부에서의 출력 이네이블 신호 OE 및 클록 신호 CLK에서, 도 5에 도시하는 바와 같은 출력 타이밍·클록 oclk0∼oclk3을 발생시킨다. 클록 oclk3의 하강 엣지는 클록 oclk0의 상승 엣지에 상당한다. 이들의 출력 타이밍·클록에 의해, 출력 qmix0∼qmix3은 도 5에 도시된 바와 같이, 출력 버퍼(35) 및 출력 트랜지스터(33)를 통해 데이터 출력 단자(DQ)에 출력된다.
도 5와 도 9를 대비시키면 알 수 있듯이, 도 5에서 데이터 출력 단자(DQ)에 데이터“0”이 나타나는 타이밍은 도 9에서의 타이밍보다도 빠르다. 즉, 이것은 래치 회로인 FiFo 메모리(60)의 출력 타이밍을 제어하고, 출력부(70)에 병렬·직렬 변환 기능을 갖게 하고, 종래의 PS 변환 회로(20)를 생략했기 때문이다. 즉, 데이터 MDB0∼MDB3으로부터 데이터 출력 단자(DQ)까지 데이터가 통과하는 소자수는 도 4에 나타내는 구성이 도 8에 나타내는 구성보다도 적다.
다음에, 본 발명의 데이터 출력 회로를 구비하는 반도체 기억 장치의 일례인 SDRAM 디바이스의 전체 구성을 도시한 블록도이다. SDRAM 디바이스는 복수의 뱅크(111:BANK-0, 112:BANK-1)를 구비한다. 도 6에서는 편의상 2개의 뱅크를 나타내고 있지만, 실제는 이 이상의 뱅크(예컨대 4개의 뱅크)를 구비하고 있다. 또한 설명의 형편상, SDRAM 디바이스는 2개의 뱅크(111, 112)를 구비하고 있는 것으로 한다.
각 뱅크(111, 112)는 DRAM 코어를 구성한다. 또한, SDRAM 디바이스는 클록버퍼(113), 명령 디코더(114), 어드레스 버퍼/레지스터 뱅크 선택(115), 입출력 데이터 버퍼(116), 제어 신호 래치 회로(117, 118), 모드 레지스터(119), 컬럼 어드레스 카운터(120, 121) 및 FiFo 메모리(112)를 구비한다. 입출력 데이터 버퍼(116)는 데이터 입력 버퍼(116a)와 데이터 출력 버퍼(116b)를 구비한다.
클록 버퍼(113)는 내부 클록 생성 회로(113a)와 출력 타이밍 제어 회로(113b)를 구비하고, 동기용으로 외부에서 공급되는 클록 신호 CLK와, SDRAM 디바이스에 클록 신호 CLK를 취입해야하는지 여부의 클럭 이네이블 신호 CKE를 수취한다. 내부 클록 생성 회로(113a)는 내부 동작에 필요한 내부 클록 신호를 발생하고, 블록(114, 115) 및 데이터 입력 버퍼(116a)에 출력한다. 출력 타이밍 제어 회로(113b)는 외부에서의 클록 신호 CLK에 동기하고, 데이터 출력이 가능하도록 제어된 클록 신호를 데이터 출력 버퍼(116b)에 출력한다. 도 1 및 도 4의 출력 클록 발생기(31, 34)가 수취하는 클록 신호 CLK는 출력 타이밍 제어 회로(113b)가 출력하는 클록 신호이다. 또, 출력 타이밍 클록 제어 신호(113b)는 예컨대 DLL 회로(Delay Locked Loop)에서 구성할 수 있다.
명령 디코더(114)는 칩 선택 신호 /CS, 로우 어드레스 스트로브 신호 /RAS, 컬럼 어드레스 스트로브 신호 /CAS 및 라이트 이네이블 신호 /WE를 디코드하고, 이들로 정의되는 여러가지 명령을 디코드하고, 대응하는 제어 신호를 생성한다. 그리고, 제어 신호는 제어 신호 래치 회로(117, 118) 및 모드 레지스터(119)에 부여된다.
어드레스 버퍼/디코더 뱅크 선택(115)은 어드레스 신호(A0∼A11)를 일시 기억한 후 디코드하고, 디코드된 신호를 모드 레지스터(119), 뱅크(111, 112), 칼럼 어드레스 카운터(120, 121)에 출력한다. 어드레스 신호 A11은 뱅크 선택용이다.
입출력 데이터 버퍼/레지스터(116)는 데이터의 입출력을 제어하는 것으로, 외부에서의 입력 데이터 DQM은 데이터 입력 버퍼(116a)를 통해 DRAM 코어(111, 112)에 공급된다. 데이터 출력 버퍼(116b)는 도 1 및 도 4에 도시하는 출력부(50, 70)에 상당한다. 또한, FiFo 메모리(112)는 도 1 및 도 4에 도시하는 FiFo 메모리(40, 60)에 상당한다.
모드 레지스터(119)는 디코드된 소정의 명령 및 어드레스 신호를 수취하고, 버스트 모드등의 소정의 동작 모드를 리셋한다. 버스트 모드에서는, 소정수의 데이터 비트가 기억되고, 선택된 메모리 셀에 기록된다. 버스트 모드를 실현하기 위 해서 모드 레지스터(119)는 컬럼 어드레스 카운터(120, 121)의 카운트 동작을 제어한다. 컬럼 어드레스 카운터(120, 121)는 디코드된 어드레스 신호를 카운트하고, 컬럼 어드레스를 생성한다. 모드 레지스터(119)에 의해 버스트 모드가 지정된 때에는, 컬럼 어드레스 카운터(120, 121)는 컬럼 어드레스가 간헐적으로 출력되도록 카운트 동작을 변경한다.
DRAM 코어(111, 112)는 메모리 셀 어레이, 로우 어드레스 디코더, 컬럼 어드레스 디코더, 센스 앰프등을 구비한 것이다.
도 7은 DRAM 코어(111, 112) 내부 구성중, 도 1 및 도 4에 나타내는 데이터 출력 회로에 관련한 부분의 구성을 나타내는 도면이다. 데이터 버스 구동 회로(60-0, 60-1, …, 60-3)는 메모리 코어부(도시를 생략함)로부터 출력되는 4비트의 리드 데이터 DT0, DT1, DT2, DT3…의 각 비트에 대응하여 설치된다. RD0, RD1,…, RD3은 데이터 버스 구동 회로(60-0∼60-3)가 구동하는 데이터 버스이다. 메모리 코어부에서 출력된 리드 데이터(RD0∼RD3)는 각각, 단선의 데이터 버스(RD0∼RD3)를 통해 상술한 데이터 입력 단자(MDB0∼MDB3)에 전송된다.
데이터 버스 구동 회로 활성화 신호 발생 회로(61)는 데이터 버스 구동 회로활성화 신호 DRV에 의해 데이터 버스 구동 회로(60-0∼60-3)의 활성, 비활성을 제어한다. 데이터 버스 구동 회로(60-0∼60-3)는 동일 회로 구성이고, 데이터 버스구동 회로(60-0)에 있어서, NO는 메모리 코어부에서 출력되는 데이터 DT0이 인가되는 노드이다.
데이터 버스 구동 회로(60-0)는 NAND 게이트(62), 인버터(63), NOR 게이트(64), pMOS 트랜지스터(65) 및 nMOS 트랜지스터(67)로 구성된다. pMOS 트랜지스터(65)의 소스는 전원 전압 VCC에 접속되고, nMOS 트랜지스터(67)의 소스는 접지되어 있다. DRV=L 레벨인 경우, NAND 게이트(62)의 출력=H 레벨, pMOS 트랜지스터(65)=OFF, 인버터(63)의 출력=H 레벨, NOR 게이트(64)의 출력=L 레벨, nMOS 트랜지스터(67)=OFF가 되고, 데이터 버스 구동 회로(60-0)의 출력단은 하이 임피던스 상태가 된다. 이에 대하여, DRV=H 레벨인 경우에는, NAND 게이트(62)는 리드 데이터 DT0에 대하여 인버터로서 기능하는 동시에, 인버터(63)의 출력=L 레벨이 되기 때문에, NOR 게이트(64)는 래치 데이터 DT0에 대하여 인버터로서 기능하게 된다.
그래서, 리드 데이터 DT0=H 레벨인 경우에는, NAND 게이트(62)의 출력=L레벨, pMOS 트랜지스터(65)=ON, NOR 게이트(64)의 출력=L 레벨, nMOS 트랜지스터67=OFF가 되고, 데이터 버스 RD0은 H 레벨이 된다. 이에 대하여, 리드 데이터 DT0=L 레벨인 경우에는, NAND 게이트(62)의 출력=H 레벨, pMOS 트랜지스터(65)=OFF, N0R 게이트(64)의 출력은 H 레벨, nMOS 트랜지스터(67)=ON이 되고, 데이터 버스 RD0은 L 레벨이 된다.
데이터 버스 상태 이동 모니터 신호 생성 회로(68)는 데이터 버스 구동 회로활성화 신호 DRV를 입력하고, 데이터 버스 RD0, RD1, ···, RD3의 상태 이동의 타이밍을 나타내는 데이터 버스 상태 이동 모니터 신호, 즉 전술한 D 펄스 신호를 생성한다. D 펄스 신호는 신호선(69)을 통과하고, 입력 포인터(11)에 출력된다. 회로(68)는 NAND 게이트(70), NOR 게이트(71), pMOS 트랜지스터(72), nMOS 트랜지스터(73)를 가진다. DRV=L 레벨인 경우에는, NAND 게이트(70)의 출력=H 레벨, pMOS 트랜지스터(72)=OFF, NOR 게이트(71)의 출력=H 레벨, nMOS 트랜지스터(73)=ON이 되고, D 펄스 신호=L 레벨이 된다. 이에 대하여, DRV=H 레벨이 되는 경우에는, NAND 게이트(70)=L 레벨, pMOS 트랜지스터(72)=ON, NOR 게이트(71)의 출력=L 레벨, nMOS 트랜지스터(73)= OFF가 되고, D 펄스 신호=H 레벨이 된다.
이상 설명한 바와 같이, 본 발명에 의하면, 회로 지연을 작게 하여 고속 동작을 할 수 있는 래치 회로, 데이터 출력 회로 및 데이터 출력 회로를 가지는 반도체 장치를 제공할 수 있다.

Claims (10)

  1. N 비트의 병렬 데이터가 입력되는 입력 단자에 병렬로 접속된 복수의 N 비트 구성의 데이터 래치 회로와;
    상기 데이터 래치 회로를 순서대로 데이터 입력 상태로 하고, 상기 병렬 데이터를 소정의 순서로 상기 복수의 데이터 래치 회로에 입력시키는 데이터 입력 제어 회로와;
    상기 데이터 래치 회로에 래치된 데이터를 래치된 순서로 또한 M 비트(N≥M)의 출력 단자에 다른 타이밍으로 출력시키는 데이터 출력 제어 회로를 구비한 것을 특징으로 하는 래치 회로.
  2. 제1항에 있어서, 상기 데이터 출력 제어 회로는 N개의 정수배이고, 또한 서로 위상이 다른 데이터 출력 타이밍 신호를 생성하며, 대응하는 데이터 래치 회로에 공급하고, 각 데이터 래치 회로는 대응하는 데이터 출력 타이밍 신호에 응답하여 래치한 데이터를 출력하는 것을 특징으로 하는 래치 회로.
  3. 래치 회로와 출력부를 구비하고, 상기 래치 회로는 N 비트의 병렬 데이터가 입력되는 입력 단자에 병렬로 접속된 복수의 N 비트 구성의 데이터 래치 회로와;
    상기 데이터 래치 회로를 순서대로 데이터 입력 상태로 하고, 상기 병렬 데이터를 소정의 순서로 상기 복수의 데이터 래치 회로에 입력시키는 데이터 입력 제어 회로와;
    래치된 데이터를 상기 데이터 래치 회로에 래치된 순서로 또한 M 비트(N≥M)의 출력 단자에 다른 타이밍으로 출력시키는 데이터 출력 제어 회로를 구비하고,
    상기 출력부는 M 비트의 출력 단자에 출력되는 M 비트 병렬의 데이터를 직렬 데이터로 변환시키는 것을 특징으로 하는 데이터 출력 회로.
  4. 제3항에 있어서, 상기 출력부는 병렬 데이터를 데이터 래치 회로에 공급할 때의 전송 클록 신호보다도 높은 주파수이고 또한 상보 관계에 있는 2개의 클록 신호이며, M 비트의 출력 단자에 출력된 데이터를 선택하여 직렬 데이터로 변환시키는 것을 특징으로 하는 데이터 출력 회로.
  5. 제3항에 있어서, 상기 출력부는 병렬 데이터를 데이터 래치 회로에 공급할 때의 전송 클록 신호보다도 높은 주파수이고 또한 다른 위상의 복수의 클록 신호이고, M 비트의 출력 단자에 출력된 데이터를 선택하여 직렬 데이터로 변환시키는 것을 특징으로 하는 데이터 출력 회로.
  6. 제4항 또는 제5항에 있어서, 상기 클록 신호는 상기 전송 클록의 2배의 속도인 것을 특징으로 하는 데이터 출력 회로.
  7. 메모리 코어부와;
    이것으로부터 병렬로 독출된 N 비트의 리드 데이터를 입력하는 입력 단자와;
    상기 리드 데이터를 직렬로 변환하여 직렬 데이터를 출력하는 데이터 출력 회로를 구비하고,
    상기 데이터 출력 회로는 래치 회로와 출력부를 구비하고,
    상기 래치 회로는 N 비트의 리드 데이터가 입력되는 상기 입력 단자에 병렬로 접속된 복수의 N 비트 구성의 데이터 래치 회로와;
    상기 데이터 래치 회로를 순서대로 데이터 입력 상태로 하고, 상기 래치 데이터를 소정의 순서대로 상기 복수의 데이터 래치 회로에 입력시키는 데이터 입력 제어 회로와;
    래치된 래치 데이터를 상기 데이터 래치 회로에 래치된 순서로 또한 M 비트(N≥M)의 출력 단자에 다른 타이밍으로 출력시키는 데이터 출력 제어 회로를 구비하고,
    상기 출력부는 M 비트의 출력 단자에 출력되는 M 비트 병렬의 데이터를 직렬 데이터로 변환시키는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 출력부는 병렬 데이터를 데이터 래치 회로에 공급할 때의 전송클록 신호보다도 높은 주파수이고 또한 상보 관계에 있는 2개의 클록 신호를 외부에서 공급되는 클록 신호로부터 생성하고, 상기 2개의 클록 신호에 따라서 M 비트의 출력 단자에 출력된 데이터를 선택하여 직렬 데이터로 변환시키는 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서, 상기 출력부는 병렬 데이터를 데이터 래치 회로에 공급할 때의 전송 클록 신호보다도 높은 주파수이고 또한 다른 위상의 복수의 클록 신호를 외부에서 공급되는 클록 신호로부터 생성하고, 상기 복수의 클록 신호에 따라서 M 비트의 출력 단자에 출력된 데이터를 선택하여 직렬 데이터로 변환시키는 것을 특징으로 하는 반도체 장치.
  10. 제8항 또는 제9항에 있어서, 상기 전송 클록 신호는 반도체 장치 내부에서 생성한 것을 특징으로 하는 반도체 장치.
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