KR100521047B1 - 반도체 메모리 장치의 파이프 래치 회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 파이프 래치 회로에 관한 것으로, 이븐과 오드의 순서를 결정하는 멀티 플렉서와, 바이트 제어를 위한 멀티 플렉서를 하나의 멀티 플렉서로 통합하고, 바이트를 결정하는 어드레스와 이븐 오드의 순서를 결정하는 어드레스를 이용하여 소정의 제어신호를 생성 이를 이용하여 통합된 멀티 플렉서를 제어함으로써, 파이프 래치 회로가 차지하는 레이아웃(Layout) 면적을 줄일 수 있고, 하나의 통합된 멀티 플렉서를 사용함으로 인해 파이프 래치단의 속도를 향상 시킬 수 있는 반도체 메모리 장치의 파이프 래치 회로를 제공한다.

Description

반도체 메모리 장치의 파이프 래치 회로{Pipe latch circuit for semiconductor memory apparatus}
본 발명은 반도체 메모리 장치의 파이프 래치 회로에 관한 것으로, 다중 바이트를 사용하는 병렬 구조의 파이프 래치구조에서 멀티 플렉서의 수를 줄일 수 있는 반도체 메모리 장치의 파이프 래치 회로에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)은 클럭 라이징 및 폴링 에지에서 동기되어 연속적으로 두개의 데이터가 입출력 된다. 이러한 DDR SDRM에 있어서, x4, x8 및 x16중 두가지 이상의 겸용 모드로 사용할 경우, 이를 결정하는 멀티 플렉서(Mux)가 파이프 래치(Pipe Latch)단의 앞단에 위치하게 된다. 또한, DDR SDRAM에서는 글로벌 데이터 버스(Global Data Bus)가 우수 데이터 버스와 기수 데이터 버스로 나뉘어 존재하기 때문에 파이프 래치 또한 우수와 기수 패스로 나뉘어 존재한다. 따라서, 이러한 우수와 기수의 순서를 결정하는 멀티 플렉서가 파이프 래치와 결합된 형태로 위치하게 된다.
이는 병렬 파이프 스킴(Parallel Pipe Scheme)에서는 카스 레이턴시(CAS latency)에 따라 파이프 래치의 수가 늘어나게 된다. 이 경우, 이븐과 오드의 순서를 결정하는 멀티 플렉서가 모든 파이프 래치에 포함되어 있어야 하는 문제점이 발생한다. 또한 이 블록은 리피팅 블록(Repeating Block)이어서 카스 레이턴시에 따른 파이프 래치 수와 데이터 핀의 수의 곱에 해당하는 만큼 존재하기 때문에 레이아웃(Layout) 면적을 많이 차지하게 되는 문제가 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 파이프 래치에서 사용하는 멀티 플렉서를 통합하고, x4, x8 및 x16중 두가지 이상의 겸용 모드에서 사용할 수 있는 반도체 메모리 장치의 파이프 래치 회로를 제공한다.
본 발명에 따른 외부의 어드레스 신호에 따라 다수의 전송 제어신호를 생성하는 전송 모드 제어부와, 상기 다수의 전송 제어신호에 따라 글로벌 입출력 라인의 수가 결정됨과 동시에 결정된 상기 글로벌 입출력 라인중 한쌍이 선정되어 이븐 및 오드 신호가 분리되어 출력되는 멀티 플렉서부 및 각기 파이프 입력 제어신호와 파이프 출력 제어신호에 따라 상기 이븐 또는 오드 글로벌 입출력 신호를 래치하거나 전송하는 다수의 파이프 래치부를 포함하는 반도체 메모리 장치의 파이프 래치 회로를 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 본 발명에 따른 파이프 래치 블록도이고, 도 2는 도 1의 전송 모드 제어부의 회로도이고, 도 3은 도 1의 파이프 래치부의 회로도이다.
도 1 내지 도 3을 참조하면, 본 발명의 파이프 래치 회로는 외부의 어드레스 신호(add)에 따라 x4 또는 x8과, x8 또는 x16의 동작을 제어하고, 이븐과 오드 글로벌 신호(Gio-e와 Gio-o)의 전송을 제어하는 다수의 전송 제어신호(ctrl)를 생성하는 전송 모드 제어부(100)와, 다수의 전송 제어신호(ctrl)에 따라 반전된 이븐과 오드 글로벌 입출력 신호를 전송하는 멀티 플렉서부(200)와, 각기 파이프 입력 제어신호(Pin)와 파이프 출력 제어신호(Pout)에 따라 이븐 또는 오드 글로벌 입출력 신호(Gio-e 또는 Gioo)를 래치하거나 전송하는 다수의 파이프 래치부(300)를 포함한다.
전송 모드 제어부(100)는 반전된 제 1 및 제 2 어드레스 신호(add0 및 add1)에 따라 제 1 전송 제어신호(ctrl0)를 생성하는 제 1 신호 생성부(110)와, 반전된 제 1 어드레스 신호(add0z)와 제 2 어드레스 신호(add1)에 따라 제 2 전송 제어신호(ctrl1)를 생성하는 제 2 신호 생성부(120)와, 제 1 어드레스 신호(add0)와 반전된 제 2 어드레스 신호(add1z)에 따라 제 3 전송 제어신호(ctrl2)를 생성하는 제 3 신호 생성부(130)와, 제 1 및 제 2 어드레스 신호(add0 및 add1)에 따라 제 4 전송 제어신호(ctrl3)를 생성하는 제 4 신호 생성부(140)를 포함한다. 전송 모드 제어부(100)는 제 1 어드레스 신호(add0)를 반전하는 제 1 인버터(I1)와 제 2 어드레스 신호(add1)를 반전하는 제 2 인버터(I2)를 더 포함한다. 제 1 및 제 2 어드레스 신호(add0 및 add1) 중 어느 하나는 이븐 및 오드를 결정하는 신호로 사용하고, 나머지 하나는 바이트 컨트롤을 위한 신호로 사용하는 것이 바람직하다.
제 1 내지 제 4 신호 생성부(110 내지 140) 각각은 어드레스 신호(add0, add1, add0z 및 add1z)를 낸딩하는 낸드 게이트(NG1 내지 NG4)와, 낸드 게이트(NG1 내지 NG4)의 출력을 반전하는 인버터(I3 내지 I6)를 포함한다.
멀티 플렉서부(200)는 제 1 전송 제어신호(ctrl0) 및 이의 반전 신호(ctrl0z)에 따라 각기 제 1 이븐 글로벌 입출력 신호(Gio-e1) 및 제 1 오드 글로벌 신호(Gio-o1)를 전송하는 제 1 및 제 5 전송게이트(T1 및 T5)와, 제 2 전송 제어 신호(ctrl1) 및 이의 반전 신호(ctrl1z)에 따라 각기 제 2 이븐 글로벌 입출력 신호(Gio-e2) 및 제 2 오드 글로벌 입출력 신호(Gio-o2)를 전송하는 제 2 및 제 6 전송게이트(T2 및 T6)와, 제 3 전송 제어신호(ctrl2) 및 이의 반전 신호(ctrl2z)에 따라 각기 제 1 오드 글로벌 입출력 신호(Gio-o1) 및 제 1 이븐 글로벌 입출력 신호(Gio-e1)를 전송하는 제 3 및 제 7 전송게이트(T3 및 T7)와, 제 4 전송 제어신호(ctrl3) 및 이의 반전 신호(ctrl3z)에 따라 각기 제 2 오드 글로벌 입출력 신호(Gio-o2) 및 제 2 이븐 글로벌 입출력 신호(Gio-e2)를 전송하는 제 4 및 제 8 전송게이트(T4 및 T8)와, 제 1 내지 제 4 전송게이트(T1 내지 T4)의 출력을 반전하는 제 5 인버터(I5)와, 제 5 내지 제 8 전송게이트(T5 내지 T8)의 출력을 반전하는 제 6 인버터(I6)를 포함한다.
x4 또는 x8을 같이 사용할 수 있는 경우, 바이트 제어(Byte Control)를 위해 2:1 먹싱(muxing)이 필요하고, 이븐과 오드의 순서를 결정하는 2:1 먹싱이 필요하다. 따라서, 두 먹싱을 묶으면 4:1 먹싱이되고, 본 발명에서 제안한 4:1 먹싱을 통해 바이트 제어와 함께 이븐과 오드의 순서를 결정할 수 있게 된다.
다수의 파이프 래치부(300a 내지 300d)는 파이프 입력 제어신호(Pin)와 이의 반전신호(Pinz)에 따라 반전된 이븐 또는 오드 글로벌 입출력 신호(Gioz)를 전송하는 제 9 및 제 10 전송게이트(T9 및 T10)와, 제 9 및 제 10 전송게이트(T9 및 T10)의 출력을 각기 래치하는 제 1 및 제 2 래치(L1 및 L2)와, 파이프 출력 제어신호(Pout)와 이의 반전신호(Poutz)에 따라 제 1 및 제 2 래치(L1 및 L2)에 래치된 데이터를 각기 전송하는 제 11 및 제 12 전송게이트(T11 및 T12)를 포함한다.
파이프 입력 제어 신호(Pin) 및 파이프 출력 제어신호(Pout)는 다수의 파이프 래치부(300a 내지 300d)마다 각기 다른 신호를 인가하여 몇 번째 파이프 래치부에 데이터를 저장할지를 조정할 수 있다.
본 실시예에서는 바이트 콘트롤이 필요한 DQ 핀과 연결된 파이프 회로에 관한것이지만, 이에 한정하지 않고, 바이트 콘트롤이 필요없는 DQ핀과 연결된 파이프 회로에도 적용할 수 있다.
이하 상술한 구성을 갖는 본 발명의 파이프 래치 회로의 동작을 설명하면 다음과 같다.
외부의 어드레스(add0 및 add1)에 따라 전송 모드 제어부(100)는 제 1 내지 제 4 전송 제어신호(ctrl0 내지 ctrl3) 및 이의 반전신호(ctrl0z 내지 ctrl3z)를 생성한다. 즉, 제 1 및 제 2 어드레스(add0 내지 add1)의 입력이 '00'일 경우, 제 1 전송 제어신호(ctrl0)는 로직 하이가 되고 제 2 내지 제 3 전송 제어신호(ctrl1 내지 ctrl2)는 로직 로우가 된다. 제 1 및 제 2 어드레스(add0 내지 add1)의 입력이 '01'일 경우, 제 2 전송 제어신호(ctrl1)는 로직 하이가 되고, 나머지 전송 제어신호(ctrl0, ctrl2 및 ctrl3)는 로직 로우가 된다. 제 1 및 제 2 어드레스(add0 내지 add1)의 입력이 '10'일 경우, 제 3 전송 제어신호(ctrl2)는 로직 하이가 되고, 나머지 전송 제어신호(ctrl0, ctrl1 및 ctrl3)는 로직 로우가 된다. 제 1 및 제 2 어드레스(add0 내지 add1)의 입력이 '11'일 경우, 제 4 전송 제어신호(ctrl3)는 로직 하이가 되고, 나머지 전송 제어신호(ctrl0 내지 ctrl2)는 로직 로우가 된다.
상술한 제 1 내지 제 4 전송 제어신호(ctrl0 내지 ctrl3) 및 이의 반전 신호(ctrl0z 내지 ctrl3z)를 인가받은 멀티 플렉서부(200)의 동작은 다음과 같다.
제 1 전송 제어신호(ctrl0)가 로직하이가 되면 제 1 및 제 5 전송게이트(T1 및 T5)가 턴온된다. 따라서, 제 1 이븐 글로벌 입출력 신호(Gio-e1)가 제 5 인버터(I5)에 인가되고, 제 5 인버터(I5)에 의해 반전되어 파이프 래치부(300)로 인가된다. 또한, 제 1 오드 글로벌 입출력 신호(Gio-o1)가 제 6 인버터(I6)에 인가되고, 제 6 인버터(I6)에 의해 반전되어 파이프 래치부(300)로 인가된다.
제 2 전송 제어신호(ctrl1)가 로직하이가 되면 제 2 및 제 6 전송게이트(T2 및 T6)가 턴온된다. 따라서, 제 2 이븐 글로벌 신호(Gio-e2)는 제 2 전송게이트(T2)에 의해 제 5 인버터(I5)에 인가되고, 제 5 인버터(I5)에 의해 반전되어 파이프 래치부(300)로 인가된다. 제 2 오드 글로벌 신호(Gio-o2)는 제 6 전송게이트(T6)에 의해 제 6 인버터(I6)에 인가되고, 제 6 인버터(I6)에 의해 반전되어 파이프 래치부(300)로 인가된다.
제 3 전송 제어신호(ctrl2)가 로직하이가 되면 제 3 및 제 7 전송게이트(T3 및 T7)가 턴온된다. 따라서, 제 1 오드 글로벌 신호(Gio-o1)는 제 3 전송게이트(T3)에 의해 제 5 인버터(I5)에 인가되고, 제 5 인버터(I5)에 의해 반전되어 파이프 래치부(300)로 인가된다. 제 1 이븐 글로벌 신호(Gio-e1)는 제 7 전송게이트(T7)에 의해 제 6 인버터(I6)에 인가되고, 제 6 인버터(I6)에 의해 반전되어 파이프 래치부(300)로 인가된다.
제 4 전송 제어신호(ctrl3)가 로직하이가 되면 제 4 및 제 8 전송게이트(T4 및 T8)가 턴온된다. 따라서, 제 2 오드 글로벌 신호(Gio-o2)는 제 4 전송게이트(T4)에 의해 제 5 인버터(I5)에 인가되고, 제 5 인버터(I5)에 의해 반전되어 파이프 래치부(300)로 인가된다. 제 2 이븐 글로벌 신호(Gio-e2)는 제 8 전송게이트(T8)에 의해 제 6 인버터(I6)에 인가되고, 제 6 인버터(I6)에 의해 반전되어 파이프 래치부(300)로 인가된다.
이때, x4 또는 x8모드로 동작하기 위해서는 전송 모드 제어부(200)에 인가되는 어드레스를 조절한다. 즉, x4로 동작할 경우에는 x8에서 사용하지 않는 추가적인 어드레스와 이븐 및 오드의 순서를 정해주는 어드레스에 의해 상술한 4:1 먹싱을 실시한다. 하지만, x8의 경우에는 전송모드 제어부에 인가되는 제 2 어드레스를 항상 '0'으로 고정한다. 이로써, 제 2 및 제 4 전송 제어신호(T2 및 T4)는 항상 로직 로우가 되어 제 2, 제 4, 제 6 및 제 8 전송게이트(T2, T4, T6 및 T8)가 항상 오프가 되어 제 1 오드 및 제 1 이븐 글로벌 입출력 신호(Gio-o1 및 Gio-e1)를 선택하게 되고, 제 2 오드 및 제 2 이븐 글로벌 입출력 신호(Gio-o2 및 Gio-e2)는 다른 데이터 핀으로 출력이 나가게 된다. 바이트 옵션에 따라 선택적으로 사용되는 어드레스로 와이드 데이터 핀(Wide Data Pin)인 경우에는 이 어드레스가 사용되지 않고, 내로우 데이터 핀(Narrow Data Pin)인 경우에는 글로벌 입출력 라인을 선택하는 신호로 사용된다.
상술한 제 5 및 제 6 인버터(I5 및 I6)에 의해 반전된 글로벌 입출력 신호(Gioz)는 다수의 파이프 래치부(300a 내지 300d)에 인가된다. 이때, 파이프 입력 제어신호(Pin)에 의해 제 9 및 제 10 전송게이트(T9 및 T10)가 턴온된다. 제 5 인버터(I5)에 의해 반전된 글로벌 입출력 신호(Gioz)는 제 9 전송 게이트(T9)를 통해 제 1 래치(L1)에 래치되고, 제 6 인버터(I6)에 의해 반전된 글로벌 입출력 신호(Gioz)는 제 10 전송 게이트(T10)를 통해 제 2 래치(L2)에 래치된다.
예를 들어, 제 1 전송 제어 신호(ctrl0)가 로직 하이일 경우를 생각하면 다음과 같다. 제 1 전송게이트(T1)와 제 5 인버터(I5)에 의해 반전된 제 1 이븐 글로벌 입출력 신호(Gio-e1)가 제 9 전송게이트(T9) 입력단에 인가된다. 또한, 제 5 전송게이트(T5)와 제 6 인버터(I6)에 의해 반전된 제 1 오드 글로벌 입출력 신호(Gio-o1)가 제 10 전송게이트(T10) 입력단에 인가된다. 제 1 파이프 래치부(300a)에 파이프 입력 제어신호(Pin)가 인가되어 제 9 및 제 10 전송게이트(T9 및 T10)가 턴온되면, 반전된 제 1 이븐 글로벌 입출력 신호는 제 1 래치(L1)에 래치되고, 반전된 제 1 오드 글로벌 입출력 신호는 제 2 래치(L2)에 의해 래치된다. 이후, 파이프 출력 제어신호(Pout)가 인가되면 제 11 및 제 12 전송게이트(T11 및 T12)에 의해 제 1 및 제 2 래치(L1 및 L2)에 래치된 데이터(Gio-data)가 외부로 출력된다.
다수의 파이프 래치부(300a 내지 300d) 각각에 인가되는 파이프 입력 제어신호(Pin)는 각각의 파이프 래치부(300a 내지 300d)마다 그 타이밍이 달라 제 5 및 제 6 인버터(I5 및 I6)에 의해 반전된 글로벌 입출력 신호(Gioz)가 각기 다른 파이프 래치부(300a 내지 300d)에 저장된다. 예컨대, 리드 커맨드(Read Command)에 따라 각 파이프 래치단의 파이프 입력 제어신호(Pin)가 교대로 인에이블 되게 되고, 파이프 출력 제어신호(Pout) 또한 타이밍에 맞게 교대로 인에이블 된다. 클럭의 라이징 에지시 발생한 데이터는 제 9 전송게이트(T9), 제 1 래치(L1) 및 제 11 전송게이트(T11) 패스를 지나가는 것이 바람직하고, 클럭의 엔딩 에지시 발생한 데이터는 제 10 전송게이트(T10), 제 2 래치(L2) 및 제 12 전송게이트(T12) 패스를 지나가는 것이 바람직하다.
상술한 바와 같이, 본 발명은 이븐과 오드의 순서를 결정하는 멀티 플렉서와, 바이트 제어를 위한 멀티 플렉서를 하나의 멀티 플렉서로 통합하고, 바이트를 결정하는 어드레스와 이븐 오드의 순서를 결정하는 어드레스를 이용하여 소정의 제어신호를 생성 이를 이용하여 통합된 멀티 플렉서를 제어함으로써, 파이프 래치 회로가 차지하는 레이아웃(Layout) 면적을 줄일 수 있다.
또한, 하나의 통합된 멀티 플렉서를 사용함으로 인해 파이프 래치단의 속도를 향상 시킬 수 있다.
도 1은 본 발명에 따른 파이프 래치 블록도이고, 도 2는 도 1의 전송 모드 제어부의 회로도이고, 도 3은 도 1의 파이프 래치부의 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 전송 모드 제어부 110 내지 140 : 신호 생성부
200 : 멀티 플렉서부 300 : 파이프 래치부

Claims (6)

  1. 외부의 어드레스 신호에 따라 다수의 전송 제어신호를 생성하는 전송 모드 제어부;
    상기 다수의 전송 제어신호에 따라 글로벌 입출력 라인의 수가 결정됨과 동시에 결정된 상기 글로벌 입출력 라인중 한쌍이 선정되어 이븐 및 오드 신호가 분리되어 출력되는 멀티 플렉서부; 및
    각기 파이프 입력 제어신호와 파이프 출력 제어신호에 따라 상기 이븐 또는 오드 글로벌 입출력 신호를 래치하거나 전송하는 다수의 파이프 래치부를 포함하는 반도체 메모리 장치의 파이프 래치 회로.
  2. 제 1 항에 있어서, 상기 전송 모드 제어부는,
    반전된 제 1 및 제 2 어드레스 신호에 따라 제 1 전송 제어신호를 생성하는 제 1 신호 생성부;
    상기 반전된 제 1 어드레스 신호와 제 2 어드레스 신호에 따라 제 2 전송 제어신호를 생성하는 제 2 신호 생성부;
    제 1 어드레스 신호와 상기 반전된 제 2 어드레스 신호에 따라 제 3 전송 제어신호를 생성하는 제 3 신호 생성부; 및
    상기 제 1 및 제 2 어드레스 신호에 따라 제 4 전송 제어신호를 생성하는 제 4 신호 생성부를 포함하는 반도체 메모리 장치의 파이프 래치 회로.
  3. 제 2 항에 있어서,
    상기 제 1 내지 제 4 신호 생성부 각각은 제 1 및 제 2 어드레스 신호와 이의 반전신호를 낸딩하는 낸드 게이트; 및
    상기 낸드 게이트의 출력을 반전하는 인버터를 포함하는 반도체 메모리 장치의 파이프 래치 회로.
  4. 제 2 항에 있어서,
    상기 제 1 및 제 2 어드레스 신호 중 어느 하나는 이븐 및 오드를 결정하는 신호로 사용하고, 나머지 하나는 바이트 컨트롤을 위한 신호로 사용하는 반도체 메모리 장치의 파이프 래치 회로.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 멀티 플렉서부는,
    상기 제 1 전송 제어신호 및 이의 반전 신호에 따라 각기 제 1 이븐 글로벌 입출력 신호 및 제 1 오드 글로벌 신호를 전송하는 제 1 및 제 5 전송게이트;
    상기 제 2 전송 제어 신호 및 이의 반전 신호에 따라 각기 제 2 이븐 글로벌 입출력 신호 및 제 2 오드 글로벌 입출력 신호를 전송하는 제 2 및 제 6 전송게이트;
    상기 제 3 전송 제어신호 및 이의 반전 신호에 따라 각기 상기 제 1 오드 글로벌 입출력 신호 및 상기 제 1 이븐 글로벌 입출력 신호를 전송하는 제 3 및 제 7 전송게이트;
    상기 제 4 전송 제어신호 및 이의 반전 신호에 따라 각기 상기 제 2 오드 글로벌 입출력 신호 및 상기 제 2 이븐 글로벌 입출력 신호를 전송하는 제 4 및 제 8 전송게이트;
    상기 제 1 내지 제 4 전송게이트의 출력을 반전하는 제 5 인버터; 및
    상기 제 5 내지 제 8 전송게이트의 출력을 반전하는 제 6 인버터를 포함하는 반도체 메모리 장치의 파이프 래치 회로.
  6. 제 1 항에 있어서, 상기 다수의 파이프 래치부는,
    상기 파이프 입력 제어신호와 이의 반전신호에 따라 반전된 상기 이븐 또는 오드 글로벌 입출력 신호를 전송하는 제 9 및 제 10 전송게이트;
    상기 제 9 및 제 10 전송게이트의 출력을 각기 래치하는 제 1 및 제 2 래치; 및
    상기 파이프 출력 제어신호와 이의 반전신호에 따라 상기 제 1 및 제 2 래치에 래치된 데이터를 각기 전송하는 제 11 및 제 12 전송게이트를 포함하는 반도체 메모리 장치의 파이프 래치 회로.
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