KR20030054053A - 동기식 메모리의 파이프 래치 제어회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 기술에 관한 것으로, 특히 동기식 메모리(synchronous memory)에 관한 것이며, 더 자세히는 동기식 메모리의 파이프 래치 제어회로에 관한 것이다. 동작 주파수가 빨라지더라도 충분한 메모리 액세스 시간을 확보할 수 있는 동기식 메모리의 파이프 래치 제어회로를 제공하는데 그 목적이 있다. 본 발명은 카운터 회로를 이용하여 파이프 래치 제어회로를 구현함에 있어서, 카운터 회로의 인크리먼트 신호로 데이터출력버퍼 구동신호를 사용하며, 카운트 신호를 일정 시간 래치하기 위하여 데이터출력버퍼 구동신호에 제어 받는 래치를 사용하여 파이프 출력 제어신호를 구동한다. 즉, 본 발명에서는 카운터 리셋 신호를 받아 초기 파이프 출력 제어신호를 미리 인에이블시켜 놓고 있다가 데이터출력버퍼 구동신호가 인에이블 되면 카운터 회로를 미리 동작시켜 카운트 신호를 래치시키고, 이후 데이터출력버퍼 구동신호의 디스에이블 시점에 래치를 열어 새로운 파이프 출력 제어신호가 인에이블 되도록 한다. 이 경우, 데이터출력버퍼 구동신호가 디스에이블 된 후 거치는 게이트 딜레이를 최소화할 수 있다.

Description

동기식 메모리의 파이프 래치 제어회로{Pipe-latch control circuit in synchronous memory}
본 발명은 반도체 메모리 기술에 관한 것으로, 특히 동기식 메모리(synchronous memory)에 관한 것이며, 더 자세히는 동기식 메모리의 파이프 래치 제어회로에 관한 것이다.
근래 반도체 메모리 개발 분야의 가장 두드러진 이슈(issue)는 SDRAM, DDR SDRAM(double data rate SDRAM), 램버스 디램(RAMBUS DRAM)과 같은 동기식 메모리라 할 수 있다. 동기식 메모리는 일반 메모리에 비해 고속 동작이 가능하여 향후의 메모리 시장을 주도할 것으로 기대된다.
DDR SDRAM을 비롯한 동기식 메모리는 대부분 데이터 버스를 파이프 라인 방식으로 구현하고 있다. 도 1은 통상적인 파이프 라인 방식을 적용한 동기식 메모리의 데이터 패스의 블록 다이어그램이다.
도 1을 참조하면, 파이프 라인 방식을 적용한 동기식 메모리의 데이터 패스는, 4개의 파이프 래치(14)와, 파이프 입력 제어신호(pinz<0:3>)에 제어 받아 글로벌 데이터 버스(gio)로부터 인가된 출력 데이터를 파이프 래치 중 어느 하나에 선택적으로 전달하기 위한 제1 스위칭부(12)와, 데이터출력버퍼 구동신호(clk_do)에 제어 받아 데이터를 데이터출력단(DQ)으로 출력하기 위한 데이터 출력 버퍼(18)와, 파이프 출력 제어신호(poutz<0:3>)에 제어 받아 파이프 래치(14) 각각의 출력을 데이터 출력 버퍼(18)에 선택적으로 전달하기 위한 제2 스위칭부(16)로 구성된다.
한편, 파이프 출력 제어신호(poutz<0:3>)는 전술한 바와 같이 파이프래치(14)의 출력을 제어하기 위한 신호로서, 출력 인에이블 신호(outen)와 DLL 클럭(clk_dll)을 입력으로 하는 파이프 래치 제어회로(10)에 의해 제공된다.
참고적으로, DDR SDRAM에서는 글로벌 데이터 버스(gio)가 우수 데이터 버스와 기수 데이터 버스로 나뉘어 존재하기 때문에 파이프 래치(14) 또한 우수 패스와 기수 패스로 나뉘어 존재하며, 파이프 래치 제어회로(10)도 우수/기수로 나뉘어 존재하게 된다.
도 2는 종래기술에 따른 파이프 래치 제어회로의 회로도이다.
도 2에 도시된 바와 같이 종래의 파이프 래치 제어회로는 리셋 신호(rstdoutz)에 의해 리셋되며, 인크리먼트 신호(outeninc)를 받아 카운팅을 수행하는 카운터의 구성을 나타내고 있다.
다만, 초기 카운트 신호를 생성하기 위하여 초기 카운트 제어부(20)를 구비하였으며, 초기 카운트 제어부(20)를 제외한 나머지 부분은 전형적인 4 스테이지 카운터의 구성을 나타내고 있다. 각 카운트 스테이지의 구성은 인크리먼트 신호(outeninc)에 의해 제어 받는 트랜스퍼 게이트와, 인버터 래치와, 인버터를 포함하는 전형적인 카운터의 구성을 따르고 있으며, 초기 카운트 제어부(20)에서 노아 게이트를 사용하는 구성 역시 널리 공지되어 사용되고 있으므로 그 상세 구성에 대한 설명은 생략하기로 한다.
도 3은 상기 도 2의 파이프 래치 제어회로의 동작 타이밍 다이어그램으로써, 이하 이를 참조하여 종래기술에 따른 파이프 래치 제어회로의 동작을 살펴본다. 참고적으로, 도 3은 버스트 길이(BL) 4인 SDRAM(DDR SDRAM의 경우에는 BL=8)을 가정하여 도시한 것이다.
종래기술에 따른 파이프 래치 제어회로는 출력 인에이블 신호(outen)와 DLL 클럭(clk_dll)을 낸딩하여 인크리먼트 신호(outeninc)를 얻는다. 즉, 종래기술에 따른 파이프 래치 제어회로에서 사용된 인크리먼트 신호는 데이터 출력을 위해 버스트 길이 만큼의 윈도우를 형성하는 출력 인에이블 신호(outen)의 액티브 구간 동안 DLL 클럭(clk_dll)을 받아서 형성하였다.
인크리먼트 신호(outeninc)는 트랜스퍼 게이트를 제어하여 래치를 거쳐서 카운트 신호(k<0:3>)가 출력되도록 하며, 이 신호를 3개의 인버터로 구동하여 파이프 출력 제어신호(poutz<0:3>)를 생성하게 된다. 즉, 인크리먼트 신호(outeninc)의 폴링 에지에 동기되어 파이프 출력 제어신호(poutz<0:3>)가 인에이블 된다.
한편, 도 2에 도시된 바와 같이 DLL 클럭(clk_dll)에 기인하여 파이프 출력 제어신호(poutz<0:3>)가 뜰 때까지는 8개 정도의 게이트를 거치게 되어 있다. 실질적으로 DQ핀으로의 데이터 출력을 제어하는 데이터출력버퍼 구동신호(clk_do) - 출력 인에이블 신호(outen)의 활성화 구간 동안 DLL 클럭(clk_dll)을 받아서 만든 신호임 - 이 DLL 클럭(clk_dll) 보다 일정 시간 지연된 신호이므로, 정상적인 조건에서는 파이프 출력 제어신호(poutz<0:3>)의 인에이블 구간에서 데이터출력버퍼 구동신호(clk_do)이 인에이블 되어 데이터 출력 버퍼로부터 데이터가 출력된다.
그러나, 반도체 메모리를 비롯한 모든 반도체 회로는 최상 조건(best condition)과 최악 조건(worst condition)에서 많은 타이밍 상의 변화를 갖게 된다. 종래기술에서는 전술한 바와 같이 DLL 클럭(clk_dll)이 디스에이블 된 후 8개의 게이트를 거쳐 새로운 출력 데이터를 받아들이게 된다. 이처럼 지연 시간이 크기 때문에 최상 조건과 최악 조건 사이에는 그 지연 시간에 큰 차이가 발생할 수 있다. 따라서, 최악의 경우, 파이프 출력 제어신호(poutz<0:3>)의 인에이블 구간 동안 데이터 출력 버퍼에서 그에 대응하는 데이터가 완전히 출력되지 못하는 현상이 발생할 수 있다. 즉, 메모리 액세스 시간(TAA)이 제한되는 문제점이 유발되며, 동작 주파수가 높아질 수록 이러한 메모리 액세스 시간(TAA)의 손실은 더욱 심각한 문제로 대두될 것이다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 동작 주파수가 빨라지더라도 충분한 메모리 액세스 시간을 확보할 수 있는 동기식 메모리의 파이프 래치 제어회로를 제공하는데 그 목적이 있다.
도 1은 도 1은 통상적인 파이프 라인 방식을 적용한 동기식 메모리의 데이터 패스의 블록 다이어그램.
도 2는 종래기술에 따른 파이프 래치 제어회로의 회로도.
도 3은 상기 도 2의 파이프 래치 제어회로의 동작 타이밍 다이어그램.
도 4는 본 발명의 일 실시예에 따른 동기식 메모리의 파이프 래치 제어회로의 회로도.
도 5는 상기 도 4의 파이프 래치 제어회로의 동작 타이밍 다이어그램.
* 도면의 주요 부분에 대한 부호의 설명
40 : 초기 카운트 신호 생성부
42 : 카운트 신호 구동부
44 : 낸드 래치
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 동기식 메모리의 파이프 래치의 출력을 선택적으로 데이터출력버퍼에 전달하기 위한 파이프 출력 제어신호를 생성하기 위한 파이프 래치 제어회로에 있어서, 데이터출력버퍼 구동신호에 응답하여 순차적인 카운트를 수행하는 다수의 카운트 스테이지와, 상기 데이터출력버퍼 구동신호에 제어 받아 상기 다수의 카운트 스테이지로부터 출력된 각각의 카운트 신호를 구동하여 상기 파이프 출력 제어신호를 생성하기 위한카운트 신호 구동 수단을 구비하는 동기식 메모리의 파이프 래치 제어회로가 제공된다.
본 발명은 카운터 회로를 이용하여 파이프 래치 제어회로를 구현함에 있어서, 카운터 회로의 인크리먼트 신호로 데이터출력버퍼 구동신호를 사용하며, 카운트 신호를 일정 시간 래치하기 위하여 데이터출력버퍼 구동신호에 제어 받는 래치를 사용하여 파이프 출력 제어신호를 구동한다. 즉, 본 발명에서는 카운터 리셋 신호를 받아 초기 파이프 출력 제어신호를 미리 인에이블시켜 놓고 있다가 데이터출력버퍼 구동신호가 인에이블 되면 카운터 회로를 미리 동작시켜 카운트 신호를 래치시키고, 이후 데이터출력버퍼 구동신호의 디스에이블 시점에 래치를 열어 새로운 파이프 출력 제어신호가 인에이블 되도록 한다. 이 경우, 데이터출력버퍼 구동신호가 디스에이블 된 후 거치는 게이트 딜레이를 최소화할 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 4는 본 발명의 일 실시예에 따른 동기식 메모리의 파이프 래치 제어회로의 회로도이다.
도 4를 참조하면, 본 실시예에 따른 파이프 래치 제어회로는, 초기 카운트 신호를 생성하기 위한 초기 카운트 신호 생성부(40)와, 다단의 카운트 스테이지를 구비하며, 카운트 신호(k<0:3>)를 구동하여 파이프 출력 제어신호(poutz<0:3>)를생성하기 위한 카운트 신호 구동부(42)를 구비한다.
이하, 본 실시예에 따른 파이프 래치 제어회로의 구성을 보다 상세히 살펴본다.
초기 카운트 신호 생성부(40)는 리셋 신호(rstdoutz)에 제어 받으며, 그 로직 구성은 상기 도 2에 도시된 종래의 파이프 래치 제어회로의 초기 카운트 제어부(20)의 구성과 동일하다.
카운터를 이루는 각 스테이지는 인크리먼트 신호(outeninc_new)에 의해 제어 받는 트랜스퍼 게이트와, 인버터 래치와, 인버터를 포함하는 전형적인 카운터의 구성을 따르고 있다. 그러나, 각 카운트 스테이지의 트랜스퍼 게이트를 제어하는 인크리먼트 신호(outeninc_new)로서 데이터출력버퍼 구동신호(clk_do)의 반전 신호를 사용하고 있으며, 초기 카운트 신호 생성부(40)의 출력이 지연 없이 초기 카운트 신호(k<0>)로 사용되도록 구성되어 있다.
또한, 종래기술(도 2 참조)과 달리 초기 카운트 신호 생성부(40)가 첫번째 카운트 스테이지에 포함되어 있다. 이는 앞서 언급한 바와 같이 초기 카운트 신호 생성부(40)의 출력을 초기 카운트 신호로 사용하는데 따른 변화일 뿐, 리셋 신호(rstdoutz)의 변화가 없이 카운트가 반복되면 초기 카운트 신호 생성부(40)를 포함하는 첫번째 카운트 스테이지 역시 다른 카운트 스테이지와 똑같이 동작하게 된다.
카운트 신호 구동부(42)는 각 카운트 스테이지에 대해 카운트 신호(k<0:3>)를 래치하기 위한 낸드 래치(44)와, 2개의 인버터를 구비한다. 각 낸드 래치(44)는각 카운트 스테이지로부터 출력된 카운트 신호(k<0:3>)를 일입력으로 하고, 데이터출력버퍼 구동신호(clk_do)를 타입력으로 한다. 즉, 각 낸드 래치(44)는 데이터출력버퍼 구동신호(clk_do)에 제어 받아 각 카운트 스테이지로부터 출력된 카운트 신호(k<0:3>)를 래치한다.
도 5는 상기 도 4의 파이프 래치 제어회로의 동작 타이밍 다이어그램으로써, 이하 이를 참조하여 본 실시예에 따른 파이프 래치 제어회로의 동작을 살펴본다. 참고적으로, 도 5는 버스트 길이(BL) 4인 SDRAM(DDR SDRAM의 경우에는 BL=8)을 가정하여 도시한 것이다.
본 실시예에 따른 파이프 래치 제어회로는 낸딩하여 데이터출력버퍼 구동신호(clk_do)를 반전시켜 인크리먼트 신호(outeninc_new)를 얻는다. 즉, 본 실시예에 따른 파이프 래치 제어회로에서 사용된 인크리먼트 신호(outeninc_new)는 종래와 같이 출력 인에이블 신호(outen)와 DLL 클럭(clk_dll)을 낸딩하여 만든 것이 아니라, 데이터출력버퍼 구동신호(clk_do)를 직접 받아서 만든 것이다.
먼저, 리셋 신호(srtoutz)가 로직 하이로 비활성화 되면, 그에 응답하여 카운트 신호(k<0>)가 로직 하이로 뜨고, 이때 낸드 래치(44)에는 로직 로우 상태의 데이터출력버퍼 구동신호(clk_do)가 입력되므로 초기 파이프 출력 제어신호(poutz<0>)가 로직 로우로 인에이블 된다.
이어서, 데이터출력버퍼 구동신호(clk_do)이 로직 하이로 인에이블 되면 데이터출력버퍼가 열려 DQ핀으로 데이터가 출력된다. 이때 인크리먼트 신호(outeninc_new)는 로직 로우로 인에이블 되는데, 낸드 래치(44)에 의해 초기파이프 출력 제어신호(poutz<0>)는 로직 로우 상태를 유지하게 된다. 한편, 데이터출력버퍼 구동신호(clk_do)이 로직 하이로 인에이블 되면 카운터 전체가 동작을 개시하게 된다.
다음으로, 데이터출력버퍼 구동신호(clk_do)이 로직 로우로 디스에이블 되면 데이터출력버퍼가 닫히게 된다. 이때, 인크리먼트 신호(outeninc_new)는 로직 하이로 디스에이블 되어 초기 파이프 출력 제어신호(poutz<0>)를 로직 하이 상태로 디스에이블 시키고, 낸드 래치(44)에 래치되어 있던 다음 스테이지의 카운트 신호(k<1>)가 인버터를 통해 구동되어 파이프 출력 제어신호(poutz<1>)를 인에이블 시킨다.
이후의 카운트 동작은 동일한 방식으로 이루어지기 때문에 그 설명은 생략하기로 한다.
전술한 바와 같이 본 실시예에 따른 파이프 래치 제어회로는 데이터출력버퍼 구동신호(clk_do)를 받아 카운터를 인크리먼트 하도록 구성하였다. 즉, 본 실시예에서는 리셋 신호에 동기시켜서 초기 파이프 출력 제어신호(poutz<0>)를 미리 띄워놓고 이후 데이터출력버퍼 구동신호(clk_do)에 의해 데이터출력버퍼로부터 해당 데이터가 완전히 DQ핀으로 출력되면, 다음 파이프 출력 제어신호(poutz<1>)를 인에이블 시키는 방식을 사용한다.
이 경우, 데이터출력버퍼 구동신호(clk_do)가 해당 파이프 출력 제어신호(poutz<0:3>)의 활성 윈도우를 벗어나 날 가능성이 최소화된다. 다시 말해, 본 실시예의 경우 데이터출력버퍼 구동신호(clk_do)가 디스에이블 되자마자 4개의 게이트를 거쳐 새로운 출력 데이터를 받아들이게 되므로 최악 조건의 경우에도 데이터 액세스 시간(TAA)의 손실이 거의 나타나지 않게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 4개의 스테이지로 카운터를 구성하는 경우를 예로 들어 설명하였으나, 카운터의 스테이지 수는 조정이 가능한 사항이다.
또한, 전술한 실시예에서 사용된 신호는 파이프 래치 제어회로를 구성하는 로직의 변경에 따라 그 극성을 변화시켜 사용할 수 있다.
전술한 본 발명은 데이터 액세스 시간(TAA)의 손실을 억제함으로써 동기식 메모리의 오동작을 방지할 수 있으며, 이에 따라 동기식 메모리 소자에 보다 동작 주파수를 적용할 수 있는 효과가 있다.

Claims (9)

  1. 동기식 메모리의 파이프 래치의 출력을 선택적으로 데이터출력버퍼에 전달하기 위한 파이프 출력 제어신호를 생성하기 위한 파이프 래치 제어회로에 있어서,
    데이터출력버퍼 구동신호에 응답하여 순차적인 카운트를 수행하는 다수의 카운트 스테이지와,
    상기 데이터출력버퍼 구동신호에 제어 받아 상기 다수의 카운트 스테이지로부터 출력된 각각의 카운트 신호를 구동하여 상기 파이프 출력 제어신호를 생성하기 위한 카운트 신호 구동 수단
    을 구비하는 동기식 메모리의 파이프 래치 제어회로.
  2. 제1항에 있어서,
    상기 다수의 카운트 스테이지 중 첫번째 카운트 스테이지는 카운터 리셋 신호에 응답하여 초기 카운트 신호를 생성하기 위한 초기 카운트 신호 생성 수단을 구비하는 것을 특징으로 하는 동기식 메모리의 파이프 래치 제어회로.
  3. 제2항에 있어서,
    상기 카운트 신호 구동 수단은 상기 데이터출력버퍼 구동신호에 응답하여 상기 각각의 카운트 신호를 래치하기 위한 다수의 래칭 수단을 구비하는 것을 특징으로 하는 동기식 메모리의 파이프 래치 제어회로.
  4. 제3항에 있어서,
    상기 카운트 신호 구동 수단은 상기 래칭 수단 각각의 출력을 구동하기 위한 다수의 구동 수단을 더 구비하는 것을 특징으로 하는 동기식 메모리의 파이프 래치 제어회로.
  5. 제3항에 있어서,
    상기 다수의 래칭 수단은 각각,
    상기 각각의 카운트 신호를 일입력으로 하고, 상기 데이터출력버퍼 구동신호를 타입력으로 하는 낸드 래치를 구비하는 것을 특징으로 하는 동기식 메모리의 파이프 래치 제어회로.
  6. 제4항에 있어서,
    상기 다수의 구동 수단은 각각,
    상기 래칭 수단 각각의 출력을 입력으로 하는 인버터를 구비하는 것을 특징으로 하는 동기식 메모리의 파이프 래치 제어회로.
  7. 제3항에 있어서,
    상기 초기 카운트 신호에 대응하는 상기 파이프 출력 제어신호는 상기 카운터 리셋 신호의 디스에이블 시점에 동기되어 인에이블 되는 것을 특징으로 하는 동기식 메모리의 파이프 래치 제어회로.
  8. 제3항에 있어서,
    상기 다수의 카운트 스테이지는 각각 상기 데이터출력버퍼 구동신호의 인에이블 시점에 동기되어 상기 카운트 신호를 인에이블 시키는 것을 특징으로 하는 동기식 메모리의 파이프 래치 제어회로.
  9. 제8항에 있어서,
    상기 다수의 래칭 수단은 각각 상기 데이터출력버퍼 구동신호의 디스에이블 시점에 동기되어 래치된 상기 카운트 신호를 출력하는 것을 특징으로 하는 동기식 메모리 파이프 래치 제어회로.
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