KR100605598B1 - 메모리 소자의 데이터 스위치 제어 신호의 인에이블 신호발생 회로 - Google Patents

Abstract

본 발명은 반도체 기술에 관한 것으로, 특히 DDR SDRAM(double data rate synchronous dynamic random access memory)과 같은 고속 동작 메모리에 관한 것이며, 더 자세히는 모듈(module)로 구성되어 공통 데이터 버스(common data bus)를 이용하는 메모리 소자의 데이터 스위치 제어 신호(QFCB, DQ FET Control Bar) 발생 회로에 관한 것이다. 본 발명은 QFCB 인에이블 신호의 액티브시키는데 걸리는 지연 시간을 최소화하여 쓰기 페일 현상을 방지할 수 있는 쓰기 QFCB 인에이블 신호 발생 회로를 제공하는데 그 목적이 있다. 본 발명은, 다수의 메모리 칩을 구비한 메모리 모듈의 공통 데이터 버스와 각 메모리 칩의 전기적 연결을 선택적으로 절체하기 위한 쓰기 데이터 스위치 제어신호의 인에이블 신호 발생 회로에 있어서, 적어도 버스트 길이 만큼의 데이터 윈도우를 형성하기 위한 논리 연산부와, 상기 논리 연산부의 출력을 소정 레벨로 구동시키기 위한 구동부와, 상기 구동부의 출력을 래치시키는 래치부를 구비하되, 상기 논리 연산부에 커맨드 디코더로부터 출력된 내부 쓰기 명령 신호를 입력시켜 상기 데이터 윈도우가 상기 내부 쓰기 명령 신호를 받아 열리도록 하는 것을 특징으로 한다.

QFCB 인이에블 신호, 논리 연산부, 커맨드 디코더, 내부 쓰기 명령 신호

Description

메모리 소자의 데이터 스위치 제어 신호의 인에이블 신호 발생 회로{A SIGNAL GENERATOR FOR ENABLING QFCB IN MEMORY DEVICE}

도 1은 통상적인 메모리 모듈의 블럭 구성도.

도 2는 개선된 메모리 모듈의 블럭 구성도.

도 3은 쓰기 QFCB 발생 회로의 블럭 구성도.

도 4는 상기 도 3의 쓰기 qfcb 온/오프 블럭(40)의 블럭 구성도.

도 5는 상기 도 5의 wtqfc_inc 블럭(50)의 회로도.

도 6은 상기 도 6의 쉬프트 카운터 출력 wt0, wt1, wt2, wt3과 버스트 길이에 따른 쓰기 qfc 인에이블 신호의 타이밍도.

도 8은 본 발명의 일 실시예에 따른 쓰기 QCFB 인에이블 신호 발생 회로.

도 9는 종래기술과 본 발명의 쓰기 QFCB 인에이블 신호를 비교한 타이밍도.

* 도면의 주요 부분에 대한 부호의 설명

100 : 낸드 로직부

101 : 구동부

102 : 래치

본 발명은 반도체 기술에 관한 것으로, 특히 DDR SDRAM(double data rate synchronous dynamic random access memory)과 같은 고속 동작 메모리에 관한 것이며, 더 자세히는 모듈(module)로 구성되어 공통 데이터 버스(common data bus)를 이용하는 메모리 소자의 데이터 스위치 제어 신호(QFCB, DQ FET Control Bar) 발생 회로에 관한 것이다.

메모리 모듈에서는 첨부된 도면 도 1에 도시된 바와 같이 하나의 보드(board)(10)에 여러 개의 메모리 칩(11)을 구성하고 데이터 버스를 공통으로 사용한다. 즉, 데이터 버스가 각 메모리 칩(11)에 공통으로 연결되어 있다.

이때, 메모리 제어기(12)와 칩선택 버스를 통해 선택되어 동작하는 칩 이외의 칩 즉, 읽기 또는 쓰기 동작을 수행하지 않는 칩 역시 데이터 버스에 공통으로 연결되어 있으므로 그 칩의 데이터 출력(dout) 버퍼들도 이 공통 데이터 버스에 로드(load)로 작용하는 것이다. 따라서 이와 같은 경우 특히, 동작 주파수가 높은 고속 동작의 메모리의 경우 데이터 버스의 로드를 크게 받게 된다.

이러한 문제점을 해결하기 위하여 첨부된 도면 도 2에 도시된 바와 같이 공통 데이터 버스와 각 메모리 칩(21) 사이에 데이터 스위치(S/W)(23)를 채용하여 읽기/쓰기 동작으로 데이터 입출력 동작을 수행하는 칩의 데이터 S/W(23)만을 턴온시켜 공통 데이터 버스의 로드를 줄이는 방식이 제시되었다. 미설명 도면 부호 '22' 는 메모리 제어기를 나타낸 것이다.

이때, 데이터 S/W(23)의 온/오프 동작을 제어하는 신호가 메모리 칩(21)내에서 발생된 QFCB 신호인데, 이 신호는 데이터가 입출력되는 동안에만 논리레벨 로우로 인에이블되어 데이터 윈도우(data window)를 형성한다.

QFCB 신호는 원래 읽기 또는 쓰기시에 데이터에 관하여 동작하는 신호이지만 이하에서는 쓰기 동작시를 기준으로 하여 설명한다.

첨부된 도면 도 3은 본 출원인이 1999년 6월 28일자에 출원한 대한민국 특허출원 제1999-24876호에 개시된 쓰기 동작을 위한 QCFB 발생 회로의 블럭도로서, 쓰기 명령시 필요한 구간만큼 QFCB 신호를 인에이블시키기 위한 쓰기 qfc 인에이블 신호 wt_qfcenb를 생성하기 위한 쓰기 qfcb 온/오프 블럭(40)과, 쓰기 qfcb 온/오프 블럭(40)으로부터 출력된 쓰기 qfc 인에이블 신호 wt_qfcenb를 입력으로 하여 풀다운/풀업(pull up/pull down) 구동 신호 pd, pu를 출력하는 QFC pu/pd 블럭(42)과, QFC pu/pd 블럭(42)으로부터 출력된 pu, pd 신호에 제어 받아 QFCB 신호를 출력하는 출력 드라이버(44)로 구성된다.

한편, 쓰기 qfcb 온/오프 블럭(40)은 첨부된 도면 도 4에 도시된 바와 같이 외부 클럭 clk, 리셋 펄스 reset, 쓰기 명령 신호 wt_cmd를 입력으로 하여 외부 클럭 clk의 주기마다 쉬프트하면서 인크리멘트(increment)하는 쉬프트 카운팅 값 wt0, wt1, wt2, wt4를 출력하는 wtqfc_inc 블럭(50)과, wtqfc_inc 블럭(50)의 출력 wt0, wt1, wt2, wt4를 입력으로 하여 쓰기 qfc 인에이블 신호 wt_qfcenb를 출력하는 wt_qfcenb 블럭(52)으로 구성되어 있다. 여기서, 쓰기 명령 신호 wt_cmd는 외부 에서 클럭의 상승 에지(rising edge)에 동기되어 쓰기 명령이 들어오면 커맨드 디코더(command decoder)에서 만들어지는 펄스이며, reset 신호는 버스트 정지(burst stop) 명령이나 프리차지(precharge) 명령에 의해 쓰기 동작이 인터럽트될 때 입력되는 펄스이다.

한편, 첨부된 도면 도 5은 상기 도 4의 wtqfc_inc 블럭(50)의 구성을 도시한 것으로, wtqfc_inc 블럭(50)은 리셋 펄스 reset 및 외부 클럭 clk에 제어 받아 쓰기 명령 신호 wt_cmd를 입력 받는 제1 쉬프트 카운터(60)와, 제1 쉬프트 카운터(60)의 출력 wt0을 입력으로 하여 wt1을 출력하는 제2 쉬프트 카운터(61)와, wt1을 입력으로 하여 wt2를 출력하는 제3 쉬프트 카운터(62)와, wt2를 입력으로 하여 wt3을 출력하는 제4 쉬프트 카운터(63)로 구성되어 있다.

각 쉬프트 카운터의 출력 wt0, wt1, wt2, wt3과 버스트 길이에 따른 쓰기 qfc 인에이블 신호의 타이밍을 첨부된 도면 도 6에 도시하였다. 먼저 쓰기 명령 신호 wt_cmd가 입력되면 wt0이 인에이블되고, 다음 클럭(clk)에 의해 wt1이 인에이블되고 wt0이 디스에이블된다. 그 다음 클럭(clk)에서는 wt2가 인에이블되고 wt1이 디스에이블되며, 이러한 동작이 매 클럭(clk) 마다 반복되어 마지막 wt3이 디스에이블될 때까지 반복된다. 모드 레지스터 세트(또는 확장된 모드 레지스터 세트)에서 버스트 길이를 2로 세팅한 경우(BL2) 쓰기 qfc 인에이블 신호 wt_qfcenb는 wt0 신호의 반전값에 해당하고, 버스트 길이가 4인 경우(BL4) wt_qfcenb 신호는 wt0과 wt1의 낸딩을 통해 만들며, 버스트 길이가 8인 경우(BL8) wt0, wt1, wt2, wt4의 낸딩을 통하여 wt_qfcenb 신호를 만들게 된다.

첨부된 도면 도 7은 상기 도 4의 wt_qfcenb 블럭(52)의 상세 회로 구성을 예시한 것으로, 크게 낸드 로직부(90), 구동부(91), 래치(92)로 구성되어 있다.

낸드 로직부(90)는 wt1 신호와 인버터(I188)를 통해 반전된 bl2 신호를 입력으로 하는 낸드 게이트(I209)와, 낸드 게이트(I209)의 출력과 인버터(I186)를 통해 반전된 wt0을 입력으로 하는 낸드 게이트(I192)와, wt2 신호 및 bl8 신호를 입력으로 하는 낸드 게이트(I210)와, wt3 신호와 bl8 신호를 입력으로 하는 낸드 게이트(I211)와, 낸드 게이트(I210) 및 낸드 게이트(I211)의 출력을 입력으로 하는 낸드 게이트(I193)와, 낸드 게이트(I192) 및 낸드 게이트(I193)의 출력을 입력으로 하는 노아 게이트(I194)로 이루어진다.

bl2 및 bl8 신호를 하기 표 1에 정의하였다.

	BL2	BL4	BL8
bl2	H	L	L
bl4	L	H	L
bl8	L	L	H

상기 도 7에 도시된 로직에서는 bl4 신호를 사용하지 않았는데, 이는 상기 표 1에 나타난 바와 같이 bl2 신호와 bl8 신호가 모두 논리레벨 로우인 경우에 BL4 구현이 가능하기 때문이다.

결국, 낸드 로직부(90)에서는 버스트 길이가 2인 경우 wt0 신호를 제외한 신호를 막아 버리고, 버스트 길이가 4인 경우 wt2 및 wt3을 막아 wt0 및 wt1을 낸딩하고, 버스트 길이가 8인 경우 wt0, wt1, wt2, wt3을 낸딩하게 된다. 구동부(91)는 낸드 로직부(90)의 출력을 게이트 입력으로 하는 풀업 PMOS 트랜지스터(P101) 및 풀다운 NMOS 트랜지스터(N100)와, 인버터(I197)를 통해 반전된 wt0 신호를 게이트 입력으로 하는 풀업 PMOS 트랜지스터(P196)와, 외부 클럭 clk를 게이트 입력으로 하여 쓰기 qfc 인에이블 신호 wt_qfcenb가 디스에이블되는 시점을 외부 클럭 clk에 동기화하기 위한 NMOS 트랜지스터(N99)로 이루어진다. 래치부(92)는 두 개의 인버터(I105, I104)로 구성하였다.

상기와 같은 종래의 QCFB 인에이블 스킴(scheme)을 사용하는 경우, 쓰기 qfc 인에이블 신호 wt_qfcenb가 쓰기 명령 wt_cmd을 받아서 다수(5개)의 게이트를 거쳐 액티브되기 때문에 많은 지연이 발생할 수 밖에 없으며, 이에 따라 실제로 데이터가 들어와야 하는 시점에 데이터 스위치를 열처 못하는 쓰기 페일(write fail)이 유발될 우려가 있었다.

본 발명은 QFCB 인에이블 신호의 액티브시키는데 걸리는 지연 시간을 최소화하여 쓰기 페일 현상을 방지할 수 있는 쓰기 QFCB 인에이블 신호 발생 회로를 제공하는데 그 목적이 있다.

상기의 기술적 과제를 달성하기 위하여 본 발명은, 다수의 메모리 칩을 구비한 메모리 모듈의 공통 데이터 버스와 각 메모리 칩의 전기적 연결을 선택적으로 절체하기 위한 쓰기 데이터 스위치 제어신호의 인에이블 신호 발생 회로에 있어서, 적어도 버스트 길이 만큼의 데이터 윈도우를 형성하기 위한 논리 연산부와, 상기 논리 연산부의 출력을 소정 레벨로 구동시키기 위한 구동부와, 상기 구동부의 출력을 래치시키는 래치부를 구비하되, 상기 논리 연산부에 커맨드 디코더로부터 출력된 내부 쓰기 명령 신호를 입력시켜 상기 데이터 윈도우가 상기 내부 쓰기 명령 신호를 받아 열리도록 하는 것을 특징으로 한다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

첨부된 도면 도 8은 본 발명의 일 실시예에 따른 쓰기 QFCB 인에이블 신호 발생 회로를 도시한 것으로, 이하 이를 참조하여 설명한다.

본 실시예에 따른 쓰기 QFCB 인에이블 신호 발생 회로는 크게 낸드 로직부(100), 구동부(101), 래치(102)로 구성되어 있어, 블럭 개념으로는 상기 도 7에 도시된 종래의 QFCB 인에이블 신호 발생 회로와 다를 바 없고, 다만 낸드 로직부(100)가 변경되었으며, 이로부터 종래기술과는 다른 작용효과를 나타낸다.

본 실시예에 따른 낸드 로직부(100)는 wt1 신호와 인버터(I189)를 통해 반전된 bl2 신호를 입력으로 하는 낸드 게이트(I208)와, 낸드 게이트(I208)의 출력과 인버터(I187)를 통해 반전된 wt0을 입력으로 하는 낸드 게이트(I198)와, wt2 신호 및 bl8 신호를 입력으로 하는 낸드 게이트(I212)와, wt3 신호와 bl8 신호를 입력으로 하는 낸드 게이트(I213)와, 낸드 게이트(I212) 및 낸드 게이트(I213)의 출력을 입력으로 하는 낸드 게이트(I195)와, 낸드 게이트(I198) 및 낸드 게이트(I195)의 출력, 그리고 내부 쓰기 명령 신호 casp6_qfc를 입력으로 하는 노아 게이트(I199)로 이루어진다.

bl2 및 bl8 신호는 상기 표 1에 정의된 바와 동일하며, 내부 쓰기 명령 신호 casp6_qfc는 외부로부터 쓰기 명령이 인가되었을 때 이를 받아 커맨드 디코더에서 생성한 내부 커맨드 신호이다.

상기와 같은 구성을 가지는 QFCB 인에이블 신호 발생 회로에서, 쓰기 명령 wt_cmd가 클럭 clk에 동기되어 인가되면, 커맨드 디코더에서 내부 쓰기 명령 신호 casp6_qfc가 만들어 지고, 이 신호가 낸드 로직부(100)의 노아 게이트(I199)에 전달되고 구동부(101) 및 래치(102)를 통해 QFCB 인에이블 신호 wt_qfcenb를 액티브 시킨다.

이후, 낸드 로직부(100)에서 wt0, wt1, wt2, wt3가 입력되면 버스트 길이에 만큼 액티브 되는 신호가 출력되고 그 신호가 디스에이블되면 노아 게이트(I199)의 출력이 바뀌어 결국 QFCB 인에이블 신호 wt_qfcenb가 디스에이블 상태로 바뀌게 된다.

종래와 같이 낸드 로직부(100)에서는 버스트 길이가 2인 경우 wt0 신호를 제외한 신호를 막아 버리고, 버스트 길이가 4인 경우 wt2 및 wt3을 막아 wt0 및 wt1을 낸딩하고, 버스트 길이가 8인 경우 wt0, wt1, wt2, wt3을 낸딩하게 된다. 구동부(101)는 낸드 로직부(100)의 출력을 소정 레벨로 구동시키며, 래치(102)는 구동 부(101)의 출력을 래치시킨다.

첨부된 도면 도 9에 내부 쓰기 명령 신호 casp6_qfc와 QFCB 인에이블 신호 wt_qfcenb의 타이밍을 도시하였다. 도시된 바와 같이 본 발명에 따르면 QFCB 인에이블 신호 wt_qfcenb가 종래에 비해 게이트 5개 정도에 해당하는 1나노초(ns) 정도 빨리 뜨게 되므로 그 만큼 쓰기 페일이 일어날 가능성을 줄일 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서는 wt_qfcenb 블럭에서 낸드 로직을 사용하는 경우를 일례로 들어 설명하였으나, 이를 다른 로직을 사용하여 신호를 조합하여 구성하는 것도 가능하다.

전술한 본 발명은 QFCB 신호의 불필요한 지연을 제거하여 쓰기 페일이 일어날 가능성을 줄이는 효과가 있으며, 이로 인하여 고속 메모리 소자의 안정된 동작 특성을 확보할 수 있다.

Claims (1)

1. 다수의 메모리 칩을 구비한 메모리 모듈의 공통 데이터 버스와 각 메모리 칩의 전기적 연결을 선택적으로 절체하기 위한 쓰기 데이터 스위치 제어신호의 인에이블 신호 발생 회로에 있어서,

   적어도 버스트 길이 만큼의 데이터 윈도우를 형성하기 위한 논리 연산부와, 상기 논리 연산부의 출력을 소정 레벨로 구동시키기 위한 구동부와, 상기 구동부의 출력을 래치시키는 래치부를 구비하되,

   상기 논리 연산부에 커맨드 디코더로부터 출력된 내부 쓰기 명령 신호를 입력시켜 상기 데이터 윈도우가 상기 내부 쓰기 명령 신호를 받아 열리도록 하는 것을 특징으로 하는 메모리 소자의 쓰기 데이터 스위치 제어신호의 인에이블 신호 발생 회로.

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