KR0161306B1 - 반도체 메모리 장치 - Google Patents

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KR0161306B1
KR0161306B1 KR1019940021516A KR19940021516A KR0161306B1 KR 0161306 B1 KR0161306 B1 KR 0161306B1 KR 1019940021516 A KR1019940021516 A KR 1019940021516A KR 19940021516 A KR19940021516 A KR 19940021516A KR 0161306 B1 KR0161306 B1 KR 0161306B1
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고지 심바야시
요시유키 이시다
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세키자와 다다시
후지쓰 가부시키가이샤
하니 도시유키
후지쓰 브이 엘 에스 아이 가부시키가이샤
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Abstract

개시된 반도체 메모리 장치는 메모리 장치에 공급된 적어도 하나의 제어 신호에 기초하여 셀 데이타가 독출되는 복수의 메모리 셀을 갖는다. 이 반도체 메모리 장치는 메모리 셀들 중 한 셀에서 판독된 판독 데이타를 수신하는 전송 게이트, 이 전송 게이트에서 전송된 판독 데이타를 래치하는 래치 회로 및 래치 판독 데이타에 따라 생성된 데이타를 출력하는 출력 버퍼를 구비하고, 제어 신호에 기초하여 래치 제어 신호를 생성하고, 전송 게이트의 ON/OFF 동작을 제어하기 위하여 래치 제어 신호를 전송 게이트에 공급하는 전송 게이트 제어기를 추가로 구비한다. 이 게이트 제어기에 포함된 지연 회로는 제어 신호의 레벨을 전환시킨 후 전송 게이트가 소정 지연 시간에 턴오프되도록 래치 제어 신호에 대해 레벨 전환 타이밍을 제어한다.

Description

반도체 메모리 장치
제1도는 DRAM의 일반적인 구성을 도시한 블록도.
제2도는 종래 기술을 나타낸 회로도.
제3도는 종래 기술의 동작을 도시한 타이밍 파형도.
제4도는 본 발명에 따른 실시예를 도시한 회로도.
제5도는 제4도에 도시된 회로의 동작을 도시한 타이밍 회로도.
* 도면의 주요부분에 대한 부호의 설명
Tr5,Tr6 : 전송 게이트 11a,11b : 래치 회로
12 : 전송 게이트 제어기 13 : 출력 버퍼
14 : NOR 게이트 15 : NAND 게이트
16a,16b : 인버터 20 : 공통 버스
본 발명은 EDO(Extended Data Out) 기능을 갖는 반도체 메모리 장치에 관한 것이다.
최근, 점차적으로 고속화 추세에 있는 중앙 처리 장치(CPU)의 처리 속도에 편승하기 위해서는 보다 신속한 동작 속도에 맞게끔 설계된 반도체 메모리 장치를 제공하는 것이 중요하다. 점차적으로 고속화 추세에 있는 CPU와 이에 대응하는 고속 메모리 장치간의 조화의 중요성은 보다 신속하고 강력한 마이크로 프로세서 시스템에 대한 광범위한 수요를 통해 알 수 있다. 이들 반도체 메모리 장치에는 종종 데이타 출력 판독 동작을 수행하기 위해 반도체 메모리 장치에 필요한 시간을 효과적으로 확장시켜 주는 확장 데이타 출력 기능(EDO)이 부여된다. 이렇게 함으로써 메모리 장치의 동작 속도가 증가함에도 불구하고 개선된 판독 신뢰도가 보장된다. 결과적으로 최근에는 EDO 방식의 반도체 메모리 장치의 데이타 판독 속도를 증가시키려는 필요성이 대두된다.
제1도는 EDO 기능을 갖는 DRAM의 일반적인 구성을 나타낸 것이다. DRAM의 동작을 제어하도록 외부에서 입력되는 제어 신호 /RAS(로우 어드레스 스트로브) 및 /CAS(컬럼 어드레스 스트로브)가 어드레스 버퍼(1)에 공급된다. 제어 신호 /RAS는 로우 어드레스를 래치하기 위한 신호로서 어드레스 버퍼(1)에 입력되고 제어 신호 /CAS는 컬럼 어드레스를 래치하기 위한 어드레스 버퍼(1)에 입력된다. 또한 입/출력(I/O) 버퍼 회로(2) 및 기록 클록 발생기(3)에는 인에이블 신호인 제어 신호 /RAS가 입력된다. 이와 마찬가지로 I/O 버퍼 회로(2)에는 I/O 제어 신호로서, 그리고 기록 클록 발생기(3)에는 이 기록 클록 발생기(3)에 공급되는 기록 인에이블 신호 /WE를 래치하기 위한 신호로서 제어 신호 /CAS가 또한 입력된다.
어드레스 버퍼에 입력된 어드레스 신호 A0∼A9는 상기 제어 신호 /RAS 및 /CAS에 기초하여 어드레스 버퍼(1)에서 래치되고, 이 어드레스 버퍼에서 로우 디코더(4) 및 컬럼 디코더(5)로 출력된다. 이들 어드레스 신호 A0∼A9에 기초하여 로우 디코더(4) 및 컬럼 디코더(5)는 메모리 셀 어레이(6) 내의 복수의 메모리 셀 중에서 특정 메모리 셀을 선택한다. 셀 데이타 판독 모드에 있어서, 선택된 메모리 셀에서 판독된 셀 데이타는 출력 데이타 Dout로서 센스 증폭기와 I/O 게이트(7) 및 I/O 버퍼 회로(2)를 통해 출력된다. 셀 데이타 기록 모드에 있어서, I/O 버퍼 회로(2)에 입력된 기록 데이타 Din은 센스 증폭기와 I/O 게이트(7)를 통해 메모리 셀 어레이(6)내의 선택된 메모리 셀에 기록된다. I/O 버퍼 회로(2)는 기록 클록 발생기(3)를 통해 I/O 버퍼 회로(2)에 입력된 기록 제어 신호 /WE 및 상기 제어 신호 /RAS 및 /CAS에 기초하여 제어된다.
I/O 버퍼 회로(2)의 출력 버퍼부에 관해서는 제2도를 참조하여 이하에 설명하기로 한다. 셀 데이타 판독 모드에 있어서, 센스 증폭기와 I/O 게이트(7)로부터 공통 버스상에 판독된 판독 데이타 CB 및 /CB는 단일 N 채널 MOS 트랜지스터로부터 각각 형성된 전송 게이트 Tr1 및 Tr2에 입력된다. 판독 데이타 CB는 전송 게이트 Tr1을 통해 래치 회로(8a)에 입력되고, 판독 데이타 /CB는 전송 게이트 Tr2를 통해 래치 회로(8b)에 입력된다. 전송 게이트 제어기(9)로부터 출력된 래치 제어 신호 LA1은 전송 게이트 Tr1 및 Tr2의 게이트에 입력된다. 전송 게이트 제어기(9)는 제어 신호 /RAS 및 /CAS에 기초하여 동작한다. 이러한 전송 게이트 제어기(9)는 단일 NOR 게이트(14)로부터 형성된다. NOR 게이트(14)는 제어 신호 /RAS 및 /CAS가 모두 로우 상태일 경우에는 하이 레벨 래치 제어 신호 LA1을 출력하고, 제어 신호 /RAS와 /CAS 중 적어도 어느 하나가 하이 상태일 경우에는 로우 레벨 래치 제어 신호 LA1을 출력한다.
래치 회로(8a)의 출력 신호는 N 채널 MOS 트랜지스터 Tr3의 게이트에 입력되고, 래치 회로(8b)의 출력 신호는 N 채널 MOS 트랜지스터 Tr4의 게이트에 입력된다. 트랜지스터 Tr3은 고전위 전원 Vcc에 접속된 드레인 및 출력 단자 T0와 트랜지스터 Tr4의 드레인에 접속된 소오스를 갖는다. 트랜지스터 Tr4는 저전위 전원 Vss에 접속된 소오스를 갖는다. 트랜지스터 Tr3 및 Tr4는 출력 버퍼(10)를 구성한다. 출력 버퍼(10)의 트랜지스터 Tr3 및 Tr4 중 어느 한 트랜지스터는 래치 회로(8a,8b)에서 전송된 상보 신호에 의해 턴온된다. 트랜지스터 Tr3 및 Tr4의 스위칭 동작에 따라, 출력 데이타 Dout은 출력 단자 T0에서 출력된다.
제3도를 참조하여, 로우 어드레스가 고정될 때, 컬럼 어드레스를 순차적으로 변경시킴으로써 데이타가 연속하여 판독되는 페이지 모드에서의 DRAM 동작에 관해 설명하기로 한다. 제어 신호 /RAS가 강하한 후 제어 신호 /CAS의 레벨이 로우 상태로 강하하면, 셀 데이타는 선택된 컬럼 어드레스에 따라 소정 시간 지연시 공통 버스상에서 판독 데이타 CB 및 /CB로서 출력된다. 제어 신호 /CAS의 강하에 이어 짧은 지연시간이후, 래치 제어 신호 LA1은 하이 상태로 된다.
판독 데이타 CB 및 /CB가 공통 버스상에서 판독되는 타이밍은 래치 제어 신호 LA1이 하이 레벨을 유지하는 타이밍과 부분적으로 중첩된다. 제어 신호 LA1이 하이 레벨일 때 전송 게이트 Tr1 및 Tr2가 턴온되면, 판독 데이타 CB 및 /CB는 출력 버퍼(10)와 래치 회로(8a,8b)를 통해 출력 단자 T0로부터 출력 데이타 Dout로서 출력된다. 이같은 출력은 공통 버스 상에서 판독 데이타 CB 및 /CB의 판독과 거의 동시에 발생한다.
후속하여, 제어 신호 /CAS가 로우 레벨에서 하이 레벨로 변경되면 래치 제어 신호 LA1을 짧은 지연 시간 t3동안 로우 상태가 된다. 그 결과 전송 게이트 Tr1 및 Tr2가 턴오프되고, 판독 데이타 CB 및 /CB는 래치 회로(8a,8b)에서 래치된다. 래치된 데이타에 기초하여 출력 데이타 Dout는 출력상태로 남아 있게 된다. 래치된 데이타가 출력되는 동안 컬럼 어드레스 신호가 변경되면, 제어 신호 /CAS는 로우 레벨로 다시 복귀한다. 그리고 나서 셀 데이타가 새롭게 선택된 컬럼 어드레스에 기초하여 공통 버스 상에서 판독 데이타 CB 및 /CB로서 출력된다. 상기 판독 데이타 CB 및 /CB는 래치 회로(8a,8b)에 의해 래치되어 상기 방식으로 출력 데이타 Dout로서 출력된다. 따라서 제어 신호 /CAS의 레벨이 하이 레벨로부터 로우 상태로 강하할 때마다, 선택된 메모리 셀에서 판독된 셀 데이타는 제어 신호 /CAS의 레벨 강하시 소정의 시간 지연과 함께 출력 데이타 Dout로서 출력된다.
종래의 DRAM의 경우에, 제어 신호 /CAS가 로우 레벨에서 하이 레벨로 변경된 후, 래치 제어 신호 LA1은 로우 상태가 된다. 제어 신호 LA1의 레벨 강하에 응답하여 공통 버스 상에서 판독된 판독 데이타 CB 및 /CB는 래치 회로(8a,8b)에서 래칭된다. 따라서 선택된 메모리 셀에서 판독된 셀 데이타가 공통 버스상에서 판독 데이타 CB 및 /CB로서 출력될 때까지, 제어 신호 /CAS를 로우(L) 레벨로 유지하는 것이 필요하다.
제3도에 따라, 종래의 DRAM에서 데이타 판독 사이클을 단축시키는 방법은 제어 신호 /CAS가 로우 레벨로 강하하는 지점에서, 판독 데이타 CB 및 /CB가 공통 버스 상에서 판독되는 지점까지의 동작 시간 t4를 단축시키는 것이다. 이를 달성하기 위해서는 메모리 셀의 구조, 셀 레이아웃 또는 센스 증폭기의 로드(load) 구동 성능을 크게 개선시켜야만 한다. 그러나, 이같은 개선이 쉽게 달성되지는 않는다.
동작시간 t4를 단축시키는 또 다른 방법은 강하 제어 신호 /CAS에 응답하여 고속 타이밍을 이용한 컬럼 어드레스 신호를 변경시키는 것이다. 그러나, 이같은 방법으로 컬럼 어드레스 신호를 변경하면 컬럼 어드레스 신호를 셋업하는데 보다 긴 시간이 걸린다. 이것은 DRAM과 DRAM의 제어 소자의 명세간의 불일치를 의미한다.
따라서, 본 발명의 목적은 DRAM의 동작 조건 및 메모리 셀 어레이의 기본적인 성능을 변화시키지 않고 메모리 장치로부터 데이타를 판독하는 속도를 향상시키기 위해 단축 판독 사이클을 갖는 반도체 메모리 장치를 제공하는 것이다.
전술한 목적 및 기타 다른 목적을 달성하기 위해 개선된 반도체 메모리 장치가 제공된다.
본 발명에 따른 반도체 메모리 장치는 메모리 장치에 제공된 적어도 하나의 제어 신호에 기초하여 셀 데이타가 판독 데이타로서 독출되는 복수의 메모리 셀을 포함한다. 메모리 장치는 전송 게이트, 전송 게이트 제어기, 래치 회로 및 출력 버퍼를 포함한다. 전송 게이트는 메모리 셀들중 하나의 셀에서 판독된 데이타를 수신하여 이 데이타를 래치 회로에 출력한다. 전송 게이트 제어기는 메모리 장치에 제공된 제어 신호에 기초하여 래치 제어 신호를 생성하고, 이 래치 제어 신호를 전송 게이트에 공급하여 전송 게이트의 ON/OFF 전환을 제어한다. 래치 회로는 전송 게이트에서 전송된 판독 데이타를 래치한다. 출력 버퍼는 래치 회로에 의해 래치된 판독 데이타에 따라 데이타를 생성하고, 전송 게이트가 턴오프될 경우에도 래치 회로와 함께 데이타를 출력하게 된다. 전송 게이트 제어기는 지연 회로가 내장된다. 상기 지연 회로는 메모리 장치에 제공된 제어 신호의 레벨을 전환시킨 후, 전송 게이트가 소정 지연 시간 동안 턴오프되도록 래치 제어 신호에 대해 레벨 전환 타이밍을 제어한다.
제4도는 본 발명의 실시예에 따른 DRAM의 I/O 버퍼 회로(2)의 출력 버퍼부를 도시한 것이다. 셀 데이타 판독 모드의 경우, 공통 버스(20)상에서 판독된 판독 데이타 CB 및 /CB는 각 N 채널 MOS 트랜지스터로부터 형성된 각각의 전송 게이트 Tr5 및 Tr6에 입력된다. 판독 데이타 CB는 전송 게이트 Tr5를 통해 래치 회로(11a)에 입력되고, 판독 데이타 CB는 전송 게이트 Tr6을 통해 래치 회로(11b)에 입력된다. 전송 게이트 제어기(12)에서 출력된 래치 제어 신호 LA2는 전송 게이트 Tr5 및 Tr6의 게이트에 입력된다. 전송 게이트 제어기(12)는 제어 신호 /RAS 및 /CAS에 의해 동작한다.
래치 회로(11a)의 출력 신호는 N 채널 MOS 트랜지스터 Tr7의 게이트에 입력되고, 래치 회로(11b)의 출력 신호는 N 채널 MOS 트랜지스터 Tr8의 게이트에 입력된다. 트랜지스터 Tr7은 고전위 전원 Vcc에 접속된 드레인 및, 트랜지스터 Tr8의 출력 단자 T0와 드레인 양쪽 모두에 접속된 소오스를 갖는다. 트랜지스터 Tr8는 저전위 전원 Vss에 접속된 소오스를 갖는다. 이들 트랜지스터 Tr7 및 Tr8는 출력 버퍼(13)를 구성한다. 이 출력 버퍼(13)에서 트랜지스터 Tr7 및 Tr8 중 어느 하나의 트랜지스터는 래치 회로(11a,11b)에서 전송된 상보 신호에 의해 턴온된다. 트랜지스터 Tr7 및 Tr8의 전환 동작에 따라, 출력 데이타 Dout은 출력 단자 T0에서 출력된다.
전송 게이트 제어기(12)는 NOR 게이트(14), NAND 게이트(15) 및 인버터(16a,16b)를 구비하며, 제어 신호 /RAS 및 /CAS에 기초하여 래치 제어 신호 LA2를 생성한다. 제어 신호 /RAS는 NOR 게이트(14)의 제1입력 단자에 입력된다. 제어 신호 /CAS는 지연 회로를 구성하는 짝수개의 인버터(16a)를 통해 NAND 게이트(15)의 제1입력 단자에 입력되고 NAND 게이트(15)의 제2입력 단자에 각각 입력된다. NAND 게이트(15)의 출력 신호는 단일 인버터(16b)를 통해 NOR 게이트(14)의 제2입력 단자에 입력된다.
전송 게이트 제어기(12)는 제5도에 도시된 바와 같이 제어 신호 /RAS 및 /CAS가 로우 레벨이 되는 시점부터 제1지연 시간 t1이 경과한 후, 하이 레벨 래치 제어 신호 LA2를 출력한다. 다음으로, 이 래치 제어 신호 LA2는 제어 신호 /RAS 및 /CAS 중 적어도 하나가 하이 레벨이 되는 시점부터 제2지연 시간이 경과한 후 로우 상태로 된다. 지연 시간 t1은 NAND 게이트(15)와 인버터(16b) 및 NOR 게이트(14)의 동작 시간의 합에 의해 결정되고, 제어 신호 /CAS가 로우 레벨로 강하하는 시점에서부터 래치 제어 신호 LA2가 하이 레벨로가는 시점까지 제어 신호 /RAS가 로우 레벨(제어 신호 /RAS가 로우(L) 레벨로 유지됨)에 있게 되는 기간 동안의 시간을 의미한다. 한편 지연 시간 t2는 인버터 쌍(16a), NAND 게이트(15), 단일 인버터(16b) 및 NOR 게이트(14)의 동작 시간의 합에 의해 결정된다. 또한 이 지연 시간 t2는 제어 신호 /CAS가 하이 레벨로 되는 시점에서부터 래치 제어 신호 LA2의 로우 레벨이 되는 시점까지 즉, 래치 제어 신호 LA2가 로우 레벨인 전후 기간 동안의 시간을 의미한다. 결과적으로 지연 시간 t2는 인버터(16a)의 동작 시간 지연만큼 지연 시간 t1보다 더 길어진다.
페이지 모드에서 I/O 버퍼 회로(2)의 출력 버퍼부의 동작은 제5도를 참조하여 이하에 기술한다. 메모리 셀로부터의 셀 데이타 판독 동작은 제어 신호 /RAS가 로우 레벨이고 제어 신호 /CAS가 로우 레벨로 강하한 후 개시된다. 컬럼 어드레스 신호에 기초하여, 판독 데이타 CB 및 /CB는 소정 시간 지연으로 공통 버스(20)상에서 판독된다. 공통 버스(20) 상에서 판독 데이타 CB 및 /CB를 판독하기전에, 래치 제어 신호 LA2는 지연 시간 t1 이후에 제어 신호 /CAS의 강하 시점에서부터 하이 레벨로 상승한다. 래치 제어 신호 LA2의 상승과 동시에 전송 게이트 Tr5 및 Tr6이 개방되어 판독 데이타 CB 및 /CB가 공통 버스(20)로부터 래치 회로(11a,11b)에 공급될 수 있다. 지연 시간 TLcas이후의 제어 신호 /CAS의 상승 및 지연 시간 t2가 경과한 다음, 래치 제어 신호 LA2는 로우 레벨로 강하한다. 신호 LA2가 강하함과 동시에 전송 게이트 Tr5 및 Tr6이 폐쇄된다. 그러나 래치 회로(11a,11b)는 판독 데이타 CB 및 /CB를 래치하고 계속해서 출력 버퍼(13)에 판독 데이타를 공급한다. 래치된 판독 데이타 CB 및 /CB에 기초하여, 출력 버퍼(13)는 출력 데이타 Dout를 계속하여 출력한다.
제어 신호 /CAS가 하이 레벨로 상승한 경우, 컬럼 어드레스 신호는 변경된다. 그후 제어 신호 /CAS가 로우 레벨로 강하하면, 새롭게 선택된 메모리 셀의 판독 데이타 CB 및 /CB가 공통 버스(20) 상에서 출력되고, 계속하여 이 출력 버퍼(13)는 상기 방식으로 판독 데이타 CB 및 /CB에 기초하여 출력 데이타 Dout를 출력한다.
따라서, 본 실시예에 따른 데이타 출력 장치에 있어서, 제어 신호 /CAS의 상승 이후의 소정 지연 시간 t2가 경과할 경우, 래치 제어 신호 LA2는 로우 레벨로 하강하고, 판독 데이타 CB 및 /CB는 래치 회로(11a,11b)에서 래치된다. 따라서 공통 버스(20) 상에서 판독 데이타 CB 및 /CB의 판독 동작이 완료되기 전에 제어 신호 /CAS를 로우 레벨로 유지시킬 필요가 없다. 환언하면 공통 버스(20) 상에서 데이타 CB 및 /CB에 대한 판독 동작이 완료되기 전에 제어 신호 /CAS는 하이 레벨로 세팅될 수 있다. 이것은 제어 신호 /CAS가 로우 레벨에서 유지되는 보다 짧은 시간 TLcas동안 허용된다. 따라서 DRAM의 동작 조건이나 메모리 셀 어레이의 기본 성능을 변화시키지 않고, 판독 속도를 향상시키기 위해 판독 사이클을 단축시키는 것이 가능하다.
비록 본 발명의 일실시예만을 기술하였지만 본 발명의 사상 또는 범위를 일탈함이 없이 본 발명을 여러 다른 특정한 형태로 구현할 수도 있다는 것을 당업자들은 명백하게 이해할 수 있을 것이다.
본 실시예는 제한적인 것이 아니라 예시적인 것으로 간주되며 본 발명은 본 명세서에 기술된 상세한 설명에 국한되지 않고 첨부된 특허청구의 범위내에서 변형될 수도 있다.

Claims (7)

  1. 메모리 장치에 제공된 적어도 하나의 제어 신호에 기초하여 셀 데이타가 판독 데이타로서 독출되는 복수의 메모리 셀을 포함하는 반도체 메모리 장치에 있어서, 상기 메모리 셀등 중 하나의 셀에서 판독 데이타를 수신하고 상기 판독 데이타를 출력하는 전송 게이트와; 상기 메모리 장치에 공급된 제어 신호에 기초하여 래치 제어 회로를 생성하고 상기 전송 게이트의 전환을 제어하기 위해 상기 전송 게이트에 상기 래치 제어 신호를 공급하는 전송 게이트 제어기와; 상기 전송 게이트에서 전송된 상태 판독 데이타를 래치하는 래치 회로롸; 상기 래치 회로에 의해 래치된 상기 판독 데이타에 따라 데이타를 생성하고, 상기 전송 게이트가 턴오프될 때에도 상기 래치 회로와 관련하여 생성한 상기 데이타를 출력하는 출력 버퍼와; 상기 전송 게이트 제어기 내에 내장되고, 상기 메모리 장치에 공급된 제어 신호의 레벨을 전환시킨 후 소정 지연 시간(t2)에 상기 전송 게이트를 턴오프하는 방식으로 상기 래치 제어 신호에 대해 레벨 전환 타이밍을 제어하는 지연 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 지연 회로는 상기 메모리 장치에 공급된 제어 신호를 직접 수신하는 제1입력 단자 및 직렬 접속된 한쌍의 인버터를 통해 제어 신호를 수신하는 제2입력 단자를 갖는 생성물 생성 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 전송 게이트 제어기에서 출력된 상기 래치 제어 신호에 기초하여 턴온 또는 턴오프되는 스위칭 소자를 구비하고, 상기 스위칭 소자는 턴온될 때 상기 메모리 셀들 중 하나의 셀에서 판독된 판독 데이타를 상기 래치 회로에 출력하고, 턴오프될 때 판독 데이타가 상기 래치 회로에 출력되는 것을 금지하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 전송 게이트 제어기는 로우 어드레스 스트로브 신호(/RAS) 및 컬럼 어드레스 스트로브 신호(/CAS)를 수신하고, 상기 로우 및 컬럼 어드레스 스트로브 신호가 로우 레벨인 때 상기 전송 게이트를 스위치 온하고 상기 로우 어드레스 스트로브 신호가 로우 레벨이고 상기 컬럼 어드레스 스트로브 신호가 하이 레벨인 때 상기 전송 제어기를 스위치 오프하는 래치 제어 신호를 출력하고, 상기 지연 회로는 상기 컬럼 어드레스 스트로브 신호를 하이 레벨로 상승시킨 후 상기 소정 지연 시간(t2)만큼 상기 래치 제어 신호를 하이 레벨에서 로우 레벨로의 전이를 지연시키는 것을 특징으로 하는 반도체 메모리 장치.
  5. 로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 로우 어드레스를 나타내는 신호 및 컬럼 어드레스를 나타내는 신호에 기초하여 셀 데이타 판독 동작을 실행하는 반도체 메모리 장치에 있어서, 페이지 모드에서 상기 반도체 메모리 장치에 의해 연속적으로 판독되는 데이타를 포함하는 복수의 메모리 셀을 갖는 메모리 셀 어레이(6)와; 상기 메모리 셀들 중 하나의 셀에서 판독되는 상기 셀 데이타를 판독 데이타로서 수신하는 스위칭 소자(Tr5,Tr6)와; 상기 스위칭 소자에 공급된 상기 로우 어드레스 스트로브 신호 및 컬럼 어드레스 스트로브 신호에 응답하여 상기 스위칭 소자를 작동 또는 비작동시키기 위한 래치 제어 신호를 발생하는 게이트 제어기(12)와; 상기 스위칭 소자에서 전송된 상기 판독 데이타를 래치하는 래치 회로(11a,11b)와; 상기 래치 회로에 의해 래치된 상기 판독 데이타에 기초하여 데이타를 출력하는데, 상기 스위칭 소자가 비작동 상태일 때 상기 래치 회로에서 출력된 상기 판독 데이타에 기초하여 데이타를 계속적으로 출력하는 출력 버퍼(13)를 구비하고, 상기 게이트 제어기(12)는 상기 로우 어드레스 스트로브 신호와 상기 컬럼 어드레스 스트로브 신호가 저레벨일 때 상기 스위칭 소자를 작동시키고, 상기 로우 어드레스 스트로브 신호가 저레벨이고 상기 컬럼 어드레스 스트로브 신호가 고레벨일 때, 소정의 지연 시간(t2)이 경과한 후에 상기 스위칭 소자를 비작동 상태로 하도록 상기 래치 제어 신호(LA2)를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 게이트 제어기(12)는 상기 컬럼 어드레스 스트로브 신호를 수신하는 제1입력 단자 및 짝수개의 인버터 단(16a)을 통해 상기 컬럼 어드레스 스트로브 신호를 수신하는 제2입력 단자를 갖는 NAND 게이트(15)를 포함하는 지연 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서, 상기 게이트 제어기(12)는 상기 로우 어드레스 스트로브 신호가 공급되는 제1입력 단자와 제2입력 단자를 갖는 NOR 게이트(14)와; 상기 컬럼 어드레스 스트로브 신호가 공급되는 제1입력 단자와, 짝수개의 인버터 단(16a)을 통해 상기 컬럼 어드레스 스트로브 신호를 수신하는 제2입력 단자를 갖는 NAND 게이트(15)를 구비하고, 상기 NAND 게이트(15)의 출력 신호는 인버터(166)를 통해 상기 NOR 게이트(14)의 상기 제2입력 단자에 입력되는 것을 특징으로 하는 반도체 메모리 장치.
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