KR0137341B1 - 리셋 기능을 가지는 동기식 반도체 메모리 장치 - Google Patents
리셋 기능을 가지는 동기식 반도체 메모리 장치Info
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Abstract
본 발명은 소정의 제어 클럭에 따라 외부에서 입력되는 소정의 입력 신호와 접속하는 제어 레지스터와, 다수의 메모리 셀을 가지는 메모리 셀 어레이와, 상기 메모리 셀 어레이 중 소정의 메모리 셀 어레이를 선택하기 위한 로우 및 컬럼 디코더와, 상기 메모리 셀 어레이와 접속하여 라이트 동작을 제어하는 라이트 드라이버와, 상기 메모리 셀 어레이와 접속하여 셀 데이터를 감지 증폭하기 위한 센스 앰프와, 상기 라이트 드라이버 및 상기 센스 앰프를 제어하기 위한 제어 회로와, 외부에서 공급되는 출력 인에이블 신호에 의하여 제어되는 데이터 출력 버퍼를 구비하는 반도체 메모리 장치에 있어서, 파워-온 또는 칩 디세이블 상태가 될 때를 감지한 후 리셋 신호를 발생하여 상기 디코더, 상기 제어 회로 및 상기 데이터 출력 버퍼를 리셋하거나 또는 상기 제어 레지스터를 리셋하는 리셋 회로를 구비하여 상기 파워-온시 칩 내의 과도 전류 및 상기 칩 디세이블시 스탠드바이 전류를 차단함을 특징으로 한다. 본 발명에 의하여 파워-온 또는 칩 디세이블 모드를 감지하여 파워-온시 모든 워드라인이 선택되어 과다한 전류가 흐르는 것을 방지하고, 칩 디세이블시 스탠드바이 전류를 감소시킬 수 있을뿐만 아니라, 안정된 동작을 수행하므로서 칩 신뢰성을 향상시킬 수 있는 효과가 있다.
Description
제1도는 종래의 기술에 의한 반도체 메모리 장치의 개략적 블록 다이어그램.
제2도는 제1도에 따른 어드레스 입력 버퍼 및 어드레스 레지스터의 제1실시예를 보이는 도면.
제3도는 제1도에 따른 어드레스 입력 버퍼 및 어드레스 레지스터의 제2실시예를 보이는 도면.
제4도는 제1도에 따른 어드레스 입력 버퍼 및 제어 레지스터의 상세 회로를 보이는 도면.
제5도는 제2도 내지 제4도에 따른 타이밍도이다.
제6도는 본 발명에 의한 반도체 메모리 장치의 제1실시예를 보이는 개략적 블록 다이어그램.
제7도는 본 발명에 의한 반도체 메모리 장치의 제2실시예를 보이는 개략적 블록 다이어그램.
제8도는 제6도에 따른 어드레스 입력 버퍼 및 어드레스 레지스터의 구성을 보이는 도면.
제9도는 제6도에 따른 어드레스 입력 버퍼 및 어드레스 레지스터의 구성을 보이는 도면.
제10도는 제6도 및 제7도에 따른 어드레스 입력 버퍼 및 제어 레지스터의 구성을 보이는 도면.
제11도는 본 발명에 따른 어드레스 레지스터 또는 제어 레지스터의 제1실시예를 보이는 도면.
제12도는 본 발명에 따른 어드레스 레지스터 또는 제어 레지스터의 제2실시예를 보이는 도면.
제13도는 본 발명에 따른 어드레스 레지스터 또는 제어 레지스터의 제3실시예를 보이는 도면.
제14도는 과도 전류를 차단하기 위한 본 발명에 따른 반도체 메모리 장치를 보이는 도면.
제15도는 본 발명에 따른 리셋 회로를 보이는 도면.
제16(a)도 및 제16(b)도는 제15도에 따른 타이밍도를 보이는 도면.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 외부에서 입력되는 클럭신호에 동기되어 리이드 및 라이트 동작을 수행하게 되는 동기식 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치의 고집적화 및 동작의 고속화에 대응하여 외부에서 공급되는 시스템 클럭에 동기시켜 리이드 및 라이트 동작을 고속으로 수행하는 동기식 반도체 메모리 장치는 일반적으로 각종 구성 소자가 외부에서 공급되는 클럭에 대응하여 모든 동작이 수행된다. 즉, 동기식 반도체 메모리 장치에 있어서는 외부에서 입력되는 어드레스 신호, 칩 인에이블 신호, 라이트 인에이블 신호 및 데이터 입력(data in)신호등을 외부에서 공급되는 클럭에 동기시켜 칩 내부에 사용하기 위하여 클럭 신호를 이용하여 모든 입력 레지스터를 제어하며, 이러한 클럭을 이용하여 워드라인 드라이버, 센스 앰프 및 데이터 출력 버퍼등을 제어하게 된다.
제1도는 종래의 기술에 의한 반도체 메모리 장치의 개략적 블록 다이어그램이다. 제1도의 반도체 메모리 장치는 외부에서 입력되는 어드레스 신호 XAi(i=0, 1-n)를 어드레스 입력 버퍼 30을 통하여 저장하는 어드레스 레지스터 2와, 외부에서 입력되는 칩 인에이블 신호를 칩 인에이블 신호 입력 버퍼 32를 통하여 저장하는 칩 인에이블 레지스터 4와, 외부에서 공급되는 라이트 인에리블 신호를 라이트 인에이블 신호 버퍼 34를 통하여 저장하는 라이트 어드레스 레지스터 6과, 외부에서 입력되는 데이터를 입력하는 데이터 입력버퍼 40을 통하여 저장하는 데이터 입력 어드레스 레지스터 8을 구비하고 있다. 또한, 제1도에 도시된 반도체 메모리 장치는 어드레스 레지스터 2에 접속하여 어드레스 레지스터 2로부터 출력되는 어드레스 신호를 입력하여 디코딩하기 위한 로우 디코더 10 및 컬럼 디코더 12와 로우 디코더 10 및 컬럼 디코더 12에 각각 접속하여 메모리 셀 어레이 18내의 메모리 셀을 선택하기 위한 로우 선택 로직 회로 16 및 컬럼 선택 로직 회로 22와, 칩 인에이블 레지스터 4 및 라이트 인에이블 레지스터 6에 접속하여 라이트 드라이버 24 및 센스 앰프 26을 제어하기 위한 제어 회로 14와, 외부에서 공급되는 출력인에이블 신호에 의하여 제어되는 데이터 출력 버퍼를 구비하고 있다. 입출력선 1/0는 버퍼 40을 통하여 데이터 입력 레지스터 8과 접속하며 데이터 출력 버퍼 28과 접속하고 있다.
공지된 바와 같이, 메모리 셀 어레이 18은 로우 방향으로 배열된 워드라인 및 컬럼 방향으로 배열된 비트라인에 접속하는 메트릭스 형태로 배열된 다수의 메모리 셀을 구비하고 있다. 어드레스 신호 XAi중의 로우 어드레스 신호는 로우 디코더 10에 의하여 디코딩 된 후 워드라인을 선택하게 되며, 컬럼 어드레스 신호는 컬럼 디코더 12에 의하여 디코딩 된 후 비트라인을 선택하게 된다.
데이터 입력 레지스터를 통하여 입력되는 데이터는 라이트 드라이버 24를 통하여 메모리 셀 어레이 18 내의 선택된 메모리 셀로 라이트되며, 선택된 메모리 셀로부터 출력되는 셀 데이타는 센스 앰프 26을 통하여 감지 중폭된 후 데이터 출력 버퍼 28을 통하여 외부로 출력된다.
제1도에 도시된 반도체 메모리 장치와 같이 외부에서 입력되는 클럭 XCK에 동기를 맞추어 리이드 및 라이트 동작을 수행하는 동기식 반도체 메모리 장치에서는 외부에서 입력되는 어드레스 신호 XAi, 칩 인에이블 신호및 데이터 XDIN을 각각 입력하는 어드레스 레지스터 2, 칩 인에이블 레지스터 4 및 라이트 인에이블 레지스터 6 및 데이터 입력 레지스터 8와 같은 제어 레지스터를 외부에서 입력되는 클럭 XCK에 동기를 맞추어 제어되도록 구성하여 전체적인 반도체 메모리 장치의 동작을 결정하게 된다.
제2도는 제1도에 따른 어드레스 입력 버퍼 및 어드레스 레지스터의 제1실시예를 보이는 도면이다. 제2도에 어드레스 입력 버퍼 30은, 외부에서 입력되는 어드레스 XAi를 입력하여 반전하기 위한 인버터 42와, 인버터 42의 출력 신호를 소정시간 동안 지연하기 위한 지연 회로 44로 구성된다. 어드레스 레지스터 2는, 어드레스 입력 버퍼 30으로부터 입력되는 신호를 전송하며 제어 클럭 CK1 및에 의하여 각각 제어되는 PMOS 트랜지스터 46 및 NMOS 트랜지스터 48로 구성된 제1전송 게이트와, 제1전송 게이트에 접속하여 전송된 신호를 래치하기 위한 인버터 50, 52로 구성된 제1래치 회로와, 제1래치 회로에 접속하며 제어 클럭및 CK2에 의하여 각각 제어되는 PMOS 트랜지스터 54 및 NMOS 트랜지스터 56으로 구성된 제2전송 게이트와, 제2전송 게이트에 접속하여 전송된 데이터를 래치하기 위한 인버터 58, 60으로 구성된 제2래치 회로로 구성되어 있다. 어드레스 레지스터 2로부터 출력된 신호는 로우 및 컬럼 디코더를 통하여 로우 선택 신호 WL 및 컬럼 선택 신호 Yi/를 인에이블 시키고, 로우 선택 신호 WL 및 컬럼 선택 신호 Yi/는 소정의 워드라인 및 비트라인을 지정하게 된다.
제3도는 제1도에 따른 어드레스 입력 버퍼 및 어드레스 레지스터의 제2실시 예를 보이는 도면이다. 제3도에 도시된 어드레스 입력 버퍼 및 어드레스 레지스터는 제1도에 도시된 제2전송 게이트 및 제2래치 회로를 로우 및 컬럼 어드레스 회로에 구비하여 구성한 것으로, 각 구성 소자는 제2도에 회로 구성과 동일하다.
제4도는 제1도에 따른 어드레스 입력 버퍼 32, 34, 40 및 칩 인에이블 레지스터 4, 라이트 인에리블 레지스터 6 및 데이터 입력 레지스터의 8의 상세 회로를 보이는 도면이다. 제4도에 도시된 제어 레지스터의 각 구성 소자 또는 제2도에 도시된 회로의 구성과 동일하다. 제4도에 도시된 제어 레지스터의 출력 신호는 제어 회로 14 및 라이트 드라이버 24를 제어하는 신호를 출력한다.
제2도 내지 제4도에 구비된 각 지연 회로들은 외부에서 입력되는 클럭 신호 XCK 및 칩 인에이블 신호등을 비롯한 외부 제어 입력 신호들 사이의 셋업 시간 및 홀드 시간을 제어하기 위하여 제공된다.
제5도는 제2도 내지 제4도에 따른 타이밍도이다. 제5도에 도시된 타이밍도에 있어서, 외부에서 입력되는 어드레스 신호 XAi등을 비롯한 도시하지 않은 칩 인에이블 신호, 라이트 인에이블 신호및 데이터 XDIN은 클럭 XCX 보다 셋업 시간만큼 앞서 입력된다. 클럭 XCK가 논리 로우상태에서 논리하이상태로 변화하면 클럭 CK1 및에 의하여 제1전송 게이트는 탄온되어 있는 상태이므로 외부 입력 신호는 제1래치 회로에 저장되고, 클럭 CK2 및에 의하여 제2전송 게이트는 턴오프되어 있는 상태이므로 제2전송 게이트를 통하여 제2래치 회로로 전달되지 않는다.
소정 시간 경과 후, 클럭 CK1 및에 의하여 제1전송 게이트는 턴오프되어 외부 입력 신호들은 제1전송 게이트를 통하여 제1래치 회로로 입력될 수 없으며, 클럭및 CK2 의하여 제2전송 게이트는 턴온되어 제1래치 회로에 저장된 신호들은 제2전송 게이트를 통하여 제2래치 회로에 저장된 후 로우 선택 신호 WL 및 컬럼 선택 신호 Yi/를 인에이블시키거나, 혹은 제어 회로 14 및 라이트 드라이버 24를 제어하는 출력 신호를 발생하게 된다.
소정 시간 경과 후 클럭 CK1 및에 의하여 제1전송 게이트는 턴온되어 외부 입력 신호들은 제1전송 게이트를 통하여 제1래치 회로로 입력될 수 있으며, 클럭및 CK2에 의하여 제2전송 게이트는 턴온프되어 제1래치 회로에 저장된 신호들은 제2전송 게이트를 통하여 제2래치 회로에 입력 될 수 없다.
외부 입력 클럭의 논리 상태가 계속하여 변화함에 따라 제2도 내지 제4도에 도시된 각 회로들은 상술한 바와 같은 동작을 계속하여 반복 수행하게 된다.
이때, 인버터 58 및 60으로 구성된 제2래치 회로는 최종적으로 로우 선택 신호 WL 및 컬럼 선택 신호 Yi/또는 제어 신호 14 및 라이트 드라이버 24를 제어하기 위한 신호를 저장하고 있으며, 클럭및 CK2가 계속하여 오프 상태를 유지하게 되면 전단의 제1전송 게이트 및 제2래치 회로들의 동작에 무관하게 현재 보존하고 있는 신호를 계속하여 유지하게 된다.
그러나, 칩 전체의 전원이 파워-온(power-on)된 후 클럭및 CK2가 PMOS 트랜지스터 54 및 NMOS 트랜지스터 56을 턴온시켜 제2래치 회로에 저장되는 신호를 일정한 값으로 유지하기 이전까지는 제2래치 회로에 저장된 신호 값은 알 수 없는 상태가 되고 만다.
만약 파워-온시 로우 및 컬럼 디코더 10, 12에 접속하는 제2래치 회로 내에 로우 선택 신호 WL을 인에이블시키는 신호가 설정되어지는 경우 칩 전체의 워드라인이 모두 인에이블되어 모든 메모리 셀에서 전류를 흘리게 되어 칩 전체에서는 막대한 양의 전류가 흐르는 현상이 발생하게 된다.
또한, 파워-온시, 로우 및 컬럼 디코더 10, 12에 접속하는 제2래치 회로 내에 컬럼 선택 신호 Yi/를 인에이블시키는 신호가 설정되어지는 경우 제1도의 Y패스를 인에이블시키게 되므로 과도한 전류 소모가 발생하게 된다.
한편, 파워-온시, 제4도에 도시된 바와 같은 칩 인에이블 레지스터, 라리트 인에이블 레지스터 및 데이터 입력 레지스터의 제2래치 회로 내에 제어 회로 14 및 라이트 인에이블 회로 24를 인에이블시키는 신호가 설정되어지는 경우에도 역시 과도한 전류가 흐르게 되어 동작 특성에 나쁜 영향을 미치게 된다.
즉, 상술한 바와 같은 동작으로 인하여 순간적으로 과도한 전류가 칩에 흐르게 되어 칩 신뢰성에 큰 영향을 미치게 된다. 또한, 칩이 디세이블 상태가 되어 스탠드바이(stand-by)상태가 되었을 경우, 그 이전 상태에서 인에이블되었던 워드라인이 최소한 하나 이상은 이에이블되어 있으므로 인하여 아러한 워드라인에 연결된 모든 메모리 셀에 전류가 흐르게 되어 스탠드바이 전류를 증가시키게 되는 나쁜 문제점이 있었다.
따라서, 본 발명의 목적은 리셋 회로를 구비하여 파워-온 또는 칩 디세이블 모드를 감지하여 칩 전체를 리셋시켜 안정된 동작을 수행할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 파워-온 또는 칩 디세이블 모드를 감지하여 파워-온시 모든 워드라인이 선택되어 과다한 전류가 흐르는 것을 방지하고, 칩 디세이블시 스탠바이 전류를 감소시킬 수 있는 반도체 메모리 장치를 제공함으로서 달성된다.
본 발명의 또다른 목적은 파워-온시 또는 칩 디세이블시, 안정된 동작을 수행하므로서 칩 신뢰성을 향상시킬 수 있는 반도체 메모리 장치를 제공함에 있다.
상술한 바와 같은 본 발명의 목적은 소정의 제어 클럭에 따라 외부에서 입력되는 소정의 입력 신호와 접속하는 제어 레지스터와, 다수의 메모리 셀을 가지는 메모리 셀 어레이와, 사기 메모리 셀 어레이 중 소정의 메모리 셀 어레이를 선택하기 위한 로우 및 컬럼 디코더와, 상기 메모리 셀 어레이와 접속하여 라이트 동작을 제어하는 라이트 드라이버와, 상기 메모리 셀 어레이와 접속하여 셀 데이터를 감지 증폭하기 위한 센스 앰프와, 상기 라이트 드라이버 및 상기 센스 앰프를 제어하기 위한 제어 회로와, 외부에서 공급되는 출력 인에이블 신호에 의하여 제어되는 데이터 출력버퍼를 구비하는 반도체 메모리 장치에 있어서, 파워-온 또는 칩 디세이블 상태가 될 때를 감지한 후 리셋 신호를 발생하여 상기 디코더, 상기 제어회로 및 상기 데이터 출력 버퍼를 리셋하거나 또는 상기 레지스터를 리셋하는 리셋 회로를 구비하여 상기 파워-온시 칩 내의 과도 전류 및 상기 칩 디세이블시 스탠바이 전류를 차단함을 특징으로 하는 반도체 메모리 장치를 제공하므로써 달성된다.
이하, 본 발명을 첨부한 도면을 참조하여 더욱 상세하게 설명한다.
본 발명의 설명에 있어서, 종래의 기술과 동일한 구성 소자에는 종래의 기술설명에서 사용되었던 동일한 참조 번호를 사용한다.
제6도는 본 발명에 의한 반도체 메모리 장치의 개략적 블록 다이어그램이다. 메모리 장치의 구성은 파워-온시 또는 칩의 디세이블 상태를 감지하여 리셋 신호를 만드는 리셋 회로 62를 구비하여 리셋 신호를 로우 디코더 10, 컬럼 디코더 12, 제어 회로 14, 데이터 출력 버퍼 28을 제어함으로써 파워-온시 모든 워드라인이 선택되어 과다한 전류가 흐르는 현상을 방지하며, 또한 칩이 디세이블 모드가 되는 경우, 리셋 회로 62가 동작하므로서 스탠바이전류를 줄일 수 있는 효과가 있다.
제6도에서 리셋회로 62를 제외한 나머지의 구성들은 제1도의 구성들과 동일하다.
제7도는 본 발명에 의한 반도체 메모리 장치의 제2실시예를 보이는 개략적 블록 다이어그램이다.
제7도의 본 발명에 의한 반도체 메모리 장치의 구성은 파워-온시 또는 칩의 디세이블 상태를 감시하여 리셋 신호를 만드는 리셋 회로 62를 구비하여 리셋 신호를 어드레스 레지스터 2 및 라이트 인에이블 레지스터 6, 데이터 출력 버퍼 28을 제어함으로써 파워-온시 모든 워드라인이 선택되어 과다한 전류가 흐르는 현상을 방지하며, 또한 칩이 디세이블 모드가 되는 경우, 리셋 회로 62가 동작하므로서 스탠바이 전류를 줄일 수 있는 효과가 있다.
제7도에서 리셋회로 62를 제외한 나머지의 구성들은 제1도와 동일하다.
제8도는 제6도에 따른 어드레스 입력 버퍼 및 어드레스 레지스터의 구성을 보이는 도면이다. 제8의 구성은 제3도의 종래의 기술에 의한 어드레스 입력 버퍼 및 메모리 장치의 구성과 유사하다. 제8도의 본 발명에 의한 어드입력 버퍼 및 어드레스 레지스터의 구성에 있어서는 제2전송 게이트 및 제2래치 회로가 로우디코더 및 컬럼 디코더의 내부에 구성되어 있으며, 인버터 58 및 60으로 구성된 제2래치 회로와 로우 및 컬럼 디코더 10, 12 사이에 형성되며 게이트 단자에 리셋 회로 63로부터 출력되는 리셋 신호 RESET이 NMOS 트랜지스터 64로 구성된 리셋 제어회로가 더 구비되어 있다. 클럭및 CK2가 오프 상태를 유지하고, 파워-온 또는 칩 디세이블이 되면 이에 대응하여 발생되는 소정의 펄스 폭을 가지는 논리 하이 상태의 리셋 신호 RESET가 입력되어 NMOS 트랜지스터 64는 턴온되어 노드 L1에 설정되는 전압을 모두 접지전압단으로 방전하여 로우 선택 신호 WL 및 컬럼 선택 신호 Yi/를 디세이블시키게 된다. 한편, 논리 하이 상태의 리셋 신호 RESET 가 다시 논리 로우 상태가 되면 NMOS트랜지스터 64는 턴 오프되어 제2래치 회로는 이러한 상태를 계속하여 유지하므로 리셋 상태는 계속된다.
제9도는 제7도에 따른 어드레스 입력 버퍼 및 어드레스 레지스터의 구성을 보이는 도면이다. 제9도의 구성은 제2도의 종래의 기술에 의한 어드레스 입력 버퍼 및 어드레스 레지스터의 구성과 유사하다. 제9도의 본 발명에 의한 어드입력 버퍼 및 어드레스 레지스터의 구성에 있어서는 제1 및 제2전송 게이트 그리고 제1 및 제2래치 회로가 모두 어드레스 레지스터 내에 구비되어 있으며, 인버터 58 및 60으로 구성된 제2래치 회로와 로우 및 컬럼 디코더 10, 12 사이에 게이트 단자에 리셋 회로 63로부터 출력되는 리셋 신호 RESET이 입력되는 NMOS 트랜지스터 64가 구성된 더 구비되어 있다. 클럭및 CK2가 오프 상태를 유지하고, 파워-온 또는 칩 디세이블이 되면 이에 대응하여 발생되는 소정의 펄스 폭을 가지는 논리 하이 상태의 리셋 신호 RESET가 입력되어 NMOS 트랜지스터 64는 턴온되어 노드 L1에 설정되는 전압을 모두 접지전압단으로 방전하여 로우 선택 신호 WL 및 컬럼 선택 신호 Yi/를 디세이블시키게 된다. 한편, 논리 하이 상태의 리셋 신호 RESET가 다시 논리 로우 상태가 되면 NMOS 트랜지스터 64는 턴 오프되어 제2래치 회로는 이러한 상태를 계속하여 유지하므로 리셋 상태는 계속된다.
제10도는 제6도 및 제7도에 따른 어드레스 입력 버퍼 32, 34, 40 및 칩 인에이블 레지스터 4, 라이트 인에이블 레지스터 6 및 데이터 입력 레지스터 8과 같은 제어 레지스터의 상세 회로를 보이는 도면이다. 제10도에 도시된 어드레스 입력 버퍼 및 제어 레지스터의 각 구성 소자 또한 제8도 및 제9도에 도시된 회로의 상세회로와 동일하다. 제10도의 인버터 58 및 60으로 구성된 제2래치 회로의 출력단에 게이트 단자에 리셋 회로 63로부터 출력되는 리셋 신호 RESET이 입력되는 NMOS 트랜지스터 64가 더 구비되어 있다. 이러한 어드레스 입력 버퍼 및 제어 레지스터의 동작은 제6도 내지 제7도에 도시된 어드레스 입력 버퍼 및 어드레스 레지스터의 동작과 유사하며, 제어 레지스터의 출력 신호는 제어 회로 14 및 라이트 드라이버 24를 제어하는 신호를 출력한다.
제8도, 제9도 및 제10도에 있어서, 로우 및 컬럼 디코더 10, 12 및 제어 회로 14 및 라이트 드라이버 24를 제어하는 노드 L1, L2에 실리는 출력 신호가 로우디세이블인 경우, 하이 액티브 펄스인 리셋신호 RESET를 사용하여 리셋하게 된다.
제11도는 본 발명에 따른 어드레스 레지스터 또는 제어 레지스터의 제1실시예를 보이는 도면이다.
제11도에 도시된 본 발명에 의한 어드레스 레지스터 및 제어 레지스터의 구성은 제2전송 게이트 및 제2래치 회로 사이에 형성되며 게이트 단자로 리셋 신호이 입력되면 소오스 단자로 전원전압 VCC가 입력되는 PMOS 트랜지스터 66로 구성된 리셋 제어 회로를 더 구비하고 있다. 제11도에 도시된 어드레스 레지스터 또는 제어레지스터는 로우 컬럼 디코더 10, 12 및 제어 회로 14 및 라이트 드라이버 24를 제어하는 노드 L1, L2에 실시는 출력 신호가 로우 디세이블인 경우, 로우 액티브 펄스인 반전리셋 신호를 사용하여 리셋하게 된다.
제12도는 본 발명에 따른 어드레스 레지스터 또는 제어 레지스터의 제 2실시예를 보이는 도면이다.
제12도에 도시된 본 발명에 의한 어드레스 레지스터 및 제어 레지스터의 구성을 제2래치 회로의 출력단에 형성되며 게이트 단자로 리셋 신호이 입력되며 소오스 단자로 전원전압 VCC가 입력되는 PMOS 트랜지스터 66을 더 구비하고 있다. 제12도에 도시된 어드레스 레지스터 또는 제어 레지스터는 로우 및 컬럼 및 디코더 10, 12 및 제어 회로 14 및 라이트 드라이버 24를 제어하는 노드 L1, L2에 실리는 출력 신호가 하이 디세이블일 때, 로우 액티브 펄스인 반전 리셋 신호이 리셋하게 된다.
제13도는 본 발명에 따른 어드레스 레지스터 및 제어 레지스터의 제3 실시예를 보이는 도면이다.
제13도에 도시된 본 발명에 의한 어드레스 레지스터 및 제어 레지스터의 구성을 제2래치 회로의 인버터 60의 출력단에 소오스 단자가 접속하고 게이트 단자로 리셋 신호이 입력되며 NMOS 트랜지스터 64를 더 구비하고 있다. 제13도에 도시된 어드레스 레지스터 또는 제어 레지스터는 로우 및 컬럼 및 디코더 10, 12 및 제어 회로 14 및 라이트 드라이버 24를 제어하는 노드 L1, L2에 실리는 출력 신호가 하이 디세이블일 때, 하이 액티브 펄스인 리셋 신호로서 리셋하게 된다.
즉, 제11도, 제12도, 제13도에 도시된 바와 같이, 제2래치 회로의 출력단에 설정되는 신호가 하이 액티브 신호인 경우 하이 액티브 리셋 신호를 사용하거나, 로우 액티브 상태의 반전 리셋 신호를 사용하여 출력단에 설정되는 신호를 로우 디세이블시키며, 제2래치 회로의 출력단에 설정되는 신호가 로우 액티브 신호인 경우 하이 액티브 리셋 신호를 사용하거나, 로우 액티브 상태의 반전 리셋 신호를 사용하여 출력단에 설정되는 신호를 하이 디세이블시키게 된다.
제14도는 과도 전류를 차단하기 위한 본 발명에 따른 반도체 메모리 장치를 보이는 도면이다. 제14도에 도시된 본 발명의 실시예는 모든 워드라인이 선택되어 과도한 전류가 흐르는 것을 막기 위하여 리셋 신호 RESET를 이용하여 반도체 메모리 장치의 동작을 리셋하기 위한 구체적인 실시예이다. 도시된 회로의 구성은 로우 디코더 신호를 입력하며 소정의 제어 클럭에 제어되는 다수의 전송 게이트 TG1 및 각각의 전송 게이트 TG1에 접속하는 다수의 래치 회로 LA1와 각각의 래치 회로 LA1의 출력단에 연결된 메인 워드라인 MWL을 디세이블하기 위한 리셋 제어 회로인 다수의 NMOS 트랜지스터 T1으로 구성되는 로우 선택 디코더와, 컬럼 디코더 신호를 입력하며 소정의 제어 클럭에 제어되는 다수의 전송 게이트 TG2 및 각각의 전송 게이트 TG2에 접속하는 다수의 래치 회로 LA2와 각각의 래치 회로 LA2의 출력단에 연결된 블록 선택 신호인 BSi를 디세이블하기 위한 리셋 제어 회로인 다수의 NMOS 트랜지스터로 구성되는 컬럼 선택 디코더와, 메인 워드라인 MWL과 블록 선택신호 BSi에 설정되는 두 신호를 입력하는 NAND게이트 NA 및 NAND 게이트 NA의 출력단에 연결된 인버터 I로 구성된 다수의 메인 워드라인 및 블록 선택신호에 실리는 신호 조합 게이트를 가지는 섹션 로우 디코더와, 섹션 로우 디코더의 출력 신호의 블록워드라인 BWL에 접속하는 다수의 메모리 셀로 구성되어 있다.
로우 선택 디코더에서 클럭및 CK2가 오프되고 파워-온이 되면 논리 하이 상태의 액티브 펄스가 입력되므로 인하여 모든 메인 워드라인(main word line) MWL을 논리 로우상태로 디세이블시키게 되고, 로우 선택 디코더 내의 래치 회로에서는 계속하여 그 상태를 유지하게 되므로 모든 섹션 디코더의 출력신호인 블록 워드라인(block word line) BWL이 잘못 인에이블되는 것을 차단할 수 있다. 이러한 동작은 컬럼 선택 디코더에서도 마찬가지로 실행될 수 있다. 즉, 논리 하이상태의 리셋 신호 RESET가 입력되면 모든 블록 선택신호 BSi은 논리 로우상태를 유지하게 되므로, 컬럼 선택 디코더내의 래치 회로에서는 계속하여 그 상태를 유지하게 되므로 모든 섹션 디코더의 출력신호인 블록워드라인 BWL이 잘못 선택되는 것을 막을 수 있다.
제15도는 본 발명에 따른 리셋 회로를 보이는 도면이다. 제15도의 리셋 회로는 전원전압 VCC와, 제7도 또는 제8도의 칩 인이에블 레지스터로부터 출력되는 칩 인에이블 신호를 입력하여 도시된 바와 같은 논리 조합 게이트를 이용하여 파워-온 또는 칩 디세이블을 감지하여 리셋 신호 RESET 또는를 발생하게 된다.
제16(a)도 및 제16(b)도는 제15도에 따른 타이밍도를 보이는 도면이다. 제16(a)도는 파워-온시 발생디는 리셋 신호 RESET의 파형을 보이며, 제16(b)도는 디세이블 발생하는 리셋 신호 RESET 또는의 파형을 보인다. 도시된 바와 같이, 리셋 신호 RESET는 논리하이의 액티브 펄스로서 그리고 리셋 신호의 논리 로우의 액티브 펄스로 각각 사용된다.
본 발명에 의하여 파워-온 또는 칩 디세이를 모드를 감지하여 파워-온시 모든 워드라인이 선택되어 과다한 전류가 흐르는 것을 방지하고, 칩 디세이블시 스탠드바이 전류를 감소시킬 수 있을뿐만 아니라, 안정된 동작을 수행하므로서 칩 신뢰성을 향상시킬 수 있는 효과가 있다.
Claims (4)
- 소정의 제어 클럭에 따라 외부에서 입력되는 입력 신호를 수신하는 제어 레지스터(2, 4, 6, 8)와, 다수의 메모리 셀을 가지는 메모리 셀어레이(18)와, 상기 메모리 셀 어레이 중 소정의 메모리 셀을 선택하기 위한 로우 컬럼 디코더(10, 12)와, 상기 메모리 셀 어레이와 연결되어 라이트 동작모드시 선택된 메모리 셀의 라이트 동작을 제어하는 라이트 드라이버(24)와, 상기 메모리 셀 어레이와 연결되어 리드 동작모드시 선택된 메모리 셀 데이터를 감지 증폭하기 위한 센스앰프(26)와, 상기 라이트 드라이버 및 상기 센스 앰프를 제어하여 데이터가 리드 또는 라이트 되게 하기 위한 제어 회로(14)와, 외부에서 공급되는 출력 인에이블신호에 응답하여 상기 센스앰프(26)로부터 출력된 데이터를 외부로 제공하는 데이터 출력 버퍼(28)를 구비하는 반도체 메모리 장치에 있어서, 상기 제어레지스터에 연결되며, 상기 반도체 메모리 장치가 파워-온 또는 칩디세이를 상태로 된 경우에, 이를 감지한 후 칩내의 과다한 전류 또는 스탠바이 전류를 줄이기 위한 리셋 신호를 발생하여 상기 로우 및 컬럼 디코더(10, 12), 상기 제어 회로(14) 및 상기 데이터 출럭 버퍼(28)가 리셋되게 하거나 상기 제어 레지스터(2, 4, 6, 8)가 리셋되게 하는 리셋 회로를 구비함을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 제어 레지스터는 외부에서 입력되는 어드레스 신호를 버퍼링한 후 저장하는 어드레스 레지스터(2)와, 외부에서 입력되는 칩 인에이블 신호를 버퍼링한 후 저장하는 칩 인에이블 레지스터(4)와, 외부에서 공급되는 라이트 인에이블 신호를 버퍼링한 후 저장하는 라이트 인에이블 레지스터(6)와, 외부에서 입력되는 데이터를 버퍼링한 후 저장하는 데이터 입력 레지스터(8)를 포함함을 특징으로 하는 반도체 메모리 장치.
- 반도체 메모리 장치에 있어서 로우 디코더 신호를 입력하며 소정의 제어 클럭에 제어되는 다수의 제1전송 게이트(TG1)와, 각각의 상기 전송 게이트에 연결되는 다수의 제1래치 회로(LA1)와, 각각의 상기 제2래치 회로의 출력단에 연결된 메인 워드라인 MWL을 디세이블하기 위한 제1리셋 제어 회로로 이루어진 로우 선택 디코더와 컬럼 디코더 신호를 입력하며 상기 제어 클럭에 제어되는 다수의 제2전송 게이트(TG2)와, 각각의 상기 제2전송 게이트에 연결되는 다수의 제2래치 회로(LA2)와, 각각의 상기 제2래치 회로의 출력단에 연결된 블록 워드라인 BWL을 디세이블하기 위한 제2리셋 제어 회로(T2)를 포함하는 컬럼 선택 디코더와, 상기 메인 워드라인과 상기 블록 워드라인에 설정되는 두 신호를 입력하는 신호 조합 게이트(NA, I)를 가지는 섹션 로우 디코더와 상기 섹션 로우 디코더의 출력신호에 연결된 메모리 셀을 복소로 가지는 접속하는 메모리 셀 어레이를 구비하여, 리셋 신호에 응답하는 상기 제1 및 제2리셋제어 회로 (T1, T2)에 의하여 상기 메인 워드라인 또는 상기 블록 워드라인이 디세이블되게 함을 특징으로 하는 반도체 메모리 장치.
- 제3항에 있어서, 제1리셋 제어 회로 및 제2리셋 제어 회로는 게이트 단자가 상기 리셋 신호에 연결되고, 드레인 단자가 상기 메인 워드라인 또는 상기 블록 워드라인에 연결되며, 소오스 단자가 접지전압단에 연결된 복수의 NMOS 트랜지스터로 구성됨을 특징으로 하는 반도체 메모리 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940003255A KR0137341B1 (ko) | 1994-02-23 | 1994-02-23 | 리셋 기능을 가지는 동기식 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940003255A KR0137341B1 (ko) | 1994-02-23 | 1994-02-23 | 리셋 기능을 가지는 동기식 반도체 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950025779A KR950025779A (ko) | 1995-09-18 |
| KR0137341B1 true KR0137341B1 (ko) | 1998-04-29 |
Family
ID=19377640
Family Applications (1)
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| KR1019940003255A KR0137341B1 (ko) | 1994-02-23 | 1994-02-23 | 리셋 기능을 가지는 동기식 반도체 메모리 장치 |
Country Status (1)
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| KR (1) | KR0137341B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100490295B1 (ko) * | 1997-12-31 | 2005-08-25 | 주식회사 하이닉스반도체 | 반도체메모리장치용파워리셋회로 |
-
1994
- 1994-02-23 KR KR1019940003255A patent/KR0137341B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950025779A (ko) | 1995-09-18 |
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