KR0172403B1 - 불휘발성 반도체 메모리의 데이타 리드회로 - Google Patents

불휘발성 반도체 메모리의 데이타 리드회로 Download PDF

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Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야:
불 휘발성 반도체 메모리의 데이타 리드회로.
2. 발명이 해결하려고 하는 기술적 과제:
반도체 메모리 장치의 리드동작을 페이지 버퍼없이도 안정하게 보장할 수 있는 데이타 리드회로를 제공함에 의해 칩의 사이즈를 줄인다
3. 발명의 해결방법의 요지:
메모리 트랜지스터들이 행 방향의 워드라인과 열방향의 비트라인에 매트릭스형태로 배열되어 형성된 메모리 셀 어레이를 가지는 불휘발성 반도체 메모리 장치는, 상기 비트라인의 양단에 각기 접속되어 상기 비트라인의 방전 및 제1기준전압에 응답하여 비트라인의 바이어스 레벨 설정을 담당하는 비트라인 방전 및 바이어스 설정부와, 상기 바이어스 설정부에 연결되며 제2기준전압에 응답하여 상기 비트라인을 프리 차아지하는 비트라인 프리차아지부와, 상기 프리차아지부의 출력단에 연결되며 칼럼 디코딩 신호에 응답하여 감지노드상에 선택된 메모리 셀의 문턱전압에 따른 상기 비트라인상의 전압을 패싱하는 칼럼 패스부와, 상기 감지노드를 프리차아지하는 데이타 라인 프리차아지부와, 상기 감지노드상의 전압을 센싱하여 선택된 메모리 셀의 데이타를 래치없이 리드하는 센스앰프를 포함하는 리드수단을 가진다.
4. 발명의 중요한 용도:
반도체 메모리의 개선된 리드회로서 적합하게 사용된다.

Description

불 휘발성 반도체 메모리의 데이타 리드회로
제1도는 종래의 반도체 메모리의 메모리 셀 어레이 및 데이타 리드 회로와의 연결관계를 보여주는 도면.
제2도는 제1도에 따른 리드동작에서의 타이밍도.
제3도는 본 발명의 실시예에 따른 반도체 메모리의 데이타 리드 회로도.
제4도는 제3도에 따른 리드동작에서의 타이밍도.
본 발명은 버스트 롬 또는 낸드 구조를 가지는 EEPROM등과 같은 불 휘발성 반도체 메모리에 관한 것으로, 특히 메모리 셀의 데이타를 래치하는 래치회로를 채용함이 없이도 리드할 수 있는 데이타 리드회로에 관한 것 이다.
일반적으로, 불 휘발성 반도체 메모리 중에서 복수개의 메모리 셀이 직렬로 연결된 스트링단위로 구성된 셀 어레이를 가지는 NAND 구조의 메모리에 있어서, 페이지 리드동작은 선택된 행의 모든 메모리 셀의 데이타를 동시에 판독하여 장치의 내부에 존재하는 저장 수단에 일시 저장한 후, 외부의 연속적인 출력 신호에 의해 순차적으로 데이타를 출력하는 방법으로 수행된다. 이러한 페이지 리드동작은 반도체 메모리 장치내에서 래치회로로 구성된 페이지 버퍼에 의해 달성되는데, 그러한 페이지 버퍼의 구성이 메모리 셀 어레이와 관련하여 제1도로서 나타나 있다.
제1도에는 종래 기술의 페이지 버퍼를 포함하는 메모리 코아 스킴(core scheme)에 대한 일예의 구성이 도시된다. 여기서, 낸드구조의 플래시 메모리에 대한 페이지 버퍼의 리드 패스에 관련된 일부 구성만이 도시의 편의상 나타나 있다. 제1도를 참조하면, 다수의 메모리 트랜지스터들 M1-Mn이 하나의 낸드셀 스트링 20을 구성하며, 상기 메모리 트랜지스터들은 행 방향의 워드라인과 열방향의 비트라인에 매트릭스형태로 교차 배열되어 메모리 셀 어레이 200를 형성하고 있다. 비트라인들 BLI-i에 연결된 스트링 선택 트랜지스터들 S1과 그라운드 선택 트랜지스터들 G1은 상기 하나의 스트링 20내에서 각기 상기 메모리 셀들의 양단에 연결된다. 행을 지정하는 X 디코더 10는 워드라인 WLO-WLi을 통해 상기 메모리 트랜지스터들의 제어게이트와 각기 연결된다. 분리용 트랜지스터 DT를 통해 각기 하나의 비트라인 마다 연결된 페이지 버퍼 30는 상기 비트라인을 프리 자아지하고 센싱에 필요한 부하 전류를 공급해주는 PMOS 트랜지스터(P1), 데이타 래치의 경로를 개방하는 NMOS 트랜지스터(N6,N5), 데이타를 래치하는 2개의 인버터 래치(11, 12), 상기 비트라인의 전위를 방전하여 상기 래치를 리셋하는 NMOS 트랜지스터(N3,4)로 이루어진다. 상기 페이지 버퍼 30는 칼럼 디코딩 신호에 응답하는 다수의 칼럼 디코딩 트랜지스터부 40와 연결되며, 상기 디코딩 트랜지스터부 40는 입출력 패드와 연결된 출력버퍼 50와 접속된다.
상기 제1도에서 상기 페이지 버퍼 30내의 각 트랜지스터들의 게이트에는 각종 제어신호들이 인가되는데 이는 제2도의 파형2A-2D으로서 나타나있다.
이하에서는 상기 제1,2도를 참조하여 종래기술에 따른 페이지 버퍼 30의 리드관련 동작이 설명될 것이다. 먼저, 스트링내의 메모리 트랜지스터의 선택은 상기 X디코더 10에 의해 수행된다. 통상적으로, 선택된 셀의 워드라인에는 그라운드 전압이 제공되며 비선택된 워드라인들에는 전원전압과 같은 통과전압이 제공된다. 스트링의 선택은 상기 스트링 선택 트랜지스터를 턴온 시키는 신호를 제공함에 의해 수행된다. 만약 선택된 메모리 셀이 디플리션 모우드로 동작하는 트랜지스터로써 프로그램된 경우에 상기 워드라인에 그라운드 전압이 제공되면 턴온되어 전류를 흐르게 한다. 이 경우를 편의상 온셀이라하고 반대의 경우를 오프셀이라한다. 이와 같이, 메모리 셀에 저장된 데이타의 판독동작 즉, 리드동작이 시작되면, 상기 페이지 버퍼 30는 비트라인상의 노드D를 통해 데이타를 래치하여 독출하는 동작을 다음과 같이 수행한다.
먼저, 리드 동작의 직전 초기에 제2도의 파형 2A,B와 같은 신호 P, A를 수신하는 트랜지스터 N3,4에 의해 상기 페이지 버퍼 30는 상기 비트라인의 레벨을 그라운드 전압으로 방전하여 초기화시킨다. 그리고 나서, 제2도의 파형 2B와 같은 신호 B를 수신하는 트랜지스터 P1에 의해 대응 비트라인을 프리차아지하여 일정전압 레벨로 유지시킨다. 여기서, 상기 신호는 전류미러회로에서 제공되는 출력신호이다. 이에 따라 상기 노드 D에는 메모리 셀의 프로그램된 상태에 따른 전압 레벨이 나타나는데, 만약 선택된 셀이 온셀이면 상기 노드에 나타나는 전압레벨이 오프셀의 경우에 비해 낮다. 이어서, 제2도의 파형 2D와 같은 신호 C를 수신하는 트랜지스터 N5가 턴온 또는 턴오프됨에 따라, 상기 노드 D에는 제2도의 파형 2E와 같은 전압레벨이 상기 셀의 프로그램된 상태에 따라 디벨롭되고 상기 두개의 인버터 래치I1,I2는 구간 DS 내에서 이를 센싱하여 래치한다. 즉, 선택된 메모리 셀의 데이타에 의해 상기 센싱 노드D가 하이레벨(오프셀인 경우)인 래치들은 NMOS 트랜지스터(N6,N5)가 턴온됨에 따라 초기화되어 있던 논리상태에서 반전되며, 상기 센싱노드D가 그라운드 레벨(온셀인 경우)인 래치들은 상기 NMOS 트랜지스터(N4)가 턴온되고 NMOS 트랜지스터(N3)가 턴오프됨에 따라 초기화되어 있던 예전의 논리상태를 그대로 유지하게 된다. 이와 같은 방법으로 판독된 메모리 셀의 데이타가 상기 페이지 버퍼 30에 모두 저장되면, 상기 래치용 신호 C가 하이에서 로우로 천이되어 상기 트랜지스터(N5)는 턴 오프되고, 칼림 어드레스 디코딩 신호 YA0-i, YB0-i가 차례로 토글(togg1e)되어 상기 래치에 저장되어 있는 데이타는 출력버퍼 50를 통해 외부로 출력된다.
그러나, 상기한 제1도의 종래의 리드회로에서는 비트라인마다 연결된 래치를 가지는 상기 페이지 버퍼 30의 내부회로 구성이 복잡함을 알 수 있다. 그러므로 이러한 페이지 버퍼를 비트라인마다 구비함으로 인해 메모리 칩의 사이즈가 커지는 문제점이 있다. 또한, 메모리 셀 어레이의 디지안 롤이 줄어들면 들수록 상기 페이지 버퍼 30의 내부회로구성은 작아져야 하므로 크기에 대한 설계상의 제약이 뒤따른다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 불 휘발성 반도체 메모리의 데이타 리드회로를 제공함에 있다.
본 발명의 다른 목적은 반도체 메모리 장치에서 데이타를 래치하는 래치회로를 채용함이 없이도 메모리 셀로부터의 데이타를 리드할 수 있는 불 휘발성 반도체 메모리의 데이타 리드회로를 제공함에 있다.
본 발명의 또 다른 목적은 메모리 셀 어레이에 연결된 리드관련 회로를 간단히 구성하여 메모리 칩의 사이즈를 줄일 수 있는 반도체 메모리를 제공함에 있다.
본 발명의 또 다른 목적은 페이지 버퍼없이 리드동작을 안정하게 보장할 수 있는 데이타 리드회로를 제공함에 있다.
상기의 목적을 달성하기 위한 본 발명은 반도체 메모리는, 다수의 메모리 트랜지스터들이 하나의 낸드셀 스트링을 구성하며 상기 메모리 트랜지스터들이 행 방향의 워드라인과 열방향의 비트라인에 매트릭스형태로 배열되어 형성된 메모리 셀 어레이를 가지는 불휘발성 반도체 메모리장치를 향한 것이며, 상기 비트라인의 양단에 각기 접속되어 상기 비트라인의 방전 및 제1기준전압에 응답하여 비트라인의 바이어스 레벨 설정을 담당하는 비트라인 방전 및 바이어스 설정부와, 상기 바이어스 설정부에 연결되며 제2기준전압에 응답하여 상기 비트라인을 프리차아지하는 비트라인 프리차아지부와, 상기 프리차아지부의 출력단에 연결되며 칼럼 디코딩 신호에 응답하여 감지노드상에 선택된 메모리 셀의 문턱전압에 따른 상기 비트라인상의 전압을 패싱하는 칼럼 패스부와, 상기 감지노드를 프리차아지하는 데이타라인 프리차아지부와, 상기 감지노드상의 전압을 센싱하여 선택된 메모리 셀의 데이타를 래치없이 리드하는 센스앰프를 포함하는 리드수단을 가짐을 특징으로 한다.
여기서, 상기 비트라인 방전 및 바이어스 설정부는 엔형 모오스 트랜지스터들로 구성되며, 비트라인 프리차아지부는 피형 모오스 트랜지스터들로 구성된다. 또한, 상기 데이타 라인 프리차아지부는 단일의 피형 모오스 트랜지스터로 구성된다.
이하 본 발명의 바람직한 일 실시예의 동작을 첨부한 도면을 참조하여 상세히 설명한다. 제3도는 본 발명의 리드회로에 대한 낸드 플래쉬 반도체 메모리의 실시 예의 구성으로서, 도시의 편의상 3개의 비트라인으로 구성된 서브불럭만을 도시하였다. 제3도를 참조하면, 메모리 셀 어레이 200 및 행 디코더 10, 출력버퍼 50, 입출력부 55의 구성은 제1도와 동일하므로, 더 이상의 설명을 약한다.
제3도에서. 비트라인 방전부 100는 상기 비트라인의 일측단에 각기 연결된 트랜지스터들 N2을 포함하며 이루어전 상기 비트라인의 방전을 담당한다. 한편, 비트라인 바이어스 설정부 400는 상기 비트라인의 일측단에 각기 연결된 트랜지스터들 N1을 포함하며 이루어져, 제1기준전압에 응답하여 상기 비트라인의 바이어스 레벨 설정을 담당한다 여기서, 상기 제1기준전압은 트랜지스터들 301-310로 구성된 제1기준전압 발생부 300로 부터 제공된다. 비트라인 프리차아지부 410는 상기 바이어스 설정부 400에 연결되며 제2기준전압에 응답하여 상기 비트라인을 프리 차아지한다. 여기서, 상기 제2기준전압은 트랜지스터들 351-358로 구성된 제2기준전압 발생부 350로부터 제공된다. 칼럼 패스부 450는 상기 프리차아지부의 출력단에 연결되며 칼럼 디코딩 신호에 응답하여 감지노드 C상에 선택된 메모리 셀의 문턱전압에 따른 상기 비트라인상의 전압을 패싱하기 위해 다수의 피형 모오스 트랜지스터들로 구성된다. 데이타 라인 프리차아지부 500는 상기 감지노드 C를 프리차아지하기 위해 제4도의 파형 4D를 수신하여 동작한다. 센스앰프 600는 상기 감지노드 C상의 전압을 센싱하여 선택된 메모리 셀의 데이타를 래치없이 리드하여 출력버퍼 50에 제공한다.
제4도에는 상기 리드회로내의 각 부에 인가되는 각종 제어신호 및 전압파형들이 파형4A-4D으로서 나타나 있다.
이하에서는 제1도와 같은 페이지 버퍼를 채용하지 않는 본 발명의 데이타 리드동작을 제3,4도를 참조하여 설명한다.
제3도에서 워드라인 및 비트라인이 선택되면, 초기에 비트라인 방전부 100내의 트랜지스터 N2는 제4도의 파형 4A와 같은 신호 P를 수신하여 구간 T1내에 상기 선택된 비트라인을 그라운드 레벨로 방전한다. 비트라인의 방전동작 수행후에 비트라인 바이어스 설정부 400내의 트랜지스터 N1은 제4도의 파형 4B와 같은 신호 Vbias를 제1기준전압으로서 수신하여 상기 비트라인의 바이어스 레벨 설정을 한다. 또한, 비트라인 프리차아지부 410내의 트랜지스터 P1은 제4도의 파형 4C와 같은 신호 Pbpre를 제2기준전압으로서 수신하여 상기 비트라인을 프리 차아지한다. 여기서, 상기 신호 Pbpre는 전류 미러의 출력신호이다. 따라서, 비트라인상에는 선택된 셀의 프로그램된 상태에 따른 전압이 디벨롭된다. 상기 전압은 칼럼 패스부 450에 의해 패싱되어 감지노드 C상에 나타난다. 여기서, 상기 칼럼 패스부 450는 피 모오스 트랜지스터로 구성되며, 인가되는 디코딩 신호에 의해 하나의 패스만을 형성시킨다. 데이타 라인 프리차아지부 500는 리드동작동안에 상기 감지노드 C를 프리차아지하기 위해 제4도의 파형 4D를 수신하여 동작한다. 여기서, 상기 데이타 라인 프리차아지부 500는 상기 노드 C의 레벨을 구간 T3동안 차아지 하여 센싱타임을 빠르게 하는 작용을 한다. 또한, 상기 비트라인 프리차아지부 410내의 트랜지스터 P1은 제4도의 구간 T2동안 로우신호에 응답하여 완전히 도통하며, 차아징 구간이 끝나면 턴 오프되어 부하 트랜지스터로서 작용한다. 따라서, 상기 센스앰프 600는 상기 감지노드 C상의 전압을 센싱하여 선택된 메모리 셀의 데이타를 래치없이 리드하여 출력버퍼 50에 제공한다. 제4도의 파형 4E에는 상기 선택된 비트라인의 전위가 셀의 상태에 따라 나타나는 것을 보여준다.
상기한 바와 같은 본 발명에 따르면, 종래의 페이지 버퍼를 사용함이 없이도 데이타를 리드할 수 있으므로 메모리 칩의 사이즈를 대폭 축소할 수 있는 효과가 있다.

Claims (5)

  1. 다수의 메모리 트랜지스터들이 하나의 낸드셀 스트링을 구성하며, 상기 메모리 트랜지스터들이 행 방향의 워드라인과 열방향과 비트라인에 매트릭스형태로 배열되어 형성된 메모리 셀 어레이를 가지는 불휘발성 반도체 메모리 장치에 있어서; 상기 비트라인의 양단에 각기 접속되어 상기 비트라인의 방전 및 제1기준전압에 응답하여 비트라인의 바이어스 레벨 설정을 담당하는 비트라인 방전 및 바이어스 설정부와, 상기 바이어스 설정부에 연결되며 제2기준전압에 응답하여 상기 비트라인을 프리 차아지하는 비트라인 프리차아지부와, 상기 프리차아지부의 출력단에 연결되며 칼럼 디코딩 신호에 응답하여 감지노드상에 선택된 메모리 셀의 문턱전압에 따른 상기 비트라인상의 전압을 패싱하는 칼럼 패스부와, 상기 감지노드를 프리차아지하는 데이타 라인 프리차아지부와, 상기 감지노드상의 전압을 센싱하여 선택된 메모리 셀의 데이타를 래치없이 리드하는 센스앰프를 포함하는 리드수단을 가짐을 특징으로 하는 불휘발성 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 비트라인 방전 및 바이어스 설정부는 엔형 모오스트랜지스터들로 구성됨을 특징으로 하는 불휘발성 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 비트라인 프리차아지부는 피형 모오스 트랜지스터들로 구성됨을 특징으로 하는 불휘발성 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 데이타 라인 프리차아지부는 단일의 피형 모오스 트랜지스터로 구성됨을 특징으로 하는 불휘발성 반도체 메모리 장치.
  5. 불휘발성 반도체 메모리 장치의 데이타 리드방법에 있어서, 선택된 비트라인의 방전이후에 바이어스 레벨을 설정하고, 비트라인을 프리 차아지하여 감지노드상에 선택된 메모리 셀의 문턱전압에 따른 상기 비트라인상의 전압을 래치동작 없이 바로 센싱하는 것을 특징으로 하는 데이타 리드방법.
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