-
Hintergrund
der Erfindung
-
Die vorliegende Erfindung betrifft
einen nichtflüchtigen
Halbleiterspeicher, wie ein EEPROM, und insbesondere eine Datenleseschaltung
für solch
ein Speicherbauelement.
-
Im Allgemeinen wird in einem nichtflüchtigen Speicher
in NAND-Struktur mit einem Zellenfeld, in welchem eine Mehrzahl
von Speicherzellen miteinander seriell verbunden sind, so dass sie
eine Kette bilden, eine Seitenleseoperation gemäß dem folgenden Ablauf durchgeführt. So
werden die Daten aller Speicherzellen einer selektierten Zeile gleichzeitig gelesen
und vorübergehend
in einem Zwischenspeicher innerhalb des Speichers abgelegt. Dann
werden die Daten sequenziell entsprechend einem externen seriellen
Ausgabesignal ausgegeben. Diese Seitenleseoperation wird mit einem
Seitenpuffer, welcher aus einem Latch-Schaltkreis besteht, durchgeführt. Der
Seitenpuffer ist in 1 in
Relation zum Speicherzellenfeld dargestellt.
-
1 ist
ein Blockdiagramm, welches ein Schema einer Ausführungsform eines Speicherkerns mit
einem konventionellen Seitenpuffer zeigt. Dieser weist einen Abschnitt
auf, welcher mit dem Auslesepfad des Seitenpuffers eines Flash-Speichers
in NAND-Struktur in Beziehung steht. Wie in 1 dargestellt, bilden eine Mehrzahl von
Speichertransistoren M1 bis Mn eine Kette 20 von NAND-Zellen.
Diese Speichertransistoren sind in der Form einer Matrix mit Wortleitungen
in Zeilenrichtung und Bitleitungen in Spaltenrichtung angeordnet,
so dass sie ein Speicherzellenfeld 200 bilden. Die Kettenauswahltransistoren
S1, welche mit den Bitleitungen BL1 bis BLi kontaktiert sind, und
die Masseauswahltransistoren G1 sind an den jeweiligen Enden der
Speicherzellen einer Kette 20 kontaktiert. Ein X-Dekoder 10,
welcher eine Zeile auswählt,
ist mit den Steuergates der Speichertransistoren über die
Wortleitungen WLO bis WLi kontaktiert.
-
Der Seitenpuffer 30, von
welchem jeweils einer mit jeder Bitleitung über einen Unterteilungstransistor
DT kontaktiert ist, besteht aus einem PMOS-Transistor P1 zum Vorladen
der Bitleitung und zum Bereitstellen eines Ladestroms, welcher zum Abtasten
benötigt
wird, NMOS-Transistoren N6 und N5 zum Öffnen eines Datenpfades zum
Latch, zwei Latchinvertern 11 und 12 zum Zwischenspeichern der
Daten und den NMOS-Transistoren N3 und N4 zum Zurücksetzen
der Latche durch Entladen der Bitleitung. Der Seitenpuffer 30 ist
mit einer Mehrzahl von Spaltendecodiertransistorabschnitten 40,
welche auf ein Spaltendecodiersignal reagieren, kontaktiert. Die
Dekodiertransistorabschnitte 40 sind mit einem Ausgabepuffer 50 kontaktiert,
welcher mit einem Eingabe/Ausgabepfad kontaktiert ist. Die Gates
der Transistoren im Seitenpuffer 30 empfangen verschiedene
Steuersignale. Die zeitlichen Verläufe 2A bis 2D der
Steuersignale sind in 2 dargestellt.
-
Der Auslesevorgang des konventionellen Seitenpuffers
wird im Folgenden unter Bezugnahme auf die 1 und 2 erläutert. Zuerst
selektiert der X-Dekoder 10 einen
Speichertransistor aus der Kette. Herkömmlicherweise wird das Massepotential
an die Wortleitung der selektierten Speicherzelle und eine Transitspannung,
wie zum Beispiel die Versorgungsspannung, an die nicht selektierten
Wortleitungen gelegt. Die Auswahl einer Kette erfolgt durch Anlegen
eines Signals, welches den Kettenauswahltransistor einschaltet.
Wenn die Massespannung an die Wortleitung gelegt wird und die selektierte
Speicherzelle wie ein Transistor im Verarmungsmodus programmiert
ist, dann wird der Transistor eingeschaltet und ein Strom fließt durch
ihn hindurch. Dieser Fall wird als eine „An"-Zelle bezeichnet, der gegenteilige
Fall ist eine „Aus"-Zelle.
-
Wenn der Auslesevorgang von in der
Speicherzelle gespeicherten Daten beginnt, führt der Seitenpuffer 30 die
Ausleseoperation durch Zwischenspeichern von Daten über einen
Knoten D auf die Bitleitung durch. Das heißt, dass der Seitenpuffer 30 kurz
vor dem Auslesevorgang den Pegel der Bitleitung initialisiert, indem
diese unter Verwendung der Transistoren und N3 und N4, welche jeweils
die in den 2A und 2B dargestellten Signale
P und A empfangen, auf die Massespannung entladen wird. Danach hält der Seitenpuffer
den Pegel der korrespondierenden Bitleitung auf einer vorbestimmten Spannung, indem
die Bitleitung unter Verwendung des Transistors P1, welcher ein
in 2C dargestelltes
Signal B empfängt,
vorgeladen wird. Hier ist das Signal B ein Ausgangssignal, welches
von einem Stromspiegel bereitgestellt wird. Endsprechend erscheint
am Knoten D ein Spannungspegel, welcher dem programmierten Zustand
der Speicherzelle entspricht. Wenn die selektierte Speicherzelle
eine „An"-Zelle ist, ist der
Spannungspegel, welcher am Knoten D auftritt, geringer als im Falle
einer „Aus"-Zelle.
-
Dann, wenn der Transistor N5, welcher
ein in 2D dargestelltes
Signal C empfängt,
eingeschaltet oder ausgeschaltet wird, entsteht gemäß dem programmierten
Zustand der Speicherzelle ein in 2E dargestellter
Spannungspegel am Knoten D. Dieser Pegel wird von zwei Latchinvertern 11 und 12 innerhalb
eines Bereiches DS abgetastet. Das heißt, wenn der Abtastknoten D
gemäß dem programmierten
Zustand der selektierten Speicherzelle auf einem „High"-Pegel („Aus"-Zelle) ist, werden
die Latchinverter gemäß dem Zustand
der NMOS Transistoren N6 und N5 von einem initialisierten Logikzustand
invertiert. Andererseits behalten die Latchinverter ihren initialisierten
Logikzustand entsprechend dem Zustand des NMOS-Transistors N4 und
NMOS-Transistors N3,
wenn der Abtastknoten D auf dem Massepegel („An"-Zelle) liegt.
-
Wenn die Daten aus den Speicherzellen, welche
wie oben dargestellt gelesen wurden, alle im Seitenpuffer 30 gespeichert
sind, wechselt das Latch-Signal C von „High" zu „Low", der Transistor N5 wird ausgeschaltet
und die Spaltenadressdecodiersignale YAO-i und YBO-i werden sequentiell
hin- und hergeschaltet. Dadurch werden die Daten, welche in dem
Latch gespeichert sind, durch den Ausgabepuffer 50 nach
außen
ausgegeben.
-
Diese konventionelle Datenleseschaltung gemäß dem Stand
der Technik weist jedoch eine Seitenpufferschaltung in einer komplizierten
Ausführung auf,
weil die Latche mit jeder Bitleitung verbunden sind. Das führt zu einer
Zunahme der Größe des Speicherchips.
Ferner muss, wenn die Größe eines Speicherzellenfeldes
reduziert wird, auch die interne Schaltung des Seitenpuffers verringert
werden. Entsprechend sind die Designoptionen für das Speicherzellenfeld begrenzt.
-
Eine Aufgabe der vorliegenden Erfindung besteht
darin, eine Datenleseschaltung für
einen nichtflüchtigen
Halbleiterspeicher bereitzustellen, welche die zuvor erwähnten Probleme
des herkömmlichen
Speichers lösen
kann.
-
Eine weitere Aufgabe der vorliegenden
Erfindung besteht darin, eine Datenleseschaltung für einen
nichtflüchtigen
Halbleiterspeicher bereitzustellen, welcher Daten aus einer Speicherzelle
ausliest, ohne eine Latchschaltung zum Zwischenspeichern der Daten
zu benutzen.
-
Eine weitere Aufgabe der vorliegenden
Erfindung besteht darin, einen Halbleiterspeicher bereitzustellen,
in welchem die Datenleseschaltung, welche mit dem Speicherzellenfeld
verbunden ist, vereinfacht wird, um die Chipfläche zu verringern.
-
Noch eine weitere Aufgabe der vorliegenden Erfindung
besteht darin, eine Datenleseschaltung bereitzustellen, welche einen
Auslesevorgang stabil durchführt,
ohne einen Seitenpuffer zu benötigen.
-
Zusammenfassung
der Erfindung
-
Um die Aufgaben der vorliegenden
Erfindung zu lösen,
wird ein nicht flüchtiges
Halbleiterspeicherbauelement bereitgestellt, welches umfasst: Eine
Speicherzellenanordnung mit einer Mehrzahl vom NAND-Zellenketten,
die jeweils eine Mehrzahl von Speichertransistoren beinhalten; eine
Mehrzahl von Bitleitungen, eine für jede NAND-Zellenkette, eine
Leseeinheit für
jede Bitleitung, welche umfasst: eine Schalteinheit zum Verbinden
der NAND-Zellenkette mit einem ersten Abschnitt der Bitleitung als
Reaktion auf ein Selektionssignal; eine Vorladeeinheit zum Vorladen
eines zweiten Abschnitts der Bitleitung als Reaktion auf ein Vorladesignal;
Mittel zum Entladen der Vorladung auf dem zweiten Abschnitt der
Bitleitung auf den ersten Abschnitt der Bitleitung, wenn der Spannungspegel
auf dem ersten Abschnitt der Bitleitung unter einem bestimmten Wert
liegt; und eine Spaltenauswahleinheit zum Verbinden des zweiten
Abschnitts der Bitleitung mit einem gemeinsamen Abtastknoten als
Reaktion auf ein jeweiliges Spaltendecodiersignal und einen Abtastverstärker zum
Abtasten der Spannung auf dem Abtastknoten.
-
Vorzugsweise sind die Speichertransistoren in
der Form einer Matrix angeordnet, wobei die Reihen der Matrix durch
jeweilige Wortleitungen und die Spalten durch jeweilige Bitleitungen
designiert werden.
-
Es ist bevorzugt, dass jede Leseeinheit
ferner eine Entladeeinheit zum Entladen des ersten Abschnitts der
entsprechenden Bitleitung als Reaktion auf ein Steuersignal umfasst.
Die Entladeeinheit kann aus einem NMOS-Transistor, welcher zwischen der
Bitleitung und dem Massepotential geschaltet ist, bestehen.
-
Vorzugsweise umfasst das Speicherbauelement
ferner eine Datenleitungsvorladeeinheit zum Vorladen des Abtastknotens
als Reaktion auf das genannte Vorladesignal. Die Datenleitungsvorladeeinheit
besteht aus einem PMOS-Transistor,
der zwischen dem Abtastknoten und der Stromversorgungsspannung geschaltet
ist.
-
Vorzugsweise besteht das Mittel zum
Entladen der Vorladung auf dem zweiten Abschnitt der Bitleitung
aus einem Vorspannungseinstell-NMOS-Transistor, der zwischen zwei Abschnitten
der Bitleitung geschaltet ist und eine Referenzspannung auf seinem
Steueranschluss empfängt.
-
Die Vorladeeinheit kann aus einem PMOS-Transistor,
welcher zwischen der Bitleitung der Stromversorgungsspannung geschaltet
ist, bestehen.
-
Die vorliegende Erfindung stellt
ebenfalls ein Verfahren zum Lesen von Daten von einer nichtflüchtigen
Halbleiterspeicherzellenanordnung mit einer Mehrzahl von NAND-Zellenketten,
die jeweils eine Mehrzahl von Speichertransistoren und eine Bitleitung
für jede
NAND-Zellenkette beinhalten, bereit, wobei das Verfahren die folgenden
Schritte umfasst: Verbinden einer gewählten NAND-Zellenkette mit
einem ersten Abschnitt ihrer entsprechenden Bitleitung; Vorladen
eines zweiten Abschnitts der Bitleitung auf einen ersten Spannungspegel;
Entladenlassen
der Vorladung von dem zweiten Abschnitt der Bitleitung auf den ersten
Abschnitt der Bitleitung, wenn der Spannungspegel auf dem ersten Abschnitt
der Bitleitung unter einem bestimmten Wert liegt, und
Verbinden
des zweiten Abschnitts der Bitleitung mit einem gemeinsamen Abtastknoten;
und
Abtasten der Spannung auf dem Abtastknoten.
-
Kurze Beschreibung
der Figuren
-
Die vorliegende Erfindung wird nun
beispielhaft anhand der beigefügten
Figuren näher
erläutert. Es
zeigen:
-
1 ein
Blockdiagramm einer konventionellen Datenleseschaltung und eines
Speicherzellenfeldes eines Halbleiterspeichers;
-
2 ein
Zeitablaufdiagramm, welches einen Auslesevorgang darstellt, welcher
von einer Schaltung gemäß 1 ausgeführt wird;
-
3 ein
Blockdiagramm einer Datenleseschaltung eines Halbleiterspeichers
gemäß der vorliegenden
Erfindung; und
-
4 ein
Zeitablaufdiagramm eines Auslesevorganges, welcher von einer Schaltung
gemäß 3 durchgeführt wird.
-
Detaillierte
Beschreibung der bevorzugten Ausführungsform
-
3 ist
ein Blockdiagramm, welches eine Datenleseschaltung eines NAND-Flash-Halbleiterspeichers
zeigt. In diese Figur wird nur ein Unterblock, welcher drei Bitleitungen
enthält,
dargestellt. Die Speicherzellenanordnung 200, der Zeilendecoder 10,
der Ausgabepuffer 50 und der Eingabe/Ausgabeabschnitt 55 sind
dieselben, wie die der 1, weshalb
eine weiter Erläuterung
entfällt.
-
Unter Bezugnahme auf 3 enthält ein Bitleitungsentladeabschnitt 100 zum
Entladen der Bitleitung die Transistoren N2, welche jeweils mit
einem Ende der Bitleitungen verbunden sind. Ein Bitleitungsarbeitspunkteinstellungsabschnitt 400 zur Einstellung
des Arbeitspegels der Bitleitung in Reaktion auf eine erste Referenzspannung
enthält
die Transistoren N1, welche jeweils mit der anderen Seite der Bitleitungen
kontaktiert sind. Hier wird die erste Referenzspannung von einem
ersten Referenzspannungsgenerator 300 angelegt, welcher
aus den Transistoren 301 bis 310 besteht.
-
Ein Bitleitungsvorladeabschnitt 410 zum
Vorladen der Bitleitung in Reaktion auf eine zweite Referenzspannung,
ist mit dem Arbeitspunkteinstellungsabschnitt 400 verbunden.
Die zweite Referenzspannung wird durch einen zweiten Referenzspannungsgenerator 350 angelegt,
welcher aus den Transistoren 351 bis 358 besteht.
Ein Spaltendurchlassabschnitt 450 ist mit dem Ausgang des
Bitleitungsvorladeabschnitts verbunden und besteht aus einer Mehrzahl
von PMOS-Transistoren, welche die Spannung der Bitleitung zu einem
Abtastknoten C in Reaktion auf ein Spaltendecodiersignal entsprechend
der Schwellspannung der selektierten Speicherzelle weiterleiten.
-
Ein Datenleitungsvorladeabschnitt 500 empfängt ein
Signal, wie es in 4D dargestellt
ist, um den Abtastknoten C vorzuladen. Ein Abtastverstärker 600 liest
die Daten aus der selektierten Speicherzelle durch Abtasten der
Spannung auf dem Abtastknoten C und liefert sie an einen Ausgabepuffer 50,
ohne ein Latch zu benutzen. 4 zeigt
verschiedene Steuersignale und Spannungsverläufe, welche an die Abschnitte
der Datenleseschaltung angelegt werden.
-
Nun wird der Datenlesevorgang gemäß der vorliegenden
Erfindung ohne Einsatz des in 1 gezeigten
Seitenpuffers unter Bezugnahme auf die 3 und 4 erläutert. Bezug
nehmend auf 3 entladen
die Transistoren N2 eines Bitleitungsentladeabschnittes 10 im
Initialisierungszustand, wenn eine Wortleitung und eine Bitleitung
selektiert sind, die selektierte Bitleitung beim Empfangen eines
in 4A gezeigten Signals
P innerhalb eines Abschnittes T1 auf das Massepotential. Danach
stellen die Transistoren N1 des Bitleitungsarbeitspunkteinstellungsabschnitts 400 den
Arbeitspegel der Bitleitung ein, indem sie ein in 4B gezeigtes Signal Vbias als
erste Referenzspannung empfangen.
-
Die Transistoren P1 des Bitleitungsvorladeabschnittes 410 laden
die Bitleitung vor, während
sie ein in 4C dargestelltes
Signal Pbpre als zweite Referenzspannung
empfangen. Hier ist das Signal Pbpre das
Ausgangssignal eines Stromspiegels. Entsprechend entsteht gemäß dem programmierten
Zustand der selektierten Speicherzelle eine Spannung auf der Bitleitung.
Diese Spannung erscheint am Abtastknoten C, nachdem sie durch den
Spaltendurchlassabschnitt 450 gelangt ist. Hier besteht
der Spaltendurchlassabschnitt aus PMOS-Transistoren und bildet nur
einen Durchlasspfad entsprechend dem angelegten Dekodiersignal.
-
Der Datenleitungsvorladeabschnitt 500 empfängt einen
in 4D dargestellten
Spannungsverlauf, um den Abtastknoten C während des Auslesevorganges
vorzuladen. Der Datenleitungsvorladeabschnitt 500 verkürzt die
Abtastzeit, indem er den Pegel des Abtastknotens C während des
Abschnitts T3 auflädt.
Der Transistor P1 des Bitleitungsvorladeabschnittes 410 ist
in Reaktion auf ein in 4C dargestelltes „Low"-Signal während des
Abschnitts T2 vollständig
leitfähig.
Wenn der Aufladeabschnitt vorüber ist,
wird der Transistor P1 ausgeschaltet und dient als Lasttransistor.
-
Entsprechend liest der Abtastverstärker 600 die
Daten der selektierten Speicherzelle aus, ohne ein Latch zu benutzen,
indem er die Spannung am Abtastknoten C abtastet und diese dem Ausgabepuffer 50 zur
Verfügung
stellt. 4E zeigt wie
sich das Potential der selektierten Bitleitung entsprechend dem
Zustand der Zelle einstellt.
-
Gemäß der vorliegenden Erfindung
können die
Daten ohne Einsatz eines konventionellen Seitenpuffers gelesen werden,
was in einer deutlichen Reduktion an Speicherchipfläche resultiert.