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Die Erfindung betrifft einen Seitenpuffer für ein nichtflüchtiges Halbleiterspeicherbauelement nach dem Oberbegriff des Anspruchs 1 sowie ein zugehöriges Betriebsverfahren.
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Ein herkömmliches Verfahren zur Programmierung einer Speicherzelle eines nichtflüchtigen Halbleiterspeicherbauelements umfasst das elektrische Verbinden von Source-/Drain- und Bulkbereichen der Speicherzelle mit Masse VSS und Anlegen einer Programmierspannung mit hohem Spannungspegel, beispielsweise +20 V, an einen Steueranschluss der Speicherzelle über eine Wortleitung. Ein derartiger Vorspannungszustand erzeugt Fowler-Nordheim-Tunneln zwischen dem Bulkbereich und einem floatenden, d. h. nichtkontaktierten Gate der Speicherzelle, wodurch die Speicherzelle programmiert wird.
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Im allgemeinen sind Bitleitungen von zu programmierenden Speicherzellen mit Masse VSS verbunden und Bitleitungen von nicht zu programmierenden Speicherzellen mit einer Versorgungsspannung VCC verbunden.
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Nichtflüchtige Halbleiterspeicherbauelemente beinhalten häufig einen Seitenpuffer zum Laden und Speichern von Daten, bevor die Daten in eine Speicherzelle geschrieben werden. Abhängig von einem logischen Zustand von in dem Seitenpuffer gespeicherten Daten wird ein Spannungspegel einer Bitleitung selektiv auf Masse VSS oder Versorgungsspannung VCC gesetzt.
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Ein herkömmlicher Seitenpuffer für eine Speicherzelle ist in 1 gezeigt. Bezugnehmend auf 1 speichert ein Seitenpuffer 100 ein Datenbit, das in eine Speicherzelle geschrieben werden soll. Das Datenbit wird in einen Zwischenspeicherknoten NLAT einer Ladezwischenspeichereinheit 110 geladen und dort zwischengespeichert. Das Datenbit im Zwischenspeicherknoten NLAT wir an eine Bitleitung BL übertragen, wenn Metall-Oxid-Halbleiter(MOS)-Transistoren 180 und 190 leitend geschaltet werden. Die MOS-Transistoren 180 und 190 werden in Abhängigkeit von ihren jeweiligen Gateelektrodensignalen angeschaltet, nämlich einem Bitleitungsabschirmsignal BLSHF bzw. einem Pufferauswahlsignal PBSLT.
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In dem Seitenpuffer 100 ist der Zwischenspeicherknoten NLAT über die MOS-Transistoren 180 und 190 direkt mit der Bitleitung BL verbunden. Diese direkte Verbindung führt zu Problemen. Da parasitäre Kapazitäten auf der Bitleitung BL signifikant größer sind als parasitäre Kapazitäten des Zwischenspeicherknotens NLAT, kann das Verbinden des Zwischenspeicherknotens NLAT mit der Bitleitung BL dazu führen, dass der logische Zustand des Datenbits im Zwischenspeicherknoten NLAT abhängig von zuvor an die Bitleitung BL angelegten Daten kippt, anstatt an die Bitleitung BL übertragen zu werden. Dies ist insbesondere dann der Fall, wenn der Spannungspegel des zuvor auf der Bitleitung BL gespeicherten Datenbits Masse VSS ist. In solchen Fällen kippt der logische Zustand des Datenbits im Zwischenspeicherknoten NLAT häufig von einem logischen High-Pegel auf einen logischen Low-Pegel.
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Um zu verhindern, dass der logische Zustand des Datenbits im Zwischenspeicherknoten NLAT kippt, anstatt an die Bitleitung BL übertragen zu werden, führen herkömmliche Seitenpuffer 100 üblicherweise eine Programmieroperation aus, die einen in 2 gezeigten Bitleitungsvorladeschritt PSBP umfassen. Das Datenbit im Zwischenspeicherknoten NLAT wird an die Bitleitung BL übertragen, nachdem die Bitleitung BL auf den Versorgungsspannungspegel VCC vorgeladen ist. Der Bitleitungsvorladeschritt PSBP verhindert, dass das Datenbit im Zwischenspeicherknoten NLAT ungewollt von einem logischen High-Pegel auf einen logischen Low-Pegel verändert wird.
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Der Bitleitungsvorladeschritt PSBP des herkömmlichen Seitenpuffers 100 reduziert jedoch die Geschwindigkeit von Programmieroperationen von Halbleiterspeicherbauelementen, die den herkömmlichen Seitenpuffer verwenden. Der Vorladeschritt PSBP des herkömmlichen Seitenpuffers hat folglich negative Auswirkungen auf die Gesamtleistungsfähigkeit des Halbleiterspeicherbauelements.
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Die
US 5,896,317 A zeigt einen Seitenpuffer für ein nichtflüchtiges Halbleiterspeicherbauelement mit einer Ladezwischenspeichereinheit zum Laden und speichern eines Datenbits in einem Zwischenspeicherknoten und einem unidirektionalen Treiber zum Empfangen des Datenbits von der Ladezwischenspeichereinheit oder dem Zwischenspeicherknoten und Anlegen eines zugehörigen Schreibdatenbits an eine mit einer Speicherzelle verbundene Bitleitung.
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Die
US 6,122,197 A zeigt ein Halbleiterspeicherbauelement mit einem Seitenpuffer, einem Zwischenspeicher und einem unidirektionalen Treiber.
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Der Erfindung liegt die Aufgabe zugrunde, einen Seitenpuffer für ein Halbleiterspeicherbauelement sowie ein zugehöriges Betriebsverfahren zur Verfügung zu stellen, bei denen die genannten negativen Auswirkungen herkömmlicher Seitenpuffer auf die Leistungsfähigkeit des Halbleiterspeicherbauelements vermieden oder jedenfalls reduziert sind.
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Die Erfindung löst diese Aufgabe durch einen Seitenpuffer nach Anspruch 1 und ein Betriebsverfahren nach Anspruch 6.
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Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
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Der erfindungsgemäße Seitenpuffer verhindert zuverlässig, dass ein an einer Bitleitung anstehender Spannungspegel einen logischen Zustand eines in einem Zwischenspeicherknoten einer Ladezwischenspeichereinheit gespeicherten Datenbits verändert.
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Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt. Hierbei zeigen:
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1 ein Schaltbild eines herkömmlichen Seitenpuffers,
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2 ein Zeitablaufdiagramm einer Programmieroperation unter Verwendung des in 1 gezeigten Seitenpuffers,
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3 ein Schaltbild eines Seitenpuffers für ein nichtflüchtiges Halbleiterspeicherbauelement gemäß einer Ausführungsform der Erfindung,
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4 ein Zeitablaufdiagramm einer Programmieroperation unter Verwendung des in 3 gezeigten Seitenpuffers,
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5 ein Schaltbild eines Seitenpuffers für ein nichtflüchtiges Halbleiterspeicherbauelement gemäß einer weiteren Ausführungsform der Erfindung und
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6 ein Schaltbild eines Seitenpuffers für ein nichtflüchtiges Halbleiterspeicherbauelement gemäß einer weiteren Ausführungsform der Erfindung.
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3 zeigt ein Schaltbild eines erfindungsgemäßen Seitenpuffers 200 für ein nichtflüchtiges Halbleiterspeicherbauelement, der ein zur Programmierung einer nicht gezeigten Speicherzelle verwendetes Datenbit lädt und speichert. Die Speicherzelle ist in einem Speicherzellenmatrix- und Bitleitungssteuerblockteil (MCABCB) 1 des Bauelements enthalten. Das Datenbit wird in einen Zwischenspeicherknoten NLAT des Seitenpuffers 200 geladen und dort gespeichert und ein zugehöriges Schreibdatenbit wird zum Speichern in der Speicherzelle an eine Bitleitung BL übertragen.
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Der MCABCB 1 umfasst Bitleitungen zum Programmieren und Auslesen von Daten in bzw. aus Speicherzellen, die im MCABCB 1 enthalten sind, sowie Steuerschaltkreise, die zur Einstellung von Spannungen auf den Bitleitungen verwendet werden. Strukturelle und betriebsbezogene Eigenschaften des MCABCB 1, unter anderem die Bitleitungen und die Steuerschaltkreise, können je nach Kapazität und Betriebsbedingungen des nichtflüchtigen Halbleiterspeicherbauelements in üblicher Weise unterschiedlich konfiguriert werden. Folglich wird auf eine detaillierte Beschreibung der Struktur und der Betriebsweise des MCABCB 1 verzichtet. Es wird jedoch davon ausgegangen, dass die Bitleitung BL auf einen Spannungspegel im Bereich der Versorgungsspannung VCC aufgeladen wird, wenn eine zugehörige Speicherzelle in einem Programmiersperrzustand ist, und die Bitleitung BL auf einen Spannungspegel im Bereich der Massespannung VSS aufgeladen wird, wenn die zugehörige Speicherzelle in einem Programmierfreigabezustand ist, d. h. wenn eine logische „0” programmiert wird.
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Der Seitenpuffer 200 umfasst eine Ladezwischenspeichereinheit 210 und einen unidirektionalen Treiber 220. Die Ladezwischenspeichereinheit 210 umfasst den Zwischenspeicherknoten NLAT, in den das Datenbit geladen und gespeichert wird, bevor das zugehörige Schreibdatenbit über einen Abtastknoten NSEN zur Bitleitung BL übertragen wird. Der Abtastknoten NSEN ist zwischen dem unidirektionalen Treiber 220 und der Bitleitung BL angeordnet und mit der Bitleitung BL elektrisch verbunden. Wenn die Speicherzelle mit einer logischen „0” programmiert werden soll, wird ein Datenbit mit einem logischen High(H)-Zustand in den Zwischenspeicherknoten NLAT über einen ersten Datenladepfad RD1 geladen und im Zwischenspeicherknoten NLAT gespeichert. Andernfalls, wenn die Speicherzelle in den Programmiersperrzustand gesetzt werden soll, wird ein Datenbit mit einem logischen Low(L)-Zustand in den Zwischenspeicherknoten NLAT über einen zweiten Datenladepfad RD2 geladen und im Zwischenspeicherknoten NLAT gespeichert.
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Der unidirektionale Treiber 220 beaufschlagt bzw. treibt die Bitleitung BL mit dem Schreibdatenbit, das zu dem im Zwischenspeicherknoten NLAT gespeicherten Datenbit gehört. Wenn die Speicherzelle mit einer logischen „0” programmiert werden soll, stellt der unidirektionale Treiber 220 den Spannungspegel der Bitleitung BL auf Masse VSS ein. Andernfalls, wenn die Speicherzelle in den Programmiersperrzustand gesetzt werden soll, stellt der unidirektionale Treiber 220 den Spannungspegel der Bitleitung BL auf die Versorgungsspannung VCC ein.
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Der unidirektionale Treiber 220 ist derart ausgestaltet, dass er in einem einzelnen unidirektionalen Pfad arbeitet, der von dem Zwischenspeicherknoten NLAT in Richtung der Bitleitung BL führt. Folglich verhindert der unidirektionale Treiber 220 ein Kippen des logischen Zustands eines im Zwischenspeicherknoten NLAT gespeicherten Datenbits aufgrund von elektrischen Zuständen auf der Bitleitung BL.
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Gemäß der in 3 gezeigten Ausführungsform der Erfindung umfasst der unidirektionale Treiber 220 einen Inverter 220a, der ein im Zwischenspeicherknoten NLAT gespeichertes Datenbit empfängt und ein zugehöriges Ausgangssignal an die Bitleitung BL ausgibt.
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Der Seitenpuffer 200 umfasst typischerweise einen Abtastdetektor 230 und einen Ausgabetreiber 240. Der Abtastdetektor 230 kippt den logischen Zustand eines Datenbits am Abtastknoten NSEN, d. h. den logischen Zustand eines Datenbits im Zwischenspeicherknoten NLAT, während einer Leseoperation relativ zu einem logischen Zustand eines Datenbits auf der Bitleitung BL. Gemäß dieser Ausführungsform, bei der das Datenbit auf der Bitleitung BL einen logischen H-Zustand und ein Lesezwischenspeichersignal LCHT einen logischen H-Zustand aufweisen, wird ein Kippzwischenspeicherpfad gebildet, um den logischen Zustand des Datenbits im Zwischenspeicherknoten NLAT vom logischen L-Zustand auf den logischen H-Zustand zu kippen. Ein p-Kanal-Metall-Oxid-Halbleiter(PMOS)-Transistor 250 lädt den Abtastknoten NSEN auf die Versorgungsspannung VCC in Abhängigkeit von einem Vorladesignal/PLOAD vor.
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Der Ausgabetreiber 240 gibt ein Datenbit auf eine Datenausgangsleitung DOUT während einer Leseoperation aus. Der logische Zustand des durch den Ausgabetreiber 240 ausgegebenen Datenbits wird durch den logischen Zustand des im Zwischenspeicherknoten NLAT gespeicherten Datenbits bestimmt. Typischerweise sendet der Ausgabetreiber 240 ein durch den unidirektionalen Treiber 220 ausgegebenes Datenbit an die Datenausgabeleitung DOUT in Abhängigkeit von einer Spaltenadresse YADD. Das an die Datenausgabeleitung DOUT gesendete Datenbit ist folglich ein Indikator des logischen Zustands eines in einer selektierten Speicherzelle gespeicherten Datenbits, d. h. des logischen Zustands des in dem Zwischenspeicherknoten NLAT gespeicherten Datenbits.
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Gemäß der in 3 gezeigten Ausführungsform ist der Zwischenspeicherknoten NLAT elektrisch von der Datenausgabeleitung DOUT isoliert. Dies verhindert wirkungsvoll, dass der logische Zustand des im Zwischenspeicherknoten NLAT gespeicherten Datenbits aufgrund von elektrischen Zuständen der Datenausgabeleitung DOUT kippt.
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Der Seitenpuffer 200 umfasst weiterhin eine Pufferauswahleinheit 280. Die Pufferauswahleinheit 280 überträgt ein Datenbit von dem unidirektionalen Treiber 220 zur Bitleitung BL über den Abtastknoten NSEN in Abhängigkeit von einem Pufferauswahlsignal PBSLT.
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Eine Bitleitungsabschirmeinheit 290 steuert eine Verbindung zwischen der Bitleitung BL und dem Abtastknoten NSEN in Abhängigkeit von einem Bitleitungsabschirmsignal BLSHF. Die Bitleitungsabschirmeinheit 290 reduziert Kopplungsrauschen, das zwischen Abtastknoten von nicht gezeigten, benachbarten Seitenpuffern auftreten kann.
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Zusammenfassend verhindert der im Seitenpuffer 200 enthaltene unidirektionale Treiber 220, dass eine Spannung auf der Bitleitung BL den logischen Zustand eines im Zwischenspeicherknoten NLAT gespeicherten Datenbits während einer Programmieroperation der Speicherzelle verändert. Weiterhin legt der unidirektionale Treiber 220 ein Schreibdatenbit auf die Bitleitung BL an, wobei das Schreibdatenbit mit einem in dem Zwischenspeicherknoten NLAT gespeicherten Datenbit korrespondiert. Folglich wird während einer Programmieroperation unter Zuhilfenahme des Seitenpuffers 200 keine Bitleitungsvorladeoperation zum Laden der Bitleitung BL bis auf die Versorgungsspannung VCC benötigt, bevor ein Datenbit zur Bitleitung BL übertragen wird.
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4 zeigt ein Zeitablaufdiagramm einer Programmieroperation unter Verwendung des Seitenpuffers 220. Das in 4 gezeigte Zeitablaufdiagramm weist den in 2 gezeigten Bitleitungsvorladeschritt nicht auf. Bezugnehmend auf 4 wird zuerst ein Datenladeschritt NSDL und nachfolgend ein Datenausgabeschritt NSBD ausgeführt. In dem Datenladeschritt NSDL wird ein Datenbit in den Zwischenspeicherknoten NLAT geladen. Das in den Zwischenspeicherknoten NLAT geladene Datenbit korrespondiert mit einem Datenbit, das auf die Bitleitung BL geschrieben werden soll. In dem Datenausgabeschritt NSBD wird ein Datenbit, das mit dem im Zwischenspeicherknoten NLAT gespeicherten Datenbit korrespondiert, auf die Bitleitung BL angelegt.
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Durch Verwendung des Seitenpuffers 200 und zugehöriger Betriebsverfahren wird die zur Durchführung von Programmieroperationen eines nichtflüchtigen Halbleiterspeicherbauelements benötigte Zeit im Vergleich zu Fällen deutlich verringert, bei denen ein herkömmlicher Seitenpuffer verwendet wird, der einen Bitleitungsvorladeschritt benötigt. Folglich wird die Gesamtbetriebsgeschwindigkeit des nichtflüchtigen Halbleiterspeicherbauelements deutlich erhöht.
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5 zeigt ein Schaltbild eines Seitenpuffers 300 für ein nichtflüchtiges Halbleiterspeicherbauelement gemäß einer weiteren Ausführungsform der Erfindung. Der in 5 gezeigte Seitenpuffer 300 ähnelt dem in 3 gezeigten Seitenpuffer 200 bis auf einen unidirektionalen Treiber 320 und einen Ausgabetreiber 340, die sich von dem unidirektionalen Treiber 220 bzw. dem Ausgabetreiber 240 von 3 unterscheiden. Der unidirektionale Treiber 320 umfast einen PMOS-Transistor 320a, dessen Gateelektrode mit einer Spannung des Zwischenspeicherknotens NLAT beaufschlagt wird, und einen n-Kanal-Metalloxid-Halbleiter(NMOS)-Transistor 320b, dessen Gateelektrode mit der Versorgungsspannung VCC beaufschlagt wird. Der Ausgabetreiber 340 umfasst einen NMOS-Transistor 340a, dessen Gateelektrode mit der Spannung am Zwischenspeicherknoten NLAT beaufschlagt wird, und einen NMOS-Transistor 340b, dessen Gate-Elektrode mit einer Spaltenadresse YADD beaufschlagt wird. Der NMOS-Transistor 340b ist derart ausgestaltet, dass er eine sehr geringe Leitfähigkeit aufweist.
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Die Funktion des unidirektionalen Treibers 320 und des Ausgabetreibers 340 ähnelt der des unidirektionalen Treibers 220 bzw. des Ausgabetreibers 240 von 3. Folglich wird die Funktion dieser Elemente nicht mehrmals detailliert beschrieben.
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6 ist ein Schaltbild eines Seitenpuffers 100' für ein nichtflüchtiges Halbleiterspeicherbauelement gemäß einer weiteren Ausführungsform der Erfindung. Bezugnehmend auf 6 weist der Seitenpuffer 100' im Vergleich zum Seitenpuffer 100 von 1 einen unidirektionalen Treiber 420 zwischen dem Zwischenspeicherknoten NLAT und einem NMOS-Transistor 280' auf, dessen Gateelektrode mit dem Pufferauswahlsignal PBSLT beaufschlagt wird. Der unidirektionale Treiber 420 umfasst typischerweise einen Inverter.
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Die Funktion des Seitenpuffers 100' von 6 entspricht derjenigen des Seitenpuffers 100 von 1. Eine wiederholte Beschreibung kann folglich unterbleiben.
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Wie oben beschrieben, umfasst ein erfindungsgemäßer Seitenpuffer einen eingebetteten unidirektionalen Treiber. Der unidirektionale Treiber verhindert, dass eine Bitleitungsspannung einen logischen Zustand eines in dem Zwischenspeicherknoten gespeicherten Datenbits verändert, wenn eine Programmieroperation durchgeführt wird. Folglich benötigt eine Programmieroperation unter Verwendung des erfindungsgemäßen Seitenpuffers keine Bitleitungsvorladeoperation, um eine Bitleitung auf einen vorbestimmten Spannungspegel aufzuladen, bevor eine Bitleitungsausgabeoperation durchgeführt wird. Folglich reduzieren der erfindungsgemäße Seitenpuffer und das zugehörige Betriebsverfahren die zur Programmierung von Daten benötigte Zeitdauer. Dies wiederum verbessert die Gesamtbetriebsgeschwindigkeit des nichtflüchtigen Halbleiterspeicherbauelements, das den erfindungsgemäßen Seitenpuffer umfasst. Weiterhin reduziert dies den Stromverbrauch, der durch Vorladen von Bitleitungen verursacht wird.
