JP2000022108A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 入出力線の合計寄生容量の低減、ノイズの低
減、オーバードライブ用センスアンプドライバの面積の
縮小と高速化、センスアンプの感度悪化防止と高速化お
よび微細化への対応とが両立できる半導体記憶装置を提
供する。 【解決手段】 ６４ＭｂＤＲＡＭであって、メモリセル
アレーおよびその周辺回路から構成され、センスアンプ
のラッチＭＯＳトランジスタであるリングゲートＭＯＳ
トランジスタのゲート長Ｌｇに関して、拡散層Ｌと重な
る実質的なコの字型のリングゲートＦＧの側辺部はＬｇ
１をやや太くしてしきい電圧Ｖｔｈのばらつきを小さく
し、上辺部および下辺部はＬｇ２を細くして、センスア
ンプのレイアウトがビット線ピッチに収まるようにする
とともに、Ｌｇ２が小さいことによる高電流、高速化を
図る。さらに、コモンソース線ＣＳＮへのソース接続は
一対のＮＭＯＳトランジスタのペアゲートの中央に配置
する。
減、オーバードライブ用センスアンプドライバの面積の
縮小と高速化、センスアンプの感度悪化防止と高速化お
よび微細化への対応とが両立できる半導体記憶装置を提
供する。 【解決手段】 ６４ＭｂＤＲＡＭであって、メモリセル
アレーおよびその周辺回路から構成され、センスアンプ
のラッチＭＯＳトランジスタであるリングゲートＭＯＳ
トランジスタのゲート長Ｌｇに関して、拡散層Ｌと重な
る実質的なコの字型のリングゲートＦＧの側辺部はＬｇ
１をやや太くしてしきい電圧Ｖｔｈのばらつきを小さく
し、上辺部および下辺部はＬｇ２を細くして、センスア
ンプのレイアウトがビット線ピッチに収まるようにする
とともに、Ｌｇ２が小さいことによる高電流、高速化を
図る。さらに、コモンソース線ＣＳＮへのソース接続は
一対のＮＭＯＳトランジスタのペアゲートの中央に配置
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特にＤＲＡＭなどでのメモリセンス系の高性能化
において、階層ワード線、階層入出力線方式に適した交
差領域とセンスアンプとのレイアウト方式に適用して有
効な技術に関する。
関し、特にＤＲＡＭなどでのメモリセンス系の高性能化
において、階層ワード線、階層入出力線方式に適した交
差領域とセンスアンプとのレイアウト方式に適用して有
効な技術に関する。
【０００２】
【従来の技術】たとえば、本発明者が検討した技術とし
て、半導体記憶装置の一例としての６４ＭｂＤＲＡＭに
おいては、高速化のために階層ワード線と階層入出力線
とを組み合わせた方式を用いる技術が考えられる。この
ような方式は、たとえば特開平８−１８１２９２号公報
で示されている。この階層入出力線方式の狙いは、ロー
カル入出力線とメイン入出力線とを分割し、（ローカル
入出力線＋メイン入出力線）としてみた合計の寄生容量
を低減しようとするものである。
て、半導体記憶装置の一例としての６４ＭｂＤＲＡＭに
おいては、高速化のために階層ワード線と階層入出力線
とを組み合わせた方式を用いる技術が考えられる。この
ような方式は、たとえば特開平８−１８１２９２号公報
で示されている。この階層入出力線方式の狙いは、ロー
カル入出力線とメイン入出力線とを分割し、（ローカル
入出力線＋メイン入出力線）としてみた合計の寄生容量
を低減しようとするものである。
【０００３】
【発明が解決しようとする課題】ところで、前記のよう
な階層ワード線と階層入出力線とを組み合わせた方式の
技術について、本発明者が検討した結果、ローカル入出
力線とメイン入出力線との間のスイッチＭＯＳトランジ
スタのレイアウト方式により寄生容量の大きさは異なる
ことが分かった。元来、階層入出力線は、ローカル入出
力線とメイン入出力線とをスイッチＭＯＳトランジスタ
を介して接続することにより、総合の寄生容量を低減
し、アクセス時間を高速化するものである。
な階層ワード線と階層入出力線とを組み合わせた方式の
技術について、本発明者が検討した結果、ローカル入出
力線とメイン入出力線との間のスイッチＭＯＳトランジ
スタのレイアウト方式により寄生容量の大きさは異なる
ことが分かった。元来、階層入出力線は、ローカル入出
力線とメイン入出力線とをスイッチＭＯＳトランジスタ
を介して接続することにより、総合の寄生容量を低減
し、アクセス時間を高速化するものである。
【０００４】そこで、本発明の目的は、階層入出力線方
式に適した交差領域のレイアウト方式において、ローカ
ル入出力線とメイン入出力線との合計寄生容量を低減す
ることができるＤＲＡＭなどの半導体記憶装置を提供す
るものである。
式に適した交差領域のレイアウト方式において、ローカ
ル入出力線とメイン入出力線との合計寄生容量を低減す
ることができるＤＲＡＭなどの半導体記憶装置を提供す
るものである。
【０００５】さらに、本発明の他の目的は、ローカル入
出力線のレイアウトにおいて、ローカル入出力線のノイ
ズを低減することができる半導体記憶装置を提供するも
のである。
出力線のレイアウトにおいて、ローカル入出力線のノイ
ズを低減することができる半導体記憶装置を提供するも
のである。
【０００６】また、本発明の他の目的は、オーバードラ
イブ用センスアンプドライバのレイアウトにおいて、一
方で占有面積が小さくすることができ、他方でセンスア
ンプ駆動の高速化に寄与することができる半導体記憶装
置を提供するものである。
イブ用センスアンプドライバのレイアウトにおいて、一
方で占有面積が小さくすることができ、他方でセンスア
ンプ駆動の高速化に寄与することができる半導体記憶装
置を提供するものである。
【０００７】さらにまた、本発明の他の目的は、センス
アンプラッチＭＯＳトランジスタのレイアウトにおい
て、センスアンプの感度を悪化させずに、高速化と微細
化への対応を両立させることができる半導体記憶装置を
提供するものである。
アンプラッチＭＯＳトランジスタのレイアウトにおい
て、センスアンプの感度を悪化させずに、高速化と微細
化への対応を両立させることができる半導体記憶装置を
提供するものである。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１０】すなわち、本発明による半導体記憶装置
は、以下のような特徴を有するものである。
は、以下のような特徴を有するものである。
【００１１】(1).交差領域に配置される入出力線のスイ
ッチＭＯＳトランジスタは折り返しゲートＭＯＳトラン
ジスタを使い、内側拡散層はメイン入出力線に接続し、
外側拡散層はローカル入出力線に接続する。
ッチＭＯＳトランジスタは折り返しゲートＭＯＳトラン
ジスタを使い、内側拡散層はメイン入出力線に接続し、
外側拡散層はローカル入出力線に接続する。
【００１２】(2).センスアンプ上の２対のローカル入出
力線対を、４つのメモリセルアレーに渡ってローカル入
出力線が延伸する長さの、１／４、２／４、３／４に該
当する交差領域において、一方のローカル入出力線対は
１／４と３／４とでツイストし、他方のローカル入出力
線対は２／４でツイストする。
力線対を、４つのメモリセルアレーに渡ってローカル入
出力線が延伸する長さの、１／４、２／４、３／４に該
当する交差領域において、一方のローカル入出力線対は
１／４と３／４とでツイストし、他方のローカル入出力
線対は２／４でツイストする。
【００１３】(3).交差領域に配置されるオーバードライ
ブ用センスアンプドライバは、第１の電圧用と第２の電
圧用の２個のＮＭＯＳトランジスタを１つの拡散層で形
成し、４本の折り返しゲートに対する拡散層のうち、最
外部ソースと中央部ソースとをコモンソース線に接続
し、それらの間の２つのソースはそれぞれ第１の電圧ま
たは第２の電圧に接続する。
ブ用センスアンプドライバは、第１の電圧用と第２の電
圧用の２個のＮＭＯＳトランジスタを１つの拡散層で形
成し、４本の折り返しゲートに対する拡散層のうち、最
外部ソースと中央部ソースとをコモンソース線に接続
し、それらの間の２つのソースはそれぞれ第１の電圧ま
たは第２の電圧に接続する。
【００１４】(4).センスアンプのラッチＭＯＳトランジ
スタはリングゲートＭＯＳトランジスタで構成し、その
実質的にＭＯＳトランジスタを形成するコの字型ゲート
のうち、上辺部側および下辺部側ゲート長を側辺部側ゲ
ート長より細くするとともに、コモンソース線に接続の
コンタクトは２つの側辺部側ゲートの間に設ける。
スタはリングゲートＭＯＳトランジスタで構成し、その
実質的にＭＯＳトランジスタを形成するコの字型ゲート
のうち、上辺部側および下辺部側ゲート長を側辺部側ゲ
ート長より細くするとともに、コモンソース線に接続の
コンタクトは２つの側辺部側ゲートの間に設ける。
【００１５】(5).前記(1) 〜(4) を任意に組み合わせ、
ＤＲＡＭなどに適用する。
ＤＲＡＭなどに適用する。
【００１６】よって、前記半導体記憶装置によれば、以
下のような作用効果を得ることができる。
下のような作用効果を得ることができる。
【００１７】(1).多数のＭＯＳトランジスタが加算され
るメイン入出力線につながるジャンクション容量が小さ
くでき、入出力線系の合計寄生容量を低減することがで
きる。
るメイン入出力線につながるジャンクション容量が小さ
くでき、入出力線系の合計寄生容量を低減することがで
きる。
【００１８】(2).２対のローカル入出力線対の線間容量
によるカップリングノイズの発生が少ないので、ノイズ
を低減することができる。
によるカップリングノイズの発生が少ないので、ノイズ
を低減することができる。
【００１９】(3).一方で、２個のＮＭＯＳトランジスタ
の分離領域が不要となり、占有面積が小さくすることが
できる。他方で、与えられた交差領域の面積のもとで大
きなゲート幅のドライブＭＯＳトランジスタを実現で
き、センスアンプ駆動の高速化に寄与することができ
る。
の分離領域が不要となり、占有面積が小さくすることが
できる。他方で、与えられた交差領域の面積のもとで大
きなゲート幅のドライブＭＯＳトランジスタを実現で
き、センスアンプ駆動の高速化に寄与することができ
る。
【００２０】(4).側辺部側ゲート長が影響するセンスア
ンプの感度を悪化させずに、上辺部側および下辺部側ゲ
ート長に起因する高速化と微細化への対応を両立させる
ことができる。
ンプの感度を悪化させずに、上辺部側および下辺部側ゲ
ート長に起因する高速化と微細化への対応を両立させる
ことができる。
【００２１】(5).ＤＲＡＭなどでのメモリセンス系にお
いて、高速性能と小面積とを両立させることができる。
いて、高速性能と小面積とを両立させることができる。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。
【００２３】図１は本発明の一実施の形態である半導体
記憶装置を示す概略レイアウト図と部分拡大図、図２は
本実施の形態の半導体記憶装置において、メモリセルア
レー周りのセンスアンプ領域、交差領域を示すレイアウ
ト図と回路図、図３は階層入出力線方式を示す回路図と
レイアウト図、図４は入出力線スイッチＭＯＳトランジ
スタを示すレイアウト図、図５はローカル入出力線を示
すレイアウト図、回路図および説明図、図６はローカル
入出力線の具体例を示すレイアウト図、図７はセンスア
ンプドライバを示すレイアウト図、図８はセンスアンプ
ラッチＭＯＳトランジスタを示すレイアウト図と要部回
路図である。
記憶装置を示す概略レイアウト図と部分拡大図、図２は
本実施の形態の半導体記憶装置において、メモリセルア
レー周りのセンスアンプ領域、交差領域を示すレイアウ
ト図と回路図、図３は階層入出力線方式を示す回路図と
レイアウト図、図４は入出力線スイッチＭＯＳトランジ
スタを示すレイアウト図、図５はローカル入出力線を示
すレイアウト図、回路図および説明図、図６はローカル
入出力線の具体例を示すレイアウト図、図７はセンスア
ンプドライバを示すレイアウト図、図８はセンスアンプ
ラッチＭＯＳトランジスタを示すレイアウト図と要部回
路図である。
【００２４】まず、図１により本実施の形態の半導体記
憶装置のレイアウト構成を説明する。図１(a) は半導体
記憶装置の概略レイアウト図、図１(b) は部分拡大図で
ある。
憶装置のレイアウト構成を説明する。図１(a) は半導体
記憶装置の概略レイアウト図、図１(b) は部分拡大図で
ある。
【００２５】本実施の形態の半導体記憶装置は、たとえ
ば６４ＭｂＤＲＡＭとされ、このメモリチップ１０に
は、メインローデコーダ領域１１、メインワードドライ
バ領域１２、カラムデコーダ領域１３、周辺回路／ボン
ディングパッド領域１４、メモリセルアレー領域１５、
センスアンプ領域１６、サブワードドライバ領域１７、
交差領域１８などが周知の半導体製造技術によって形成
されて構成されている。
ば６４ＭｂＤＲＡＭとされ、このメモリチップ１０に
は、メインローデコーダ領域１１、メインワードドライ
バ領域１２、カラムデコーダ領域１３、周辺回路／ボン
ディングパッド領域１４、メモリセルアレー領域１５、
センスアンプ領域１６、サブワードドライバ領域１７、
交差領域１８などが周知の半導体製造技術によって形成
されて構成されている。
【００２６】この６４ＭｂＤＲＡＭにおいて、メモリセ
ルアレー領域１５の基本のメモリセルアレーは、たとえ
ば２５６ワード線（ＷＬ）×２５６ビット線対（ＢＬ
対）としている。図１は、４分割にした４バンク構成例
である。ワード線は長辺方向、ビット線は短辺方向に延
びている。階層ワード線構成、多分割ビット線構成を用
いて、全体で８ｋワード線×８ｋビット線対で６４Ｍビ
ットを構成している。
ルアレー領域１５の基本のメモリセルアレーは、たとえ
ば２５６ワード線（ＷＬ）×２５６ビット線対（ＢＬ
対）としている。図１は、４分割にした４バンク構成例
である。ワード線は長辺方向、ビット線は短辺方向に延
びている。階層ワード線構成、多分割ビット線構成を用
いて、全体で８ｋワード線×８ｋビット線対で６４Ｍビ
ットを構成している。
【００２７】このメモリチップ１０において、長辺中央
のメインローデコーダ領域１１、メインワードドライバ
領域１２からサブワードドライバ領域１７のドライバを
制御するためのメインワード線、プリデコーダ線が左右
に出力される。短辺中央は周辺回路／ボンディングパッ
ド領域１４で、それとメモリセルアレー領域１５との間
にカラムデコーダ領域１３が置かれる。カラムデコーダ
の出力であるカラム選択線はメモリセルアレー領域１５
の上を通り抜けて多数のセンスアンプを制御する。
のメインローデコーダ領域１１、メインワードドライバ
領域１２からサブワードドライバ領域１７のドライバを
制御するためのメインワード線、プリデコーダ線が左右
に出力される。短辺中央は周辺回路／ボンディングパッ
ド領域１４で、それとメモリセルアレー領域１５との間
にカラムデコーダ領域１３が置かれる。カラムデコーダ
の出力であるカラム選択線はメモリセルアレー領域１５
の上を通り抜けて多数のセンスアンプを制御する。
【００２８】図１(b) の部分拡大図で示すように、メモ
リセルアレー領域１５の左右両端には、サブワードドラ
イバ領域１７が配置され、上下両側にはセンスアンプ領
域１６が配置される。従って、メモリセルアレー領域１
５はセンスアンプ領域１６とサブワードドライバ領域１
７に囲まれる。また、サブワードドライバ領域１７とセ
ンスアンプ領域１６が交差する領域は交差領域１８と呼
び、センスアンプドライバやＩＯスイッチ回路が設けら
れる。
リセルアレー領域１５の左右両端には、サブワードドラ
イバ領域１７が配置され、上下両側にはセンスアンプ領
域１６が配置される。従って、メモリセルアレー領域１
５はセンスアンプ領域１６とサブワードドライバ領域１
７に囲まれる。また、サブワードドライバ領域１７とセ
ンスアンプ領域１６が交差する領域は交差領域１８と呼
び、センスアンプドライバやＩＯスイッチ回路が設けら
れる。
【００２９】次に、図２を用いて、メモリセルアレー周
りのセンスアンプ領域１６、交差領域１８の回路構成に
ついて説明する。図２(a),(b) はメモリセルアレー周り
のレイアウト図、図２(c) はメモリセルアレー領域１５
に隣接するサブワードドライバ領域１７、センスアンプ
領域１６の回路図である。
りのセンスアンプ領域１６、交差領域１８の回路構成に
ついて説明する。図２(a),(b) はメモリセルアレー周り
のレイアウト図、図２(c) はメモリセルアレー領域１５
に隣接するサブワードドライバ領域１７、センスアンプ
領域１６の回路図である。
【００３０】この交差領域１８においては、階層ワード
線方式、センスアンプを上下のメモリセルアレーで共有
するシェアドセンスアンプ方式、センスアンプとサブワ
ードドライバの交差領域１８にセンスアンプドライバや
ローカル入出力線ＬＩＯとメイン入出力線ＭＩＯの間の
スイッチを配置する方式、オーバードライブ電圧ＶＤＤ
ＣＬＰ（最終的なセル蓄積電圧はＶＤＬ）によるオーバ
ードライブ駆動センスアンプ方式を想定している。この
ように、交差領域１８では、多数の回路をセンスアンプ
とサブワードドライバで決定される領域に配置する必要
があり、効率的なレイアウトが重要である。
線方式、センスアンプを上下のメモリセルアレーで共有
するシェアドセンスアンプ方式、センスアンプとサブワ
ードドライバの交差領域１８にセンスアンプドライバや
ローカル入出力線ＬＩＯとメイン入出力線ＭＩＯの間の
スイッチを配置する方式、オーバードライブ電圧ＶＤＤ
ＣＬＰ（最終的なセル蓄積電圧はＶＤＬ）によるオーバ
ードライブ駆動センスアンプ方式を想定している。この
ように、交差領域１８では、多数の回路をセンスアンプ
とサブワードドライバで決定される領域に配置する必要
があり、効率的なレイアウトが重要である。
【００３１】階層ワード線方式は、メインワード線の繰
り返しピッチをメモリセルアレー領域１５のサブワード
線ピッチの、たとえば８倍に緩和し、金属配線の製造歩
留まりを高めるものである。サブワードドライバ領域１
７のドライバでは、メインワード線とプリデコーダ線と
で論理をとり、たとえば3.３Ｖの電源電圧に対して、Ｖ
ＰＰレベル（3.８Ｖ）でサブワード線を駆動する。セン
スアンプ領域１６のセンスアンプはビット線信号を増幅
し、メモリセルに最終的には蓄積電圧ＶＤＬ（2.０Ｖ）
を再書き込みする。このとき、センスアンプはオーバー
ドライブ方式をとり、過渡的に高い電圧ＶＤＤＣＬＰ
（3.３Ｖ）で駆動し、低い電圧ＶＤＬだけでセンスアン
プを駆動した場合の速度低下を防止する。
り返しピッチをメモリセルアレー領域１５のサブワード
線ピッチの、たとえば８倍に緩和し、金属配線の製造歩
留まりを高めるものである。サブワードドライバ領域１
７のドライバでは、メインワード線とプリデコーダ線と
で論理をとり、たとえば3.３Ｖの電源電圧に対して、Ｖ
ＰＰレベル（3.８Ｖ）でサブワード線を駆動する。セン
スアンプ領域１６のセンスアンプはビット線信号を増幅
し、メモリセルに最終的には蓄積電圧ＶＤＬ（2.０Ｖ）
を再書き込みする。このとき、センスアンプはオーバー
ドライブ方式をとり、過渡的に高い電圧ＶＤＤＣＬＰ
（3.３Ｖ）で駆動し、低い電圧ＶＤＬだけでセンスアン
プを駆動した場合の速度低下を防止する。
【００３２】カラム選択は、カラムデコーダ領域１３の
デコーダ出力のカラム選択線ＹＳで行い、カラム選択線
ＹＳがＨｉｇｈの期間にセンスアンプ内のスイッチＭＯ
Ｓトランジスタがオンし、ビット線ＢＬとローカル入出
力線ＬＩＯとの接続を行う。交差領域１８のスイッチで
ローカル入出力線ＬＩＯとメイン入出力線ＭＩＯとの接
続を行い、読み出し／書き込み情報の授受はビット線Ｂ
Ｌ−ローカル入出力線ＬＩＯ−メイン入出力線ＭＩＯ間
で行われる。
デコーダ出力のカラム選択線ＹＳで行い、カラム選択線
ＹＳがＨｉｇｈの期間にセンスアンプ内のスイッチＭＯ
Ｓトランジスタがオンし、ビット線ＢＬとローカル入出
力線ＬＩＯとの接続を行う。交差領域１８のスイッチで
ローカル入出力線ＬＩＯとメイン入出力線ＭＩＯとの接
続を行い、読み出し／書き込み情報の授受はビット線Ｂ
Ｌ−ローカル入出力線ＬＩＯ−メイン入出力線ＭＩＯ間
で行われる。
【００３３】また、交差領域１８には、ＦＸドライバ、
ＣＳＰドライバ、ＣＳＰＮイコライザ、ＣＳＮドライバ
などを含むセンスアンプドライバを主とするもの（Ｏｄ
ｄ）と、ＦＸドライバ、ＬＩＯ−ＭＩＯスイッチ、ＭＩ
Ｏイコライザ、ＣＳＮドライバ、ＬＩＯイコライザ、Ｂ
ＬＥＱＢドライバなどを含むＩＯスイッチを主とするも
の（Ｅｖｅｎ）とを交互に置く。これは交差領域１８
が、面積が小さい割には多種類の回路が必要なときに、
レイアウトを効率的に行うためである。
ＣＳＰドライバ、ＣＳＰＮイコライザ、ＣＳＮドライバ
などを含むセンスアンプドライバを主とするもの（Ｏｄ
ｄ）と、ＦＸドライバ、ＬＩＯ−ＭＩＯスイッチ、ＭＩ
Ｏイコライザ、ＣＳＮドライバ、ＬＩＯイコライザ、Ｂ
ＬＥＱＢドライバなどを含むＩＯスイッチを主とするも
の（Ｅｖｅｎ）とを交互に置く。これは交差領域１８
が、面積が小さい割には多種類の回路が必要なときに、
レイアウトを効率的に行うためである。
【００３４】図２において、ＶＤＤＣＬＰの電源線はＶ
ＰＰゲート印加のソース側電圧である。ＶＤＤＣＬＰを
オーバードライブ電圧に利用する理由は２つある。第１
は、オーバードライブ用センスアンプの電源電圧ＶＤＤ
依存性を緩和するものである。ＶＤＤＣＬＰの電圧はＶ
ＰＰで制御され、ＶＰＰはワード線用昇圧電圧である。
ＶＤＤの変化による速度変化を緩和する働きがある。
ＰＰゲート印加のソース側電圧である。ＶＤＤＣＬＰを
オーバードライブ電圧に利用する理由は２つある。第１
は、オーバードライブ用センスアンプの電源電圧ＶＤＤ
依存性を緩和するものである。ＶＤＤＣＬＰの電圧はＶ
ＰＰで制御され、ＶＰＰはワード線用昇圧電圧である。
ＶＤＤの変化による速度変化を緩和する働きがある。
【００３５】第２は、ラッチアップ対策である。メモリ
セルアレー領域１５、センスアンプ領域１６、サブワー
ドドライバ領域１７の下部には全面的にトリプルウェル
の深いＤＷＥＬＬがあり、そこに回路動作上最も高いＶ
ＰＰを印加する。ところが、ＶＤＤパワーオン時にＶＰ
Ｐはチャージポンプ動作で徐々に上がるので、過渡的に
ＶＰＰがＶＤＤよりも低い状況が生まれ得る。この時に
センスアンプのＰＭＯＳトランジスタがＶＤＤ動作する
と、ラッチアップする可能性があるが、交差領域１８で
のセンスアンプ駆動ＭＯＳトランジスタやＢＬＥＱＢド
ライバにＶＤＤＣＬＰを用いれば、ＶＤＤＣＬＰはＶＰ
Ｐより遅れて立ち上がるのでラッチアンプに対して安全
である。
セルアレー領域１５、センスアンプ領域１６、サブワー
ドドライバ領域１７の下部には全面的にトリプルウェル
の深いＤＷＥＬＬがあり、そこに回路動作上最も高いＶ
ＰＰを印加する。ところが、ＶＤＤパワーオン時にＶＰ
Ｐはチャージポンプ動作で徐々に上がるので、過渡的に
ＶＰＰがＶＤＤよりも低い状況が生まれ得る。この時に
センスアンプのＰＭＯＳトランジスタがＶＤＤ動作する
と、ラッチアップする可能性があるが、交差領域１８で
のセンスアンプ駆動ＭＯＳトランジスタやＢＬＥＱＢド
ライバにＶＤＤＣＬＰを用いれば、ＶＤＤＣＬＰはＶＰ
Ｐより遅れて立ち上がるのでラッチアンプに対して安全
である。
【００３６】なお、図２において、ＳＨＲはシェアドセ
ンスアンプ分離信号線、ＳＡＰ１はオーバードライブ用
の第１センスアンプ充電信号線、ＳＡＰ２は第２センス
アンプ充電信号線、ＳＡＮはセンスアンプ放電信号線、
ＢＬＥＱはビット線プリチャージ信号線、ＶＢＬＲはビ
ット線プリチャージ電圧線、ＣＳＰ，ＣＳＮはセンスア
ンプ駆動線をそれぞれ示す。
ンスアンプ分離信号線、ＳＡＰ１はオーバードライブ用
の第１センスアンプ充電信号線、ＳＡＰ２は第２センス
アンプ充電信号線、ＳＡＮはセンスアンプ放電信号線、
ＢＬＥＱはビット線プリチャージ信号線、ＶＢＬＲはビ
ット線プリチャージ電圧線、ＣＳＰ，ＣＳＮはセンスア
ンプ駆動線をそれぞれ示す。
【００３７】次に、図３を用いて、階層入出力線方式の
構成について説明する。図３(a) は階層入出力線方式の
回路図、図２(b) はレイアウト図である。
構成について説明する。図３(a) は階層入出力線方式の
回路図、図２(b) はレイアウト図である。
【００３８】この階層入出力線方式の狙いは、ローカル
入出力線ＬＩＯとメイン入出力線ＭＩＯを分割し、ＬＩ
Ｏ＋ＭＩＯとしてみた合計の寄生容量を低減しようとす
るものである。この場合は、ＬＩＯ−ＭＩＯ間のスイッ
チＭＯＳトランジスタはＮＭＯＳトランジスタとＰＭＯ
Ｓトランジスタのアナログゲートとしている。それらの
ゲートをビット線プリチャージ信号ＢＬＥＱ，ＢＬＥＱ
Ｂで制御することにより、活性センスアンプでのスイッ
チはオン、非活性センスアンプでのスイッチはオフとす
る。
入出力線ＬＩＯとメイン入出力線ＭＩＯを分割し、ＬＩ
Ｏ＋ＭＩＯとしてみた合計の寄生容量を低減しようとす
るものである。この場合は、ＬＩＯ−ＭＩＯ間のスイッ
チＭＯＳトランジスタはＮＭＯＳトランジスタとＰＭＯ
Ｓトランジスタのアナログゲートとしている。それらの
ゲートをビット線プリチャージ信号ＢＬＥＱ，ＢＬＥＱ
Ｂで制御することにより、活性センスアンプでのスイッ
チはオン、非活性センスアンプでのスイッチはオフとす
る。
【００３９】この階層入出力線方式において、本発明者
が検討した結果、スイッチＭＯＳトランジスタのレイア
ウト方式により寄生容量の大きさは異なることが分かっ
た。元来、階層入出力線はローカル入出力線ＬＩＯとメ
イン入出力線ＭＩＯをスイッチＭＯＳトランジスタを介
して接続することにより、総合の寄生容量を低減し、ア
クセス時間を高速化するものである。そのため、後述す
るようにＬＩＯとＭＩＯのトータルな寄生容量を低減す
るレイアウトを工夫している。
が検討した結果、スイッチＭＯＳトランジスタのレイア
ウト方式により寄生容量の大きさは異なることが分かっ
た。元来、階層入出力線はローカル入出力線ＬＩＯとメ
イン入出力線ＭＩＯをスイッチＭＯＳトランジスタを介
して接続することにより、総合の寄生容量を低減し、ア
クセス時間を高速化するものである。そのため、後述す
るようにＬＩＯとＭＩＯのトータルな寄生容量を低減す
るレイアウトを工夫している。
【００４０】次に、図４を用いて、本発明による入出力
線スイッチＭＯＳトランジスタのレイアウト方式につい
て説明する。図４(a) は単一直線ゲートＦＧ、図４(b),
(c)は折り返しゲートＦＧ、そのうち図４(b) はローカ
ル入出力線ＬＩＯを内側ソース／ドレイン拡散層Ｌに接
続するものであり、図４(c) はメイン入出力線ＭＩＯを
内側ソース／ドレイン拡散層Ｌに接続するものである。
本発明では、図４(c)のように、スイッチＭＯＳトラン
ジスタは折り返しゲート型とし、外側ソースをＬＩＯと
接続し、内側ソースをＭＩＯと接続する。その寄生容量
をジャンクション容量と配線容量に分類して分析する。
ここでは、３つのケース（図４(a),(b),(c) ）に分けて
分析する。
線スイッチＭＯＳトランジスタのレイアウト方式につい
て説明する。図４(a) は単一直線ゲートＦＧ、図４(b),
(c)は折り返しゲートＦＧ、そのうち図４(b) はローカ
ル入出力線ＬＩＯを内側ソース／ドレイン拡散層Ｌに接
続するものであり、図４(c) はメイン入出力線ＭＩＯを
内側ソース／ドレイン拡散層Ｌに接続するものである。
本発明では、図４(c)のように、スイッチＭＯＳトラン
ジスタは折り返しゲート型とし、外側ソースをＬＩＯと
接続し、内側ソースをＭＩＯと接続する。その寄生容量
をジャンクション容量と配線容量に分類して分析する。
ここでは、３つのケース（図４(a),(b),(c) ）に分けて
分析する。
【００４１】まず、配線容量はローカル入出力線ＬＩＯ
は第２金属配線層Ｍ２で４つのメモリセルアレーあたり
1.３３ｍｍで0.２５ｐＦ、メイン入出力線ＭＩＯは第３
金属配線層Ｍ３で１６のメモリセルアレーあたり2.５９
ｍｍで0.４７ｐＦであり、以下の３ケースで共通と考え
られる。ＬＩＯのジャンクション容量ＣＪは４つのメモ
リセルアレーでセンスアンプのパターン寸法から0.１４
ｐＦと、これも以下の３ケースで共通と考えられる。ス
イッチＭＯＳトランジスタのジャンクション容量は３ケ
ースに分かれる。ＰＭＯＳトランジスタとＮＭＯＳトラ
ンジスタの抱き合わせスイッチとする。
は第２金属配線層Ｍ２で４つのメモリセルアレーあたり
1.３３ｍｍで0.２５ｐＦ、メイン入出力線ＭＩＯは第３
金属配線層Ｍ３で１６のメモリセルアレーあたり2.５９
ｍｍで0.４７ｐＦであり、以下の３ケースで共通と考え
られる。ＬＩＯのジャンクション容量ＣＪは４つのメモ
リセルアレーでセンスアンプのパターン寸法から0.１４
ｐＦと、これも以下の３ケースで共通と考えられる。ス
イッチＭＯＳトランジスタのジャンクション容量は３ケ
ースに分かれる。ＰＭＯＳトランジスタとＮＭＯＳトラ
ンジスタの抱き合わせスイッチとする。
【００４２】前記図１と前記図３を組み合わせた構成に
よれば、ＣＪ＝（ＣＪＮ＋ＣＪＰ）×８個である。
よれば、ＣＪ＝（ＣＪＮ＋ＣＪＰ）×８個である。
【００４３】(1).単一直線ゲートの時 ＭＩＯのＣＪ＝（4.９＋１９）×８＝１９１ｆＦ ＬＩＯ＋ＭＩＯの合計容量＝0.２５＋0.４７＋0.１４＋0.１９ ＝1.０５ｐＦ (2).折り返しゲートでＬＩＯが内側接続の時 ＭＩＯのＣＪ＝（5.１＋１9.７）×８＝１９８ｆＦ ＬＩＯ＋ＭＩＯの合計容量＝0.２５＋0.４７＋0.１４＋0.２０ ＝1.０６ｐＦ (3).折り返しゲートでＬＩＯが外側接続の時 ＭＩＯのＣＪ＝（2.９＋１1.１）×８＝１１２ｆＦ ＬＩＯ＋ＭＩＯの合計容量＝0.２５＋0.４７＋0.１４＋0.１１ ＝0.９７ｐＦ となる。
【００４４】この分析の結果、総合容量ＣＬＩＯ＋ＣＭ
ＩＯでは(3) が最も小さい。これは、ローカル入出力線
ＬＩＯにとってＩＯスイッチのジャンクション容量はＭ
ＯＳトランジスタの１個であるのに対し、メイン入出力
線ＭＩＯにとってのＩＯスイッチは多数（８個）のＭＯ
Ｓトランジスタが加算されるからである。従って、ＭＩ
Ｏにつながるジャンクション容量を小さくすべきであ
る。ちなみに、非階層入出力線構成では、合計容量は
（0.２５＋0.１４）×４＝1.５６ｐＦとなる。
ＩＯでは(3) が最も小さい。これは、ローカル入出力線
ＬＩＯにとってＩＯスイッチのジャンクション容量はＭ
ＯＳトランジスタの１個であるのに対し、メイン入出力
線ＭＩＯにとってのＩＯスイッチは多数（８個）のＭＯ
Ｓトランジスタが加算されるからである。従って、ＭＩ
Ｏにつながるジャンクション容量を小さくすべきであ
る。ちなみに、非階層入出力線構成では、合計容量は
（0.２５＋0.１４）×４＝1.５６ｐＦとなる。
【００４５】なお、ＩＯスイッチは、ＰＭＯＳトランジ
スタとＮＭＯＳトランジスタの抱き合わせスイッチでな
く、低面積化のためにＮＭＯＳトランジスタのみによる
スイッチとしてもよい。また、ＮＭＯＳトランジスタの
ゲート電圧を外部電圧ＶＤＤレベルでなく、それより高
い昇圧レベルＶＰＰで制御すれば、高い駆動能力を得る
ことができる。特に、ＶＤＤ＝3.３Ｖの時代から2.５Ｖ
の時代になると、ＶＤＤレベルでは駆動能力不足とな
り、昇圧電圧ＶＰＰ＝３Ｖを用いた方が有利となる可能
性が高い。
スタとＮＭＯＳトランジスタの抱き合わせスイッチでな
く、低面積化のためにＮＭＯＳトランジスタのみによる
スイッチとしてもよい。また、ＮＭＯＳトランジスタの
ゲート電圧を外部電圧ＶＤＤレベルでなく、それより高
い昇圧レベルＶＰＰで制御すれば、高い駆動能力を得る
ことができる。特に、ＶＤＤ＝3.３Ｖの時代から2.５Ｖ
の時代になると、ＶＤＤレベルでは駆動能力不足とな
り、昇圧電圧ＶＰＰ＝３Ｖを用いた方が有利となる可能
性が高い。
【００４６】前記図２に示す構成によるセンスアンプ制
御では、１本のカラム選択線ＹＳは２つのセンスアンプ
を制御するので、センスアンプ上には２対のローカル入
出力線ＬＩＯが４つのメモリセルアレーの長さを向かい
合って配置することになる。これらローカル入出力線Ｌ
ＩＯの線間容量により、カップリングノイズが発生す
る。そのノイズ低減のためのツイスト方法について、図
５および図６を用いて以下に説明する。
御では、１本のカラム選択線ＹＳは２つのセンスアンプ
を制御するので、センスアンプ上には２対のローカル入
出力線ＬＩＯが４つのメモリセルアレーの長さを向かい
合って配置することになる。これらローカル入出力線Ｌ
ＩＯの線間容量により、カップリングノイズが発生す
る。そのノイズ低減のためのツイスト方法について、図
５および図６を用いて以下に説明する。
【００４７】図５において、図５(a) はローカル入出力
線ＬＩＯのレイアウト図、図５(b)はセンスアンプの回
路図、図５(c) はツイスト方法の説明図である。
線ＬＩＯのレイアウト図、図５(b)はセンスアンプの回
路図、図５(c) はツイスト方法の説明図である。
【００４８】ローカル入出力線ＬＩＯのセンスアンプ上
の２対のＬＩＯ対を、４つのメモリセルアレーに渡って
ＬＩＯが延伸する長さの、１／４、２／４、３／４に該
当する交差領域１８において、一方のＬＩＯ対は１／４
と３／４でツイストし、他方のＬＩＯ対は２／４でツイ
ストすることを特徴とする。この方式の基本原理自体
は、特開平４−２５２４９４号公報に開示されている。
それに対して本発明の新規なところは、ツイストをワー
ドシャント対応領域ではなく、サブワードドライバの交
差領域１８で行うことである。
の２対のＬＩＯ対を、４つのメモリセルアレーに渡って
ＬＩＯが延伸する長さの、１／４、２／４、３／４に該
当する交差領域１８において、一方のＬＩＯ対は１／４
と３／４でツイストし、他方のＬＩＯ対は２／４でツイ
ストすることを特徴とする。この方式の基本原理自体
は、特開平４−２５２４９４号公報に開示されている。
それに対して本発明の新規なところは、ツイストをワー
ドシャント対応領域ではなく、サブワードドライバの交
差領域１８で行うことである。
【００４９】具体的には、ローカル入出力線ＬＩＯのレ
イアウト図を示す図６のように行う。図６は、交差領域
１８でツイストするところで、第２金属配線層Ｍ２と第
３金属配線層Ｍ３とを用い、その間をスルーホールを通
じて接続している。すなわち、第２金属配線層Ｍ２で配
置される２対のローカル入出力線対ＬＩＯ０，ＬＩＯ１
のうち、一方のローカル入出力線対ＬＩＯ１Ｔ，ＬＩＯ
１Ｂを交差領域で第３金属配線層Ｍ３を用いてツイスト
している。
イアウト図を示す図６のように行う。図６は、交差領域
１８でツイストするところで、第２金属配線層Ｍ２と第
３金属配線層Ｍ３とを用い、その間をスルーホールを通
じて接続している。すなわち、第２金属配線層Ｍ２で配
置される２対のローカル入出力線対ＬＩＯ０，ＬＩＯ１
のうち、一方のローカル入出力線対ＬＩＯ１Ｔ，ＬＩＯ
１Ｂを交差領域で第３金属配線層Ｍ３を用いてツイスト
している。
【００５０】また、前記オーバードライブ駆動センスア
ンプ方式において、オーバードライブ充電は、従来はＰ
ＭＯＳトランジスタ（ＶＤＤあるいはＶＤＤＣＬＰ）と
ＮＭＯＳトランジスタ（ＶＤＬ）で行ってきたが、両方
をＮＭＯＳトランジスタとすることにより、ＭＯＳトラ
ンジスタのウェル分離領域が不要となることに加え、２
つのＮＭＯＳトランジスタの複合の工夫の可能性が生じ
た。この工夫点について、図７を用いて以下に説明す
る。
ンプ方式において、オーバードライブ充電は、従来はＰ
ＭＯＳトランジスタ（ＶＤＤあるいはＶＤＤＣＬＰ）と
ＮＭＯＳトランジスタ（ＶＤＬ）で行ってきたが、両方
をＮＭＯＳトランジスタとすることにより、ＭＯＳトラ
ンジスタのウェル分離領域が不要となることに加え、２
つのＮＭＯＳトランジスタの複合の工夫の可能性が生じ
た。この工夫点について、図７を用いて以下に説明す
る。
【００５１】図７は、交差領域１８でのセンスアンプド
ライバのレイアウト図である。図７(a) は従来例であ
り、図７(b) は本発明におけるセンスアンプドライバの
レイアウト図である。図７(b) は、オーバードライブ用
の電圧ＶＤＤＣＬＰと最終定常電圧ＶＤＬとがそれぞれ
印加される２個のＮＭＯＳトランジスタを１つの拡散層
Ｌで形成し、４本の折り返しゲートＦＧに対する拡散層
Ｌのうち、最外部ソースと中央ソースをコモンソース線
ＣＳＰと接続し、それらの間の２つのソースはそれぞれ
ＶＤＤＣＬＰまたはＶＤＬに接続する。これにより、２
つのＭＯＳトランジスタのＬｏｃｏｓの分離領域が不要
となり、占有面積が小さくなる。別の見方をすれば、与
えられた交差領域１８の面積のもとで大きなゲート幅の
ドライブＭＯＳトランジスタを実現でき、センスアンプ
駆動の高速化に寄与することができる。
ライバのレイアウト図である。図７(a) は従来例であ
り、図７(b) は本発明におけるセンスアンプドライバの
レイアウト図である。図７(b) は、オーバードライブ用
の電圧ＶＤＤＣＬＰと最終定常電圧ＶＤＬとがそれぞれ
印加される２個のＮＭＯＳトランジスタを１つの拡散層
Ｌで形成し、４本の折り返しゲートＦＧに対する拡散層
Ｌのうち、最外部ソースと中央ソースをコモンソース線
ＣＳＰと接続し、それらの間の２つのソースはそれぞれ
ＶＤＤＣＬＰまたはＶＤＬに接続する。これにより、２
つのＭＯＳトランジスタのＬｏｃｏｓの分離領域が不要
となり、占有面積が小さくなる。別の見方をすれば、与
えられた交差領域１８の面積のもとで大きなゲート幅の
ドライブＭＯＳトランジスタを実現でき、センスアンプ
駆動の高速化に寄与することができる。
【００５２】次に、図８を用いて、センスアンプのラッ
チＭＯＳトランジスタについて説明する。図８(a) はラ
ッチＭＯＳトランジスタであるリングゲートＭＯＳトラ
ンジスタのレイアウト図、図８(b) はセンスアンプの要
部回路図である。
チＭＯＳトランジスタについて説明する。図８(a) はラ
ッチＭＯＳトランジスタであるリングゲートＭＯＳトラ
ンジスタのレイアウト図、図８(b) はセンスアンプの要
部回路図である。
【００５３】本発明のようなリングゲートＭＯＳトラン
ジスタを利用したセンスアンプのレイアウトは、ISSCC'
93,pp44-45,H.Yamauchi et al.,"A 20ns Battery-Oper
ated16Mb CMOS DRAM"、に記載されている。しかし、こ
の文献ではゲート長Ｌｇの値や場所ごとの変化は明らか
にされていない。一般に、Ｌｇを小さくすると、ＭＯＳ
トランジスタの電流駆動能力は大きくなるが、しきい電
圧Ｖｔｈのばらつきは大きくなる。本発明では、リング
ゲートＭＯＳトランジスタのゲート長Ｌｇに関して、拡
散層Ｌと重なる実質的なコの字型のリングゲートＦＧの
上辺部および下辺部と側辺部とで差を設けている。
ジスタを利用したセンスアンプのレイアウトは、ISSCC'
93,pp44-45,H.Yamauchi et al.,"A 20ns Battery-Oper
ated16Mb CMOS DRAM"、に記載されている。しかし、こ
の文献ではゲート長Ｌｇの値や場所ごとの変化は明らか
にされていない。一般に、Ｌｇを小さくすると、ＭＯＳ
トランジスタの電流駆動能力は大きくなるが、しきい電
圧Ｖｔｈのばらつきは大きくなる。本発明では、リング
ゲートＭＯＳトランジスタのゲート長Ｌｇに関して、拡
散層Ｌと重なる実質的なコの字型のリングゲートＦＧの
上辺部および下辺部と側辺部とで差を設けている。
【００５４】すなわち、本発明は、図８(a) のように、
実質的なコの字型のリングゲートＦＧの側辺部はＬｇ１
をやや太くし、Ｖｔｈばらつきを小さくする。上辺部お
よび下辺部はＬｇ２を細くし、センスアンプのレイアウ
トがビット線ピッチに収まるようにするとともに、Ｌｇ
２が小さいことによる高電流、高速化を図る。さらに、
コモンソース線ＣＳＮへのソース接続は一対のＮＭＯＳ
トランジスタのペアゲートの中央に置く。センスアンプ
の感度は主としてこの部分で効くと考えられる。今後、
ビット線ピッチはますます微細化されるが、本発明のよ
うにゲート長Ｌｇに差を持たせることにより、センスア
ンプの感度を悪化させずに、高速化と微細化への対応を
両立させることができる。
実質的なコの字型のリングゲートＦＧの側辺部はＬｇ１
をやや太くし、Ｖｔｈばらつきを小さくする。上辺部お
よび下辺部はＬｇ２を細くし、センスアンプのレイアウ
トがビット線ピッチに収まるようにするとともに、Ｌｇ
２が小さいことによる高電流、高速化を図る。さらに、
コモンソース線ＣＳＮへのソース接続は一対のＮＭＯＳ
トランジスタのペアゲートの中央に置く。センスアンプ
の感度は主としてこの部分で効くと考えられる。今後、
ビット線ピッチはますます微細化されるが、本発明のよ
うにゲート長Ｌｇに差を持たせることにより、センスア
ンプの感度を悪化させずに、高速化と微細化への対応を
両立させることができる。
【００５５】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【００５６】たとえば、前記実施の形態においては、６
４ＭｂＤＲＡＭに適用した場合について説明したが、こ
れに限定されるものではなく、１２８Ｍｂ、２５６Ｍｂ
などの大容量のＤＲＡＭ、さらにシンクロナスＤＲＡＭ
などについても広く適用可能であり、このように大容量
の構成とすることにより本発明の効果はますます大きく
なる。
４ＭｂＤＲＡＭに適用した場合について説明したが、こ
れに限定されるものではなく、１２８Ｍｂ、２５６Ｍｂ
などの大容量のＤＲＡＭ、さらにシンクロナスＤＲＡＭ
などについても広く適用可能であり、このように大容量
の構成とすることにより本発明の効果はますます大きく
なる。
【００５７】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５８】(1).交差領域に配置される入出力線のスイ
ッチＭＯＳトランジスタのレイアウトを工夫すること
で、多数のＭＯＳトランジスタが加算されるメイン入出
力線につながるジャンクション容量を小さくすることが
できるので、入出力線系の合計寄生容量を低減すること
が可能となる。
ッチＭＯＳトランジスタのレイアウトを工夫すること
で、多数のＭＯＳトランジスタが加算されるメイン入出
力線につながるジャンクション容量を小さくすることが
できるので、入出力線系の合計寄生容量を低減すること
が可能となる。
【００５９】(2).センスアンプ上の２対のローカル入出
力線対の交差領域におけるレイアウトを工夫すること
で、２対のローカル入出力線対の線間容量によるカップ
リングノイズの発生を少なくすることができるので、ノ
イズを低減することが可能となる。
力線対の交差領域におけるレイアウトを工夫すること
で、２対のローカル入出力線対の線間容量によるカップ
リングノイズの発生を少なくすることができるので、ノ
イズを低減することが可能となる。
【００６０】(3).交差領域に配置されるオーバードライ
ブ用センスアンプドライバのレイアウトを工夫すること
で、一方で、２個のＮＭＯＳトランジスタの分離領域が
不要となるので、占有面積が小さくすることが可能とな
り、他方で、与えられた交差領域の面積のもとで大きな
ゲート幅のドライブＭＯＳトランジスタを実現すること
ができるので、センスアンプ駆動の高速化に寄与するこ
とが可能となる。
ブ用センスアンプドライバのレイアウトを工夫すること
で、一方で、２個のＮＭＯＳトランジスタの分離領域が
不要となるので、占有面積が小さくすることが可能とな
り、他方で、与えられた交差領域の面積のもとで大きな
ゲート幅のドライブＭＯＳトランジスタを実現すること
ができるので、センスアンプ駆動の高速化に寄与するこ
とが可能となる。
【００６１】(4).センスアンプ領域に配置されるセンス
アンプのラッチＭＯＳトランジスタのレイアウトを工夫
することで、しきい電圧のばらつきを小さくし、ビット
線ピッチに収まるようにするとともに、高電流、高速化
を図ることができるので、センスアンプの感度を悪化さ
せずに、高速化と微細化への対応を両立させることが可
能となる。
アンプのラッチＭＯＳトランジスタのレイアウトを工夫
することで、しきい電圧のばらつきを小さくし、ビット
線ピッチに収まるようにするとともに、高電流、高速化
を図ることができるので、センスアンプの感度を悪化さ
せずに、高速化と微細化への対応を両立させることが可
能となる。
【００６２】(5).前記(1) 〜(4) により、階層ワード
線、階層入出力線方式のＤＲＡＭなどの半導体記憶装置
において、交差領域とセンスアンプとのレイアウトを工
夫することにより、メモリセンス系の高速性能と小面積
とを両立させることが可能となる。
線、階層入出力線方式のＤＲＡＭなどの半導体記憶装置
において、交差領域とセンスアンプとのレイアウトを工
夫することにより、メモリセンス系の高速性能と小面積
とを両立させることが可能となる。
【図１】(a),(b) は本発明の一実施の形態である半導体
記憶装置を示す概略レイアウト図と部分拡大図である。
記憶装置を示す概略レイアウト図と部分拡大図である。
【図２】(a),(b),(c) は本発明の一実施の形態の半導体
記憶装置において、メモリセルアレー周りのセンスアン
プ領域、交差領域を示すレイアウト図と回路図である。
記憶装置において、メモリセルアレー周りのセンスアン
プ領域、交差領域を示すレイアウト図と回路図である。
【図３】(a),(b) は本発明の一実施の形態の半導体記憶
装置において、階層入出力線方式を示す回路図とレイア
ウト図である。
装置において、階層入出力線方式を示す回路図とレイア
ウト図である。
【図４】(a),(b),(c) は本発明の一実施の形態の半導体
記憶装置において、入出力線スイッチＭＯＳトランジス
タを示すレイアウト図である。
記憶装置において、入出力線スイッチＭＯＳトランジス
タを示すレイアウト図である。
【図５】(a),(b),(c) は本発明の一実施の形態の半導体
記憶装置において、ローカル入出力線を示すレイアウト
図、回路図および説明図である。
記憶装置において、ローカル入出力線を示すレイアウト
図、回路図および説明図である。
【図６】本発明の一実施の形態の半導体記憶装置におい
て、ローカル入出力線の具体例を示すレイアウト図であ
る。
て、ローカル入出力線の具体例を示すレイアウト図であ
る。
【図７】(a),(b) は本発明の一実施の形態の半導体記憶
装置において、センスアンプドライバを示すレイアウト
図である。
装置において、センスアンプドライバを示すレイアウト
図である。
【図８】(a),(b) は本発明の一実施の形態の半導体記憶
装置において、センスアンプラッチＭＯＳトランジスタ
を示すレイアウト図と要部回路図である。
装置において、センスアンプラッチＭＯＳトランジスタ
を示すレイアウト図と要部回路図である。
１０ メモリチップ １１ メインローデコーダ領域 １２ メインワードドライバ領域 １３ カラムデコーダ領域 １４ 周辺回路／ボンディングパッド領域 １５ メモリセルアレー領域 １６ センスアンプ領域 １７ サブワードドライバ領域 １８ 交差領域 ＬＩＯ ローカル入出力線 ＭＩＯ メイン入出力線 ＹＳ カラム選択線 ＢＬ ビット線 ＳＨＲ シェアドセンスアンプ分離信号線 ＳＡＰ１ オーバードライブ用の第１センスアンプ充電
信号線 ＳＡＰ２ 第２センスアンプ充電信号線 ＳＡＮ センスアンプ放電信号線 ＢＬＥＱ ビット線プリチャージ信号線 ＶＢＬＲ ビット線プリチャージ電圧線 ＣＳＰ，ＣＳＮ センスアンプ駆動線 ＦＧ ゲート Ｌ 拡散層
信号線 ＳＡＰ２ 第２センスアンプ充電信号線 ＳＡＮ センスアンプ放電信号線 ＢＬＥＱ ビット線プリチャージ信号線 ＶＢＬＲ ビット線プリチャージ電圧線 ＣＳＰ，ＣＳＮ センスアンプ駆動線 ＦＧ ゲート Ｌ 拡散層
フロントページの続き (72)発明者 橘川 五郎 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 嬉野 和久 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5B024 AA03 AA07 AA15 BA05 BA09 BA29 CA21 5F083 AD00 GA01 GA03 GA12 KA03 KA11 LA03 LA05 LA07 LA09 LA11 LA20 LA21 LA30 ZA01
Claims (6)
- 【請求項１】 メモリセルアレー領域と、これに隣接し
て配置されるセンスアンプ領域およびサブワードドライ
バ領域と、このセンスアンプ領域とサブワードドライバ
領域との交差領域とを含む半導体記憶装置であって、前
記交差領域にメイン入出力線とローカル入出力線との間
のスイッチＭＯＳトランジスタを配置し、このスイッチ
ＭＯＳトランジスタは折り返しゲートＭＯＳトランジス
タを使い、この折り返しゲートに対する内側拡散層は前
記メイン入出力線に接続し、かつ外側拡散層は前記ロー
カル入出力線に接続して入出力線の合計寄生容量を低減
することを特徴とする半導体記憶装置。 - 【請求項２】 メモリセルアレー領域と、これに隣接し
て配置されるセンスアンプ領域およびサブワードドライ
バ領域と、このセンスアンプ領域とサブワードドライバ
領域との交差領域とを含む半導体記憶装置であって、前
記センスアンプ領域上に２対のローカル入出力線対を配
置し、この２対のローカル入出力線対を、４つの前記メ
モリセルアレー領域に渡って前記２対のローカル入出力
線対が延伸する長さの１／４程度、２／４程度、３／４
程度に該当する前記交差領域において、一方のローカル
入出力線対は前記１／４程度と前記３／４程度とでツイ
ストし、他方のローカル入出力線対は前記２／４程度で
ツイストすることを特徴とする半導体記憶装置。 - 【請求項３】 メモリセルアレー領域と、これに隣接し
て配置されるセンスアンプ領域およびサブワードドライ
バ領域と、このセンスアンプ領域とサブワードドライバ
領域との交差領域とを含む半導体記憶装置であって、前
記交差領域にオーバードライブ用センスアンプドライバ
を配置し、このオーバードライブ用センスアンプドライ
バは、それぞれ異なる第１の電圧、第２の電圧が印加さ
れ、かつ折り返しゲート形状に形成される２個のＮＭＯ
Ｓトランジスタからなり、この２個のＮＭＯＳトランジ
スタを１つの拡散層で形成し、４本の折り返しゲートに
対する拡散層のうち、最外部ソースと中央部ソースをコ
モンソース線と接続し、それらの間の２つのソースはそ
れぞれ前記第１の電圧または前記第２の電圧に接続する
ことを特徴とする半導体記憶装置。 - 【請求項４】 メモリセルアレー領域と、これに隣接し
て配置されるセンスアンプ領域およびサブワードドライ
バ領域と、このセンスアンプ領域とサブワードドライバ
領域との交差領域とを含む半導体記憶装置であって、前
記センスアンプ領域に配置されるセンスアンプのラッチ
ＭＯＳトランジスタはリングゲートＭＯＳトランジスタ
で構成し、その実質的にＭＯＳトランジスタを形成する
コの字型ゲートのうち、上辺部側および下辺部側ゲート
長を側辺部側ゲート長より細くし、コモンソース線に接
続のコンタクトは２つの側辺部側ゲートの間に設けるこ
とを特徴とする半導体記憶装置。 - 【請求項５】 請求項１、２、３または４記載の半導体
記憶装置であって、前記スイッチＭＯＳトランジスタ、
前記２対のローカル入出力線対、前記オーバードライブ
用センスアンプドライバ、前記ラッチＭＯＳトランジス
タを任意に組み合わせることを特徴とする半導体記憶装
置。 - 【請求項６】 請求項１、２、３、４または５記載の半
導体記憶装置であって、前記半導体記憶装置はＤＲＡＭ
であることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10187616A JP2000022108A (ja) | 1998-07-02 | 1998-07-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10187616A JP2000022108A (ja) | 1998-07-02 | 1998-07-02 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000022108A true JP2000022108A (ja) | 2000-01-21 |
Family
ID=16209234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10187616A Withdrawn JP2000022108A (ja) | 1998-07-02 | 1998-07-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000022108A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001319979A (ja) * | 2000-05-08 | 2001-11-16 | Nec Microsystems Ltd | 半導体集積回路装置のコンタクト配置構造 |
| US6879539B2 (en) | 2003-01-16 | 2005-04-12 | Renesas Technology Corp. | Semiconductor memory device with sense amplifier |
| JP2006080537A (ja) * | 2004-09-10 | 2006-03-23 | Samsung Electronics Co Ltd | 半導体メモリ装置及びこの装置の配置方法 |
| JP2006163342A (ja) * | 2004-12-02 | 2006-06-22 | Hynix Semiconductor Inc | フォトマスク及びこれを用いたパターン製造方法 |
| KR100597788B1 (ko) | 2004-12-17 | 2006-07-06 | 삼성전자주식회사 | 프로그램 동작 속도를 개선하는 불휘발성 반도체 메모리장치의 페이지 버퍼와 이에 대한 구동방법 |
| US7215562B2 (en) | 2004-06-03 | 2007-05-08 | Elpida Memory Inc. | Semiconductor storage device |
| US7502269B2 (en) | 2004-04-30 | 2009-03-10 | Hynix Semiconductor Inc. | Semiconductor memory device capable of controlling drivability of overdriver |
| US7889574B2 (en) | 2004-04-27 | 2011-02-15 | Hynix Semiconductor Inc. | Semiconductor memory device employing clamp for preventing latch up |
| WO2014115598A1 (ja) * | 2013-01-23 | 2014-07-31 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
-
1998
- 1998-07-02 JP JP10187616A patent/JP2000022108A/ja not_active Withdrawn
Cited By (9)
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| WO2014115598A1 (ja) * | 2013-01-23 | 2014-07-31 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
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Legal Events
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|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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