JP3073511B2 - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JP3073511B2 JP3073511B2 JP02225354A JP22535490A JP3073511B2 JP 3073511 B2 JP3073511 B2 JP 3073511B2 JP 02225354 A JP02225354 A JP 02225354A JP 22535490 A JP22535490 A JP 22535490A JP 3073511 B2 JP3073511 B2 JP 3073511B2
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- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ダイナミック型半導体記憶装置（DRAM）に
係り、特にワード線駆動回路部の改良に関する。
係り、特にワード線駆動回路部の改良に関する。
（従来の技術） １トランジスタ/1キャパシタのメモリセル構造をもつ
DRAMは、メモリセル構造の改良と微細加工技術の進歩に
より著しく高集積化が進んでいる。
DRAMは、メモリセル構造の改良と微細加工技術の進歩に
より著しく高集積化が進んでいる。
第11図はDRAMの概略構成を示すブロック図である。図
に示すようにDRAMは、外部アドレスを取り込むロウ・ア
ドレス・バッファ1,カラム・アドレス・バッファ２、こ
れらのアドレス・バッファ1,2を駆動するクロック・ジ
ェネレータ3,4、取り込まれたアドレスをデコードする
カラム・デコーダ5,ロウ・デコーダ６、これらのデコー
ダ出力により駆動される１トランジスタ/1キャパシタの
メモリセルが配列されたメモリセルアレイ７、メモリセ
ルアレイ７とデータのやり取りを行うセンスアンプおよ
びI/Oゲート８、入出力データをラッチする入出力バッ
ファ９等を有する。ワード線駆動には通常昇圧電位を用
いるため、昇圧回路10が設けられている。
に示すようにDRAMは、外部アドレスを取り込むロウ・ア
ドレス・バッファ1,カラム・アドレス・バッファ２、こ
れらのアドレス・バッファ1,2を駆動するクロック・ジ
ェネレータ3,4、取り込まれたアドレスをデコードする
カラム・デコーダ5,ロウ・デコーダ６、これらのデコー
ダ出力により駆動される１トランジスタ/1キャパシタの
メモリセルが配列されたメモリセルアレイ７、メモリセ
ルアレイ７とデータのやり取りを行うセンスアンプおよ
びI/Oゲート８、入出力データをラッチする入出力バッ
ファ９等を有する。ワード線駆動には通常昇圧電位を用
いるため、昇圧回路10が設けられている。
第12図は、ワード線駆動回路であるロウ・デコーダ６
の一般的な構成例である。ワード線駆動WDRVmは昇圧回
路10から得られるワード線駆動電圧を複数のワード線か
ら選択されたワード線WLに伝達するための配線である。
ワード線駆動線WDRVmとワード線WLの間には、アドレス
のデコード信号VRnにより制御されてワード線駆動線WDR
Vmの電圧をワード線WLに供給する駆動用MOSトランジス
タQ1が設けられ、このMOSトランジスタQ1と隣接してワ
ード線WLを非選択状態で接地するための接地用MOSトラ
ンジスタQ2が設けられている。MOSトランジスタQ3はデ
コード信号VRnを駆動用MOSトランジスタQ1とゲート・ノ
ードN1に伝達すると共に、ノードN1の昇圧電位を閉じ込
める働きをする。デコード信号VRnはインバータINVによ
り反転されて接地用MOSトランジスタのゲートに供給さ
れるようになっている。MOSトランジスタQ1〜Q3はこの
例ではすべてｎチャネルである。
の一般的な構成例である。ワード線駆動WDRVmは昇圧回
路10から得られるワード線駆動電圧を複数のワード線か
ら選択されたワード線WLに伝達するための配線である。
ワード線駆動線WDRVmとワード線WLの間には、アドレス
のデコード信号VRnにより制御されてワード線駆動線WDR
Vmの電圧をワード線WLに供給する駆動用MOSトランジス
タQ1が設けられ、このMOSトランジスタQ1と隣接してワ
ード線WLを非選択状態で接地するための接地用MOSトラ
ンジスタQ2が設けられている。MOSトランジスタQ3はデ
コード信号VRnを駆動用MOSトランジスタQ1とゲート・ノ
ードN1に伝達すると共に、ノードN1の昇圧電位を閉じ込
める働きをする。デコード信号VRnはインバータINVによ
り反転されて接地用MOSトランジスタのゲートに供給さ
れるようになっている。MOSトランジスタQ1〜Q3はこの
例ではすべてｎチャネルである。
このワード線駆動回路は、アドレスのデコード信号VR
nが“H"レベルで、かつワード線駆動線WDRVmが“H"レベ
ルである場合にのみ、ワード線WLを“H"レベルとする。
その動作タイミング図を第13図に示す。閉じ込め用MOS
トランジスタQ3のゲートにはVccが印加されているとす
る。この例では、デコード信号VRnが“H"レベル（＝Vc
c）になってノードN1がVcc−Vth（VthはMOSトランジス
タQ3のしきい値電圧）になった後、ワード線駆動線WDRV
mが昇圧レベルになる。これにより、ノードN1はワード
線駆動線WDRVmとのカップリングにより昇圧される。そ
して十分深くオン駆動された駆動用MOSトランジスタQ1
を介してワード線WLはワード線駆動線WDRVmの昇圧レベ
ルまで昇圧駆動されることになる。
nが“H"レベルで、かつワード線駆動線WDRVmが“H"レベ
ルである場合にのみ、ワード線WLを“H"レベルとする。
その動作タイミング図を第13図に示す。閉じ込め用MOS
トランジスタQ3のゲートにはVccが印加されているとす
る。この例では、デコード信号VRnが“H"レベル（＝Vc
c）になってノードN1がVcc−Vth（VthはMOSトランジス
タQ3のしきい値電圧）になった後、ワード線駆動線WDRV
mが昇圧レベルになる。これにより、ノードN1はワード
線駆動線WDRVmとのカップリングにより昇圧される。そ
して十分深くオン駆動された駆動用MOSトランジスタQ1
を介してワード線WLはワード線駆動線WDRVmの昇圧レベ
ルまで昇圧駆動されることになる。
ロウ・デコーダの方式は色々あるが、第12図に示した
ワード線WLとワード線駆動線WDRVmを接続するための駆
動用MOSトランジスタQ1、およびワード線WLを接地する
ための接地用MOSトランジスタQ2は必須の要素である。
駆動用MOSトランジスタQ1はｐチャネルであってもよい
が、これら駆動用および接地用MOSトランジスタQ1,Q2は
ワード線一本につき一組ずつ必要となる。
ワード線WLとワード線駆動線WDRVmを接続するための駆
動用MOSトランジスタQ1、およびワード線WLを接地する
ための接地用MOSトランジスタQ2は必須の要素である。
駆動用MOSトランジスタQ1はｐチャネルであってもよい
が、これら駆動用および接地用MOSトランジスタQ1,Q2は
ワード線一本につき一組ずつ必要となる。
メモリセルの縮小化が進むと、メモリセルアレイのワ
ード線ピッチ内に上述した駆動用および接地用MOSトラ
ンジスタQ1,Q2を配置する必要があり、これらのMOSトラ
ンジスタQ1,Q2のレイアウト設計ルールが厳しいものと
なる。この事を具体例に基づいて説明する。
ード線ピッチ内に上述した駆動用および接地用MOSトラ
ンジスタQ1,Q2を配置する必要があり、これらのMOSトラ
ンジスタQ1,Q2のレイアウト設計ルールが厳しいものと
なる。この事を具体例に基づいて説明する。
第14図は従来のワード線駆動回路部のレイアウト例で
ある。第15図はそのレイアウトの中のゲート電極および
拡散層のみのレイアウトを示し、第16図は以上のレイア
ウトを考慮した等価回路を示している。駆動用MOSトラ
ンジスタQ1のゲート電極11と接地用MOSトランジスタQ2
のゲート電極12が第15図に示すように繰り返し配列さ
れ、これらのゲート電極11,12を挟んでソース，ドレイ
ン拡散層となるn+型拡散層13,14,15が形成されている。
ワード線WL（WL1,WL2,…）は駆動用MOSトランジスタQ1
のソースであり、接地用MOSトランジスタQ2のドレイン
でもある拡散層14にコンタクトして所定ピッチで配設さ
れている。これらワード線WLと直交するように、図では
WDRV1,WDRV2の二本のワード線駆動線20,21と接地線（Ｖ
SS）22が配設されている。ワード線駆動線20,21は、駆
動用MOSトランジスタQ1のドレインとなる拡散層13にコ
ンタクトさせ、接地線22は接地用MOSトランジスタQ2の
ソースとなる拡散層15にコンタクトさせている。それぞ
れワード線に繋がる駆動用MOSトランジスタQ1のソー
ス，すなわち接地用MOSトランジスタのドレインは互い
に電気的に分離されることが必要であり、したがって隣
接する拡散層14の間には分離領域17,18が設けられてい
る。
ある。第15図はそのレイアウトの中のゲート電極および
拡散層のみのレイアウトを示し、第16図は以上のレイア
ウトを考慮した等価回路を示している。駆動用MOSトラ
ンジスタQ1のゲート電極11と接地用MOSトランジスタQ2
のゲート電極12が第15図に示すように繰り返し配列さ
れ、これらのゲート電極11,12を挟んでソース，ドレイ
ン拡散層となるn+型拡散層13,14,15が形成されている。
ワード線WL（WL1,WL2,…）は駆動用MOSトランジスタQ1
のソースであり、接地用MOSトランジスタQ2のドレイン
でもある拡散層14にコンタクトして所定ピッチで配設さ
れている。これらワード線WLと直交するように、図では
WDRV1,WDRV2の二本のワード線駆動線20,21と接地線（Ｖ
SS）22が配設されている。ワード線駆動線20,21は、駆
動用MOSトランジスタQ1のドレインとなる拡散層13にコ
ンタクトさせ、接地線22は接地用MOSトランジスタQ2の
ソースとなる拡散層15にコンタクトさせている。それぞ
れワード線に繋がる駆動用MOSトランジスタQ1のソー
ス，すなわち接地用MOSトランジスタのドレインは互い
に電気的に分離されることが必要であり、したがって隣
接する拡散層14の間には分離領域17,18が設けられてい
る。
第14図に示したようにこのワード線駆動回路レイアウ
トでは、ワード線ピッチがPAである。分離領域17,18
は、特にワード線WLに昇圧電位が与えられることを考慮
して、耐圧やパンチスルー防止のためにある程度以上の
幅をとることが必要である。したがってメモリセルサイ
ズが縮小しても、それにあわせてワード線ピッチPAを縮
小することは困難である。一方、メモリ容量が大きくな
るとワード線容量が大きいものとなるために、駆動用MO
SトランジスタQ1および接地用MOSトランジスタQ2として
駆動能力の大きいもの、すなわちゲート幅の大きいのも
のが必要になる。特に、ワード線を駆動する側の駆動用
MOSトランジスタQ1のゲート幅は非常に大きいものとな
る。第15図に示した例では、駆動用MOSトランジスタQ1
のゲート幅はW1であり、接地用MOSトランジスタQ2のゲ
ート幅はW2である。
トでは、ワード線ピッチがPAである。分離領域17,18
は、特にワード線WLに昇圧電位が与えられることを考慮
して、耐圧やパンチスルー防止のためにある程度以上の
幅をとることが必要である。したがってメモリセルサイ
ズが縮小しても、それにあわせてワード線ピッチPAを縮
小することは困難である。一方、メモリ容量が大きくな
るとワード線容量が大きいものとなるために、駆動用MO
SトランジスタQ1および接地用MOSトランジスタQ2として
駆動能力の大きいもの、すなわちゲート幅の大きいのも
のが必要になる。特に、ワード線を駆動する側の駆動用
MOSトランジスタQ1のゲート幅は非常に大きいものとな
る。第15図に示した例では、駆動用MOSトランジスタQ1
のゲート幅はW1であり、接地用MOSトランジスタQ2のゲ
ート幅はW2である。
（発明が解決しようとする課題） 以上のように従来のDRAMにおけるロウ・デコーダのワ
ード線駆動回路部は、高い昇圧電位がかかる拡散層間の
電気的分離のための分離領域が必要であって、このため
メモリセルアレイ領域の微細化によりワード線ピッチが
狭くなるとフィールド耐圧低下やパンチスルー耐圧の低
下が問題になる。したがってワード線ピッチ内にワード
線駆動用のMOSトランジスタを配置する場合の設計ルー
ルが厳しくなる。またセルアレイの大容量化によりワー
ド線が長いものとなるにつれて、ワード線駆動回路部の
レイアウト面積が非常に大きいものとなるといった問題
があった。
ード線駆動回路部は、高い昇圧電位がかかる拡散層間の
電気的分離のための分離領域が必要であって、このため
メモリセルアレイ領域の微細化によりワード線ピッチが
狭くなるとフィールド耐圧低下やパンチスルー耐圧の低
下が問題になる。したがってワード線ピッチ内にワード
線駆動用のMOSトランジスタを配置する場合の設計ルー
ルが厳しくなる。またセルアレイの大容量化によりワー
ド線が長いものとなるにつれて、ワード線駆動回路部の
レイアウト面積が非常に大きいものとなるといった問題
があった。
本発明は、これらの問題を解決したワード線駆動回路
部を有するDRAMを提供することを目的とする。
部を有するDRAMを提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明は、ワード線駆動電圧が供給されるワード線駆
動線とメモリセルアレイの複数本のワード線のそれぞれ
の間に設けられて、アドレスにより選択されて前記ワー
ド線駆動線の電圧を選択されたワード線に伝達する複数
の駆動用MOSトランジスタと、これらの駆動用MOSトラン
ジスタにそれぞれ隣接して配置されて各ワード線に接続
され駆動用MOSトランジスタとは相補的に制御されて非
選択のワード線を接地する複数の接地用MOSトランジス
タとがワード線駆動線に沿って配列形成されたワード線
駆動回路を有するダイナミック型半導体記憶装置におい
て、 ワード線駆動回路の駆動用MOSトランジスタは、ワー
ド線に繋がる共通ソース拡散層を有するワード線駆動線
に並列接続された一対のMOSトランジスタにより構成さ
れ、かつ、互いに隣接する駆動用MOSトランジスタ対は
ワード線駆動線に接続されるドレイン拡散層を共有して
ワード線駆動線方向に素子分離領域を設けることなく配
列されていることを特徴とする。
動線とメモリセルアレイの複数本のワード線のそれぞれ
の間に設けられて、アドレスにより選択されて前記ワー
ド線駆動線の電圧を選択されたワード線に伝達する複数
の駆動用MOSトランジスタと、これらの駆動用MOSトラン
ジスタにそれぞれ隣接して配置されて各ワード線に接続
され駆動用MOSトランジスタとは相補的に制御されて非
選択のワード線を接地する複数の接地用MOSトランジス
タとがワード線駆動線に沿って配列形成されたワード線
駆動回路を有するダイナミック型半導体記憶装置におい
て、 ワード線駆動回路の駆動用MOSトランジスタは、ワー
ド線に繋がる共通ソース拡散層を有するワード線駆動線
に並列接続された一対のMOSトランジスタにより構成さ
れ、かつ、互いに隣接する駆動用MOSトランジスタ対は
ワード線駆動線に接続されるドレイン拡散層を共有して
ワード線駆動線方向に素子分離領域を設けることなく配
列されていることを特徴とする。
（作用） 本発明に於いては、ワード線ピッチを決める，ワード
線を駆動するための駆動用MOSトランジスタを、二つのM
OSトランジスタを並列接続した構造として、ワード線駆
動線方向には素子分離領域を設けることなく、ゲートと
拡散層が交互に配置された状態に形成される。したがっ
てこの部分ではフィールド耐圧やパンチスルー耐圧の問
題がなくなる。またワード線を駆動する駆動用MOSトラ
ンジスタは、ワード線に繋がる共通ソース拡散層を間に
挟んでゲート電極を折り返しパターンにより構成するこ
とで、ワード線方向の長さを従来に比べてほぼ半減でき
る。したがってワード線駆動回路部のレイアウト面積を
大幅に低減できる。またワード線方向の長さを半減した
分だけ、ワード線方向に駆動回路を複数段に分けて配置
すれば、ワード線ピッチの小さいセルアレイにも容易に
ワード線駆動回路のレイアウトができる。
線を駆動するための駆動用MOSトランジスタを、二つのM
OSトランジスタを並列接続した構造として、ワード線駆
動線方向には素子分離領域を設けることなく、ゲートと
拡散層が交互に配置された状態に形成される。したがっ
てこの部分ではフィールド耐圧やパンチスルー耐圧の問
題がなくなる。またワード線を駆動する駆動用MOSトラ
ンジスタは、ワード線に繋がる共通ソース拡散層を間に
挟んでゲート電極を折り返しパターンにより構成するこ
とで、ワード線方向の長さを従来に比べてほぼ半減でき
る。したがってワード線駆動回路部のレイアウト面積を
大幅に低減できる。またワード線方向の長さを半減した
分だけ、ワード線方向に駆動回路を複数段に分けて配置
すれば、ワード線ピッチの小さいセルアレイにも容易に
ワード線駆動回路のレイアウトができる。
（実施例） 以下、本発明の実施例を説明する。
第１図は、第１の実施例のDRAMのワード線駆動回路部
のレイアウトである。第２図はそのレイアウトのうちゲ
ート電極および拡散層の部分のみを示す。また第３図は
第１図のＡ−Ａ′位置の断面図であり、第４図は第１図
のレイアウトに対応させて示した等価回路図である。な
お従来の第14図〜第16図と対応する部分にはそれらと同
一符号を付してある。
のレイアウトである。第２図はそのレイアウトのうちゲ
ート電極および拡散層の部分のみを示す。また第３図は
第１図のＡ−Ａ′位置の断面図であり、第４図は第１図
のレイアウトに対応させて示した等価回路図である。な
お従来の第14図〜第16図と対応する部分にはそれらと同
一符号を付してある。
ワード線を駆動する駆動用MOSトランジスタQ1は、同
じ電極膜からなる二つのゲート電極11が素子領域を横切
って折り返すパターンをもって一体形成されて配設さ
れ、このゲート電極11の外側にワード線駆動線20がコン
タクトするドレインとなる拡散層131,132が形成され、
折り返されたゲート電極11の間にワード線WLに繋がる共
通ソース拡散層14が形成されている。すなわち駆動用MO
SトランジスタQ1は、等価的にソース，ドレイン拡散層
およびゲート電極をそれぞれ共用する二つのMOSトラン
ジスタQ1A,Q1Bを並列接続したものとなっている。また
隣接する二つのワード線WL1とWL2について見ると、それ
らにソースが繋がる隣接するMOSトランジスタQ1Bのドレ
イン拡散層132は共有されている。同様に隣接するワー
ド線WL2とWL3についてみると、それらにソースが繋がる
隣接するMOSトランジスタQ1Aのドレイン拡散層131は共
有されている。つまり、各ワード線を駆動するための駆
動用MOSトランジスタQ1を構成する一対のMOSトランジス
タQ1A,Q1Bは、ワード線駆動線20の方向には素子分離領
域を設けることなく、ゲート電極と拡散層が交互に連続
的に配設されている。
じ電極膜からなる二つのゲート電極11が素子領域を横切
って折り返すパターンをもって一体形成されて配設さ
れ、このゲート電極11の外側にワード線駆動線20がコン
タクトするドレインとなる拡散層131,132が形成され、
折り返されたゲート電極11の間にワード線WLに繋がる共
通ソース拡散層14が形成されている。すなわち駆動用MO
SトランジスタQ1は、等価的にソース，ドレイン拡散層
およびゲート電極をそれぞれ共用する二つのMOSトラン
ジスタQ1A,Q1Bを並列接続したものとなっている。また
隣接する二つのワード線WL1とWL2について見ると、それ
らにソースが繋がる隣接するMOSトランジスタQ1Bのドレ
イン拡散層132は共有されている。同様に隣接するワー
ド線WL2とWL3についてみると、それらにソースが繋がる
隣接するMOSトランジスタQ1Aのドレイン拡散層131は共
有されている。つまり、各ワード線を駆動するための駆
動用MOSトランジスタQ1を構成する一対のMOSトランジス
タQ1A,Q1Bは、ワード線駆動線20の方向には素子分離領
域を設けることなく、ゲート電極と拡散層が交互に連続
的に配設されている。
ゲート電極11が折り返された先端部は素子分離領域22
となっており、その先に接地用MOSトランジスタQ2のゲ
ート電極12が配設されている。駆動用MOSトランジスタQ
1の共通ソース拡散層14はそのまま接地用MOSトランジス
タQ2のドレイン拡散層となっている。接地用MOSトラン
ジスタのソース拡散層15は、隣接するもの同士が共有し
ている。このソース拡散層15には、ワード線駆動線20と
平行に走る接地線21がコンタクトしている。
となっており、その先に接地用MOSトランジスタQ2のゲ
ート電極12が配設されている。駆動用MOSトランジスタQ
1の共通ソース拡散層14はそのまま接地用MOSトランジス
タQ2のドレイン拡散層となっている。接地用MOSトラン
ジスタのソース拡散層15は、隣接するもの同士が共有し
ている。このソース拡散層15には、ワード線駆動線20と
平行に走る接地線21がコンタクトしている。
以上のようにこの実施例によれば、ワード線駆動線20
に沿って配列される複数の駆動用MOSトランジスタQ1は
拡散層分離のための素子分離領域がない状態で配列形成
される。したがってパンチスルー耐圧やフィールド耐圧
を考慮した厳しい設計ルールが必要なくなる。また駆動
用MOSトランジスタQ1のゲート幅W1は、この実施例では
第２図に示すように W1＝W1A＋W1B となっており、また、接地用MOSトランジスタのゲート
幅W2との関係は、 W1A＝W1B＋W2 であるから、結局これらMOSトランジスタQ1,Q2部のワー
ド線方向のレイアウト長は、従来のW1＋W2に対して、
（W1＋W2）/2になる。こうしてこの実施例ではワード線
方向のレイアウト長が短くなり、レイアウト面積が大き
く低減される。
に沿って配列される複数の駆動用MOSトランジスタQ1は
拡散層分離のための素子分離領域がない状態で配列形成
される。したがってパンチスルー耐圧やフィールド耐圧
を考慮した厳しい設計ルールが必要なくなる。また駆動
用MOSトランジスタQ1のゲート幅W1は、この実施例では
第２図に示すように W1＝W1A＋W1B となっており、また、接地用MOSトランジスタのゲート
幅W2との関係は、 W1A＝W1B＋W2 であるから、結局これらMOSトランジスタQ1,Q2部のワー
ド線方向のレイアウト長は、従来のW1＋W2に対して、
（W1＋W2）/2になる。こうしてこの実施例ではワード線
方向のレイアウト長が短くなり、レイアウト面積が大き
く低減される。
第５図は第２の実施例のワード線駆動回路部のレイア
ウトであり、第６図はそのゲート電極と拡散層のみを示
したもの、第７図はレイアウトに対応した等価回路であ
る。
ウトであり、第６図はそのゲート電極と拡散層のみを示
したもの、第７図はレイアウトに対応した等価回路であ
る。
この実施例では、駆動用MOSトランジスタQ1と接地用M
OSトランジスタQ2を分離領域22によってワード線方向に
完全に分離している。すなわち先の実施例では駆動用MO
SトランジスタQ1のソースであり、接地用MOSトランジス
タQ2のドレインでもあった拡散層14を、この実施例では
互いに分離された別々の拡散層141,142に分離してい
る。そして駆動用MOSトランジスタQ1をそのゲート電極1
1をコの字状に折り返して二つのMOSトランジスタQ1A,Q
1Bに分けたのに対応して、接地用MOSトランジスタQ2に
ついても同様にゲート電極12を折り返し構造として、二
つのMOSトランジスタQ2A,22Bに分けている。ワード線WL
は駆動用MOSトランジスタQ1の共通ソース拡散層141にコ
ンタクトさせると同時に、接地用MOSトランジスタQ2の
共通ドレイン拡散層142にコンタクトさせている。
OSトランジスタQ2を分離領域22によってワード線方向に
完全に分離している。すなわち先の実施例では駆動用MO
SトランジスタQ1のソースであり、接地用MOSトランジス
タQ2のドレインでもあった拡散層14を、この実施例では
互いに分離された別々の拡散層141,142に分離してい
る。そして駆動用MOSトランジスタQ1をそのゲート電極1
1をコの字状に折り返して二つのMOSトランジスタQ1A,Q
1Bに分けたのに対応して、接地用MOSトランジスタQ2に
ついても同様にゲート電極12を折り返し構造として、二
つのMOSトランジスタQ2A,22Bに分けている。ワード線WL
は駆動用MOSトランジスタQ1の共通ソース拡散層141にコ
ンタクトさせると同時に、接地用MOSトランジスタQ2の
共通ドレイン拡散層142にコンタクトさせている。
この実施例の場合、接地用MOSトランジスタQ2を二つ
に分割した分、接地線のコンタクト部が増えるが、ワー
ド線駆動線方向には素子分離領域がなく、またワード線
方向のレイアウト長が短くなっており、基本的に先の実
施例と同様の効果が得られる。
に分割した分、接地線のコンタクト部が増えるが、ワー
ド線駆動線方向には素子分離領域がなく、またワード線
方向のレイアウト長が短くなっており、基本的に先の実
施例と同様の効果が得られる。
なおこの実施例の場合、駆動用MOSトランジスタQ1の
ソース拡散層と接地用MOSトランジスタQ2のドレイン拡
散層が分離されているから、駆動用MOSトランジスタQ1
をｐチャネルとすることができる。
ソース拡散層と接地用MOSトランジスタQ2のドレイン拡
散層が分離されているから、駆動用MOSトランジスタQ1
をｐチャネルとすることができる。
第８図は第３の実施例のワード線駆動回路部のレイア
ウトである。この実施例は、第１の実施例を基本とし
て、これをワード線方向に２段に配置したものである。
詳細な説明は省くがこの実施例では、第１段目からワー
ド線WL1,WL2,…が取り出され、これと同じピッチで第２
段めからワード線WL5,WL6,…が取り出される。
ウトである。この実施例は、第１の実施例を基本とし
て、これをワード線方向に２段に配置したものである。
詳細な説明は省くがこの実施例では、第１段目からワー
ド線WL1,WL2,…が取り出され、これと同じピッチで第２
段めからワード線WL5,WL6,…が取り出される。
したがってこの実施例によれば、ワード線駆動回路部
のワード線方向のレイアウト長は従来と同程度にして、
ワード線ピッチを従来のほぼ半分にすることができる。
必要ならばさらに駆動回路部を３段以上に重ねることも
できる。
のワード線方向のレイアウト長は従来と同程度にして、
ワード線ピッチを従来のほぼ半分にすることができる。
必要ならばさらに駆動回路部を３段以上に重ねることも
できる。
第９図および第10図は以上に説明した実施例のワード
線駆動回路部のメモリセルアレイとの関係を示す。メモ
リセルアレイ31は周知のようにビット線BLとワード線WL
が交差して配設され、その交差位置にダイナミック型メ
モリセルが配置される。第９図に示すようにメモリセル
アレイ31に対してそのワード線方向の一方側にのみワー
ド線駆動回路32を配置してもよいし、第10図に示すよう
にメモリセルアレイ31を挟んで上下に分割してワード線
駆動回路321,322を配置してもよい。第10図の方式は、
メモリセルアレイ31内でのワード線ピッチに対して、ワ
ード線駆動回路32部でのワード線ピッチを緩和する上で
有効である。
線駆動回路部のメモリセルアレイとの関係を示す。メモ
リセルアレイ31は周知のようにビット線BLとワード線WL
が交差して配設され、その交差位置にダイナミック型メ
モリセルが配置される。第９図に示すようにメモリセル
アレイ31に対してそのワード線方向の一方側にのみワー
ド線駆動回路32を配置してもよいし、第10図に示すよう
にメモリセルアレイ31を挟んで上下に分割してワード線
駆動回路321,322を配置してもよい。第10図の方式は、
メモリセルアレイ31内でのワード線ピッチに対して、ワ
ード線駆動回路32部でのワード線ピッチを緩和する上で
有効である。
［発明の効果］ 以上説明したように本発明によれば、ワード線駆動回
路を構成するMOSトランジスタをワード線駆動線方向に
素子分離領域を設けることなく配置することができ、DR
AMを微細化したときのワード線駆動回路部でのフィール
ド耐圧やパンチスルー耐圧の問題が解決される。またワ
ード線を駆動する各駆動用MOSトランジスタを、ワード
線に繋がる拡散層を間に挟んでゲートを折り返した構造
として等価的に二個に分割して配置することにより、ワ
ード線方向のレイアウト長を従来に比べてほぼ半減でき
る。したがってワード線駆動回路部のレイアウト面積を
大幅に低減できる。さらにワード線方向の長さ半減した
分だけ、ワード線方向にワード線駆動回路を複数段に分
けて配置すれば、ワード線ピッチの小さいセルアレイに
も容易にワード線駆動回路のレイアウトができる。
路を構成するMOSトランジスタをワード線駆動線方向に
素子分離領域を設けることなく配置することができ、DR
AMを微細化したときのワード線駆動回路部でのフィール
ド耐圧やパンチスルー耐圧の問題が解決される。またワ
ード線を駆動する各駆動用MOSトランジスタを、ワード
線に繋がる拡散層を間に挟んでゲートを折り返した構造
として等価的に二個に分割して配置することにより、ワ
ード線方向のレイアウト長を従来に比べてほぼ半減でき
る。したがってワード線駆動回路部のレイアウト面積を
大幅に低減できる。さらにワード線方向の長さ半減した
分だけ、ワード線方向にワード線駆動回路を複数段に分
けて配置すれば、ワード線ピッチの小さいセルアレイに
も容易にワード線駆動回路のレイアウトができる。
第１図は本発明の第１の実施例のワード線駆動回路部の
レイアウト図、 第２図はそのゲート電極と拡散層のレイアウト図、 第３図は第１図のＡ−Ａ′位置の断面図、 第４図はレイアウトに対応させて示す等価回路図、 第５図は第２の実施例のワード線駆動回路部のレイアウ
ト図、 第６図はそのゲート電極と拡散層のレイアウト図、 第７図はレイアウトに対応させて示す等価回路図、 第８図は第３の実施例のワード線駆動回路部のレイアウ
ト図、 第９図はワード線駆動回路とメモリセルアレイの配置関
係を示す図、 第10図は他のワード線駆動回路とメモリセルアレイの配
置関係を示す図、 第11図はDRAMの基本構成を示すブロック図、 第12図はそのワード線駆動回路の構成を示す図、 第13図はその動作を説明するためのタイミング図、 第14図は従来のワード線駆動回路部のレイアウト例を示
す図、 第15図はそのゲート電極と拡散層のレイアウトを示す
図、 第16図はそのレイアウトに対応した等価回路図である。 Q1（Q1A,Q1B）……駆動用MOSトランジスタ、Q2（Q2A,Q
2B）……接地用MOSトランジスタ、11,12……ゲート電
極、13,14,15……n+型拡散層、19……ワード線、20……
ワード線駆動線、21……接地線、22……素子分離領域。
レイアウト図、 第２図はそのゲート電極と拡散層のレイアウト図、 第３図は第１図のＡ−Ａ′位置の断面図、 第４図はレイアウトに対応させて示す等価回路図、 第５図は第２の実施例のワード線駆動回路部のレイアウ
ト図、 第６図はそのゲート電極と拡散層のレイアウト図、 第７図はレイアウトに対応させて示す等価回路図、 第８図は第３の実施例のワード線駆動回路部のレイアウ
ト図、 第９図はワード線駆動回路とメモリセルアレイの配置関
係を示す図、 第10図は他のワード線駆動回路とメモリセルアレイの配
置関係を示す図、 第11図はDRAMの基本構成を示すブロック図、 第12図はそのワード線駆動回路の構成を示す図、 第13図はその動作を説明するためのタイミング図、 第14図は従来のワード線駆動回路部のレイアウト例を示
す図、 第15図はそのゲート電極と拡散層のレイアウトを示す
図、 第16図はそのレイアウトに対応した等価回路図である。 Q1（Q1A,Q1B）……駆動用MOSトランジスタ、Q2（Q2A,Q
2B）……接地用MOSトランジスタ、11,12……ゲート電
極、13,14,15……n+型拡散層、19……ワード線、20……
ワード線駆動線、21……接地線、22……素子分離領域。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−272168（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 G11C 11/407 H01L 21/8242
Claims (5)
- 【請求項１】ワード線駆動電圧が供給されるワード線駆
動線とメモリセルアレイの複数本のワード線のそれぞれ
の間に設けられて、アドレスにより選択されて前記ワー
ド線駆動線の電圧を選択されたワード線に伝達する複数
の駆動用MOSトランジスタと、これらの駆動用MOSトラン
ジスタにそれぞれ隣接して配置されて前記各ワード線に
接続され駆動用MOSトランジスタとは相補的に制御され
て非選択のワード線を接地する複数の接地用MOSトラン
ジスタとが前記ワード線駆動線に沿って配列形成された
ワード線駆動回路を有するダイナミック型半導体記憶装
置において、 前記各駆動用MOSトランジスタは、前記ワード線駆動線
と交差して配設されて共通接続された二つのゲート電
極、これらゲート電極に挟まれた領域に形成されてワー
ド線に接続される共通ソース拡散層、および二つのゲー
ト電極を挟んで形成されてワード線駆動線に並列接続さ
れるドレイン拡散層を有する一対のMOSトランジスタに
より構成され、かつ、 互いに隣接する駆動用MOSトランジスタ対は前記ワード
線駆動線に接続されるドレイン拡散層を共有して前記ワ
ード線駆動線方向に素子分離領域を設けることなく配列
されていることを特徴とするダイナミック型半導体記憶
装置。 - 【請求項２】前記各接地用MOSトランジスタは、対応す
る駆動用MOSトランジスタのゲート電極と平行に配設さ
れたゲート電極、対応する駆動用MOSトランジスタの共
通ソース拡散層とワード線方向に連続するドレイン拡散
層、および駆動用MOSトランジスタのドレイン拡散層と
は分離されて形成されて接地線に接続されるソース拡散
層を有する請求項１記載のダイナミック型半導体記憶装
置。 - 【請求項３】前記各接地用MOSトランジスタは、前記ワ
ード線駆動線と交差して配設されて共通接続された二つ
のゲート電極、これらゲート電極に挟まれた領域に形成
されたワード線に接続される，前記駆動用MOSトランジ
スタの共通ソース拡散層とは分離形成された共通ドレイ
ン拡散層、および二つのゲート電極を挟んで形成されて
接地線に並列接続されるソース拡散層を有する一対のMO
Sトランジスタにより構成されている請求項１記載のダ
イナミック型半導体記憶装置。 - 【請求項４】ワード線駆動回路がワード線方向に複数段
に分割されて配置されている請求項１記載のダイナミッ
ク型半導体記憶装置。 - 【請求項５】前記各駆動用MOSトランジスタ対を構成す
る二つのゲート電極は、同じ電極膜が折り返しパターン
をもって一体形成されている請求項１記載のダイナミッ
ク型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02225354A JP3073511B2 (ja) | 1990-08-29 | 1990-08-29 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02225354A JP3073511B2 (ja) | 1990-08-29 | 1990-08-29 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04107966A JPH04107966A (ja) | 1992-04-09 |
| JP3073511B2 true JP3073511B2 (ja) | 2000-08-07 |
Family
ID=16828030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02225354A Expired - Fee Related JP3073511B2 (ja) | 1990-08-29 | 1990-08-29 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3073511B2 (ja) |
-
1990
- 1990-08-29 JP JP02225354A patent/JP3073511B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04107966A (ja) | 1992-04-09 |
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