JPH0248998B2

JPH0248998B2 -

Info

Publication number: JPH0248998B2
Application number: JP56057143A
Authority: JP
Inventors: Kyoo Ito; Ryoichi Hori
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1981-04-17
Filing date: 1981-04-17
Publication date: 1990-10-26
Also published as: JPS57172761A

Description

【発明の詳細な説明】本発明は、高密度の集積回路、とくに、高密度
の半導体メモリに好適な集積回路に関する。

従来、半導体メモリの高集積化のために、特開
昭51−104276では、２種のゲート酸化膜厚と２種
のゲート領域表面濃度を組み合せた技術が提示さ
れている。また、特開昭50−119543には、メモリ
アレー部のSi表面を高濃度にイオン打ちこみする
ことによつて、メモリアレー部のトランジスタの
チヤネル長をより小にしたり、拡散層間隔をより
小にして集積度を向上させる技術が提示されてい
る。しかし、このような技術によつて、トランジ
スタ等の回路素子の寸法を小さくした場合、これ
らの回路素子の絶縁破壊に対する耐圧が小さくな
らざるをえない。したがつて、これらの回路素子
に与える電源電圧又はこれらの回路によつて発生
される信号電圧は、回路素子の寸法を小さくした
ことに伴なつて小さくする必要がある。

一方ユーザの使いやすさからみれば、外部から
の印加電圧（メモリLSIのパツケージの電源ピン
に印加される電圧）は、メモリを構成するトラン
ジスタの寸法いかんによらず一定にしたいという
要望がある。したがつて外部からの印加電圧を下
げることは望ましくない。したがつて、上述の従
来技術によつては、高い外部電圧を用いることの
できる高集積度のメモリを実現することは出来な
い。このことはメモリに限らず、他の集積回路に
もあてはまる。

したがつて、本発明の目的は、高い外部電圧を
用いることができ、寸法が小さく、低い動作電圧
で動作する回路素子を内部に有する高集積度の集
積回路を提供することにある。

このため、本発明では、集積回路の次の特徴に
注目した。

(1) 一般に集積回路の内、外部入力端子に接続さ
れた回路素子の耐圧は高くなければならない。
この端子に外部から高い電圧が供給されても、
また、静電力が発生しても、この素子が破壊さ
れないようにするためである。したがつて、こ
の外部入力端子に接続された回路素子の寸法は
大きくすることが実際上必要である。

(2) 集積回路の内、内部の回路は前述のごとく、
寸法を小さくし、それにより耐圧が小さくなつ
ても破壊されないようにするために、それらへ
供給する電源電圧あるいはそれらにより発生さ
れる信号電圧の値を小さくすることが望まし
い。これらの点を考慮し、本発明では、大きな
振巾の信号に応答する第１の回路内の回路素子
は、耐圧が大きくなるように大きな寸法にて形
成するとともに、この回路の出力信号に応答す
る第２の回路の回路素子は、高集積化するため
に小さい寸法にて形成する。更に、高い、第１
の電源電圧が入力され、第２の回路にこの第１
の電源電圧より低い第２の電源電圧を供給する
ための、寸法の大きな回路素子からなる電源回
路を設け、第１の回路を第１の電源電圧が入力
され、第２の電源電圧に対応した大きさの電圧
を有する内部信号を発生するように構成する。
第２の回路は、第２の電源電圧が入力され、こ
の内部信号により起動され、第２の電源電圧に
対応した大きさの電圧を有する信号を出力する
ように構成される。

この結果、第１、第２の回路は、耐圧に関し
て問題はなくでき、さらに、第２の回路は、小
さい寸法の回路素子で形成されるために、ま
た、集積回路全体の中では、第２の回路が占め
る面積が大きいため、集積回路全体としてみた
ときに高集積化が図れる。

以下、実施例に従がい本発明を説明する。

第１図は、本方式の概念を示すためのＰ型基板
１０からなるダイナミツクメモリ用のメモリチツ
プの断面図である。Ｎ型のモストランジスタ
（MOST）Q_pのゲート酸化膜t_px2はMOST、Q_nの
ゲート酸化膜t_px1より厚くされ、MOST、Q_pのド
レインD_pには、高いドレイン電圧、たとえば外
部電圧V_cc（たとえば5v）が供給され、MOST、
Q_nのドレインD_nには、この電圧V_ccが入力される
内部電源電圧発生回路３０（これは実際には、基
板１０内に形成されている）により、V_ccより低
い電圧V_DP（たとえば3.5V）が供給されている。

外部電圧V_ccは、基板電圧発生回路２０に入力
され、ここで基板１０のバイアス電圧たとえば−
3Vを発生する。なお、回路２０は、基板１０の
外部に記載されているが、実際には基板１０の内
部に設けられている。通常メモリの集積度は、メ
モリアレーとそれを駆動する、あるいはそれから
出力される微少信号を増巾するセンスアンプ（図
示せず）などの、メモリアレーに直接接続されて
いる周辺回路（直接周辺回路）からなる第１の回
路部４０の集積度で決まる。したがつてこの部分
のMOST、Q_nの寸法は小さくしたい。この寸法
はMOST、Q_nの耐圧、あるいはホツトエレクト
ロン、基板電流などの関係から、一般に動作電圧
を低くすることによつて小にすることは可能であ
る。ここでは、MOST、Q_nのゲート酸化膜t_px1を
薄くし、ドレイン電圧はV_ccより低い電圧V_DPと
し、チヤネル長を短かくしMOST、Q_nの寸法を
小さくすることを実現している。勿論、ゲート
G_nの電圧の最大値も一般的にはV_DPにする必要が
ある。一方、その他の制御回路、つまり直接周辺
回路を制御する回路（間接周辺回路）からなる第
２の回路部５０は、チツプ全体に占めるその面積
は約10％であるから、特に寸法の小さなMOST
を使う必要もない。むしろこの間接周辺回路は外
部の入力端子が接続されるから、静電破壊耐圧な
どが十分高くなければならない。このためには一
般にここのMOST Q_pのゲート酸化膜t_px2を厚く
し、それに伴ない寸法（たとえばチヤネル長）の
大きなMOST Q_pを使う必要がある。ここでは、
このゲート酸化膜t_px2をゲート酸化膜t_px1より厚く
し、チヤネル長を長くしたことに伴ない、Q_pの
ドレイン電圧を、Q_nのドレイン電圧V_DPより高い
V_ccとする。勿論ゲートG_pの電圧の最大値は一般
的にはV_ccとする。なお、Q_p、Q_nのソースS_p、S_n
はいずれもアース電位に保持される。第１図のよ
うに、高集積度に影響するメモリアレーと直接周
辺回路からなる第１の回路部４０のMOST Q_nの
寸法は小さくし、間接周辺回路からなる第２の回
路部５０のMOST Q_pの寸法はより大きくするわ
けである。またこうすることによつて、チツプ外
部からの電源電圧（V_cc：たとえば5V）を動作電
圧とすることによつて、MOST、Q_pは動作可能
となる。またQ_nは、V_ccをチツプ内で電圧変換し
て、より低い動作電圧（V_DP：たとえば3.5V）で
動作可能となる。一般に動作電圧を低くするほ
ど、それに応じてV_thも低くするのが高速という
点で望ましい。この点、MOSTの一般的特性か
らゲート酸化膜t_pxが小になればV_thも低くなるの
で、メモリの動作速度に大きな部分を占める第１
の回路部の動作速度を高速化できる。

したがつて本方式は高速化という点でも都合が
よい。尚、用途に応じてイオン打込み技術によつ
てV_thを適宜調整できることは明らかである。

本方式を、１トランジスタ型メモリセルからな
る実際のダイナミツクＮ−MOSメモリに適用す
る場合、いくつかの考慮を払うことによつて、よ
り有効に使える。この一例を第２図に示す。これ
は折り返し型のデータ線を有するメモリである。
このメモリは、外部電源電圧V_cc（5V）を入力さ
れて、約−3Vの基板バイアス発生回路２０と、
外部電源電圧V_ccが入力されて、3.5Vの内部電源
電圧V_DPおよび約3Vの直流電圧V′を発生する内部
電源発生回路３０と、外部電源電圧V_ccと、外部
アドレスAi〜Aj、Ai′〜Aj′、外部制御信号が入
力され、内部アドレス信号a_i〜a_j、a_i′〜a_j′、内
部制御パルスφ₀、φ₁、φ₃、φ_x、φ_yを出力する間
接周辺回路と、電圧V_DP、V′、アドレス信号a_i〜
a_j、a_i′〜a_j′、制御パルスφ₀、φ₁、φ₃により制御
される、メモリ孔MAと直接周辺回路４０とから
なる。直接周辺回路には、ＸデコーダXD、Ｙデ
コーダYD、プリチヤージ回路PC、センスアツプ
SAとが含まれている。なお、第２図において、
回路５０Ａは、間接周辺回路５０の内、ワード線
駆動パルスを発生する部分を別に取り出して示し
たものである。この回路５０Ａ内において、パル
スφ₁′、φ′_xは、間接周辺回路５０内にて発生され
る回路である。

ここで、間接周辺回路５０に入力される外部ア
ドレス信号、外部制御信号はいずれも、外部電源
電圧V_ccとアース電位との間で変化する信号であ
る。この回路５０から出力されるパルスの内、
φ₁、a_i〜a_j、a_i′〜a_j′はいずれも内部電源電圧V_DP
とアース電位間で変化するパルスであり、パルス
φ₀は、プリチヤージ用トランジスタQ_P、_P、
Q_DP、Q_YO、Q_XO、のしきい値をV_thとすると、V_DP
＋V_thより大きいレベルを取るパルスであり、パ
ルスφ₃は、トランジスタQ_A、_Aのしきい値だけ
V_DPより低いレベルを取るパルスである。また、
パルスφ_x、φ_yは約1.5V_DPのレベルを取るパルスで
ある。

本回路の動作は以下の通りである。

メモリアレーMA内の選択されたメモリセル
MCから記憶情報に応じてデータ線に現われる
読み出し信号電圧は、ダミーセルDCからデータ
線Ｄに現われる参照電圧を用いてセンスアンプ
SAにより情報“１”、“０”と判定されるわけだ
が、その過程は下記となる。すなわち、各データ
線対Ｄ，は、プリチヤージ信号φ₀によつてV_DP
（＜V_cc）にプリチヤージされた後、φ₀はオフと
なり、Ｄ、はV_DPに保持される。このプリチヤ
ージ信号φ₀の振幅は、データ線プリチヤージ回
路PC中のMOST Q_P、_PのV_thのばらつきの影
響を受けて、Ｄ、のプリチヤージレベルが不平
衡になる（これは読み出し時に等価的雑音とな
る）のを防ぐためにV_DPよりも十分大きい（＞
V_DP＋V_th）振幅であればよい。次にQ_CLによりプ
リチヤージ時にOVにクリヤされた選択ワード線
Ｗ上のメモリセルMCを読み出すために、ワード
起動パルスφ_x′（振巾は外部電源電圧V_cc）がワ
ード電圧発生回路WGに印加される。この時デコ
ーダXDはすでにアドレスa_i〜a_jによつて選択さ
れているから、ワードドライバMOST Q_XSのゲ
ートは高レベルに保持されている、すなわちQ_XS
はオンになつている。ワード電圧発生回路WG
は、パルスφ_x′を受けて、振巾V_DPのパルスφ_xを
出力するもので、その出力φ_xは、W′からそのま
まＷに伝わる。この場合、目的に応じて、例えば
MCからへの読み出し電圧を大にするためにＷ
への印加電圧を大にするために、プートラストラ
ツプ容量C_Bを介してφ₁（振巾V_DP）を印加するこ
とも行われる。昇圧回路VUは、パルスφ₁′（振巾
V_CC）を受けてパルスφ₁を出力するものである。
この場合の昇圧電圧は、C_BとW′とＷの和の寄生
容量とφ₁の振幅で決まるが、0.5V_DP程度は可能で
ある。したがつてＷには1.5V_DP程度の振幅のパル
スが生ずる。同時に第２図では省略したが、ほゞ
同種の回路によつてダミーワード線DWにも
1.5V_DPのパルス電圧が生ずる。これらによつて、
記憶容量C_sに保持されていた情報に応じた記憶電
圧は、C_sとデータ線容量との関係で決まる微少電
圧となつてに現われる。

一方、Ｄには記憶情報に対応してに現われた
信号電圧の中間レベル（参照電圧）が、常に現わ
れ、これらが、センスアンプSAで増幅されるわ
けである。尚増幅は、プリチヤージに、データ線
Ｄ，からプリチヤージされてV_DP−V_th（こゝで
V_thはQ_A、_AのV_th）になつているφ₃をOVにす
ることによつて行われる。このようにして増幅さ
れたＤ、の差動信号は、所定のＹデコーダYD
がアドレスa_i′〜a_j′によつて選択され（したがつ
てQ_YSのゲート電圧が高レベル）、φ_y（振幅は〜
1.5V_DP）が印加されることによつて、各データ対
線に共通なＩ／Ｏ、に出力されてデータ出
力となる。

さて通常のメモリでは、前述したように、V_CC
を5Vに維持したまゝで、高集積化していく、つ
まりMCを小にしていくと、当然耐圧が問題とな
つてくるわけだが、本発明のように、集積度に直
接的に関係するメモリセルMC、ダミーセルDC
と、MCとほゞ同じピツチでレイアウトされる直
接周辺回路ならびにMOST（例えば、SA、PC、
XD、YD、Q_XS、Q_YS、Q_D、_D、DC、Q_CL）の動
作電圧を下げれば、これらは耐圧の問題がなくな
るために、小さい寸法の素子（MOST、コンデ
ンサ、抵抗）を用いて小さな面積にレイアウトで
きることになる。また一方、間接周辺回路の面積
は、全体のチツプ面積からみて、占める割合は小
さいから、高い動作電圧でも安定に動作するよう
により大きい寸法の素子を用いることができる。
すなわち外部からみて高電圧で動作する高集積メ
モリが可能となる。

次に寸法を小にするための具体例を以下に列挙
する。

酸化膜を選択的にうすくする；一般に
MOSTのゲート酸化膜厚が小になるほど小さ
いチヤネル長Ｌでも正常なトランジスタ特性を
示す。したがつてチヤネル長を小にして、小さ
な面積でレイアウトするには、ゲート酸化膜を
小にする必要がある。しかし前述したように、
耐圧（ドレイン・ソース間）が低下する。した
がつて本発明のように、Ｌに応じて動作電圧を
使いわけることが重要である。またMOS LS1
では、このうすい酸化膜をコンデンサとして用
いることがよく行われる（第２図のC_B、C_Sな
ど）。この場合にも、うすいゲート酸化膜を用
いれば小さい面積で大きな値のコンデンサも作
れるので、このようなコンデンサを低電圧動作
する個所に使うことができる。したがつてうす
い酸化膜がメモリアレや直接周辺回路部で用い
られるということは高集積化にとつて本質的に
重要である。

ゲート酸化膜の小なるMOSTのＬとV_thをよ
り小にする；うすい酸化膜が選択的に使えることにより、
MOSTの一般的な特性から明らかなように、
ＬやV_thが小にできる。だから、この可能性を
積極的に用いることによつて、速度を低下させ
ずに高集積化が可能である。なぜなら、うすい
酸化膜の領域は動作電圧が低いわけで、この
まゝでは低速動作しかしないことになるが、幸
いなことにこの領域ではＬやV_thを小にできる。
このＬやV_thを積極的に小にすることは、高速
動作をさせることにつながるからである。

低電圧で動作させる領域では素子分離はより
容易にできる。したがつてこの分だけ素子分離
幅は小にできる。つまり高集積化が可能であ
る。あるいは、素子分離特性に寄与する層間膜
厚をうすくできる。したがつてこの分だけ平坦
化され、配線（例えばAl）の断線が少なくな
り高歩留りになる。

すなわち、第６図に示すように、２個の
MOST Q_n1、Q_n2の上部を例えばAl配線WAが
走つていて、それに高電圧が印加されていると
する。また一方のMOSTのドレインD_n1に高電
圧が、他のMOSTのソースS_n2に低電圧が印加
されているとする。Q_n1とQ_n2を電気的に分離
できる素子分離幅L_Pは、WAに印加される電圧
V_DP、膜間膜厚t_DPに依存し、一般にはV_DPが小
になるほど、t_OP大なるほど、L_Pは小にできる。
したがつてt_OP一定のもとで本発明を採用すれ
ばV_DPは小であるから、L_Pは小にでき、高集積
化できる。またL_P一定のもとではt_OPを小にで
きるから、段差の少ない断面にできる。したが
つてAlの断線は少なくでき、高歩留りとなる。

上記方式の利点をさらに調するために、メモ
リアレーならびに直接周辺回路の主要部の拡散
層の深さx_jを間接周辺回路部のそれよりも小に
する。すなわちx_jが小なる方が、小さい寸法の
MOSTが使えるからである。

尚、あきらかなように、動作状態を考慮するこ
とにより、場合によつては、直接周辺回路内の素
子寸法も選択的に大きくして使うことも考えられ
る。たとえばQ_CLなどはそのドレイン・ソース間
に1.5V_DPの高電圧が加わるから、大きな寸法の
MOSTを使うなどの工夫も必要である。

また、センスアンプSAでは、Q_A、_Aを余り
小さくしすぎると製造バラツキにより、これらの
しきい値が一致しないことがあり、メモリセル読
出しノイズとなるので、Q_A、_Aの寸法は選択的
に大きくすることが必要である。

なお、第２図のメモリにおける具体的寸法例は
第７図のとおりである。これらの各種寸法の組み
合せは、用途に応じて選ぶことは可能である。

たとえば、x_jやt_OPは本図のように２種にした
方が本発明の利点が最大限活かせるが、製造のし
やすさから、１種にすることも可能である。

また第３図は、第２図のワード電圧発生回路
WGと電圧昇圧回路VUの回路構成を示す。WG
とVUはいずれもデプレツシヨン型のＮチヤンネ
ルMOST（V_th＝−3.5V）Q_DNと、このMOSTの
ソース電圧を電源電圧とする、従来のパルス発生
回路PGとからなる。入力パルス電圧φ_x′、φ₁′の
振巾はV_CCであるが、デプレツシヨンMOST、
Q_DNによつてａ点の電圧が−3.5Vに保持される。
ワード電圧発生回路WG内のパルス発生回路PG
は、入力パルスφ_x′の立上がりに応答して、電圧
V_DP（＝3.5V）のパルスφ_xを出力する。さらに、
その後電圧昇圧回路VU内のパルス発生回路PG
は、入力パルスφ₁′（振巾V_CC）の立上がりに応答
して電圧V_DPのパルスφ₁を出力する。この結果、
線W′はキヤパシタンスC_Bの作用により昇圧され
て〜1.5V_DPとなる。（第４図）回路PGの出力電圧
は、V_CCを変化（たとえば５→8V）にしても、
MOST Q_DNのV_thによつて一義的に決まる（第５
図）から、ほゞ一定である。このことは、V_CCを
過大にしても、メモリアレーMAや直接周辺に多
用されている微細MOSTを破壊から守ることを
意味する。

なお、第３図に示した回路WG，VUのごとく、
Ｄ型NMOSとパルス発生回路を用いて、外部電
圧V_CCに等しい振巾を有する入力パルスに応答し
てこれより小さい電圧V_DPに等しい振巾を発生す
る方法はこれらの回路WG，VUに限られず、間
接周辺回路６０にも用いられる。

第３図に示した、トランジスタQ_DNはV_CC電源
を受けてV_DP電圧を出力しているので、内部電源
電圧発生回路３０もこのトランジスタを用いて構
成できる。つまり、V_DPを発生する部分には第３
図のようにドレイン、ゲートにそれぞれV_CC、ア
ース電位が印加されるV_th＝−3.5Vのデプレツシ
ヨン型トランジスタを用いれば、そのソースから
電源電圧V_DPを得ることができ、さらに、V′を発
生する部分には同じ構成のトランジスタのソース
に、エンハンス型のトランジスタのドレインとゲ
ートを接続し、このトランジスタのしきい値を
0.5Vにすれば、このトランジスタのソースから、
電源電圧V′を得ることができる。

次に低電圧に変換された電源電圧の印加方式に
ついて具体例を述べる。

第８図は、チツプ内の間接周辺回路のすべて
（PG１，PG２など）に、共通の電圧コンバータ
３０からの電圧V_DPを供給する方式である。これ
らPGからの出力パルスが第２図のφ₁′、φ_x′、φ₃、
a_i〜a_j、a_i′〜a_j′などになる。この場合３０が電
流供給能力が十分あれば、間接周辺回路を構成す
る各パルス発生回路がそれぞれの負荷容量C₁、
C₂、C₃を駆動したとしても、V_DPの電源変動は特
に問題はない。しかし３０の電流供給能力が小さ
ければ、各パルス発生回路PGが動作する毎に
V_DPは変動し、この変動は電源線容量C_DPが大き
ければ長時間持続する。すなわち、複数のPGは
相互にV_DPの変動という形で干渉しあい、各PG
からは理想的なパルス波形が得られなくなる。こ
の欠点を解決したのが第９図である。各PG毎に
電圧コンバータをつけるので上記欠点はなくな
る。実は、第３図がその具体的実施例だつたわけ
である。

第１０図は、低電圧の出力パルスを必要とする
PGとそうでないPGを混在して使う場合の印加方
式である。たとえば、PG１あるいはPG４の出力
パルスは、前述したように、低電圧パルスを必要
とする直接周辺回路あるいはメモリアレーに印加
される。

第１１図は、第８図の欠点であるV_DPを介する
相互干渉を少くする他の一実施例である。間接周
辺回路を構成する各PGを分類すると、ある特定
の複数のPGがある時間帯にのみ動作し、他の複
数のPGは異なつた時間帯にのみ動作するという
ように、動作する時間帯に応じて複数のPG群に
分類できる。たとえば、アドレスマルチプレクス
方式のダイナミツクメモリなどのように、２個の
外部印加クロツク（φ₁、φ₂）のそれぞれに対応
して動作する２個のPG群がチツプ内部に存在す
るわけで、この場合、電圧コンバータは、φ₁、
φ₂毎に用いれば、V_DPを介して、φ₁とφ₂に関係す
るPG間の干渉はなくなる。あるいは、第１２図
のように、入力信号φがONの場合に動作する
PG（PG１，PG２，PG３，…）とOFFの場合に
動作するPG（PG１′，PG２′，PG３′，…）とに
分けて、すなわちφの論理状態に対応して動作す
る２種のPG群に分けて、それぞれに電圧コンバ
ータ３０を接続する方法も考えられる。こゝでダ
イナミツクメモリの例をとると、φがONの場合
は、メモリ動作をさせる時間帯に、またOFFの
場合はプリチヤージ動作をさせる時間帯に対応す
る。

次に電圧コンバータ自身の回路方式について第
３図以外の実施例を述べる。説明を簡単にするた
め通常用いられるダイナミツク型パルス発生回路
を用いて説明する。このパルス回路PGの動作の
詳細は、昭和54年度電子通信学会半導体・材料部
門全国大会No.69に記されている。その概略を第１
３図で説明する。すなわち、入力φ₁が印加され
ると、Q_Dのゲート電圧は高電位から低電位に放
電されて、Q_DはOFFになり、同時にQ_Lのゲート
電圧は低電位から高電位（ブートストラツプ容量
を用いてV_CC以上の高電位に充電される）になる
結果、Q_LはONになり、出力φ₀は低電位（OV）
から高電位（V_CC）になる。このような回路形式
で、低電圧の出力パルスを得るには、第３図のよ
うな実施例があげられる。しかし場合によつて
は、第１４図のように外部からの供給電源である
V_CCと等しい振幅のパルスφ_iが入力した場合、各
PGの出力φ_O1〜φ_O4の振幅もV_CCであるが、ある特
定の出力（たとえばφ_O1′、φ_O4′）だけは余分に、
より低電圧振幅（V_DP）のパルスも出力して、こ
の低電圧パルスを直接周辺回路やメモリアレーに
印加したい場合もあり得る。この場合の電圧コン
バータの実施例を第１５，１６に示した。

第１５図は、第１３図の出力段にφ₀′用のイン
バータQ_L′とQ_D′を並列に付加した例である。Q_DN
は第３図と同じデプレツシヨンMOSTである。
また１６図は、Q_DとQ_Lに直列に第３図と同じデ
プレツシヨンMOSTQ_DNを付加し、その両端から
出力をとり出した例である。明らかにφ₀はV_CCま
での振幅が得られ、デプレソシヨンMOSTのし
きい値電圧で規制されてV_DPの振幅になつた
φ₀′が、φ₀と同時刻に得られる。

また第１７図は、第１６図のφ₀′を、第３図に
示すように昇圧した例である。

以上のように低いレベルをとるパルス発生回路
を述べてきたが、このまヽでは高信頼性の集積回
路は得られない。すなわち、通常の集積回路では
最終製造工程の後に、エージング試験と称して、
通常動作で用いられる電源電圧よりも十分高い電
圧を故意にチツプ内の各トランジスタに印加する
ことによつて、ゲート酸化膜不良などでもともと
故障のおこりそうなトランジスタを初期に見つけ
ることによつて、信頼性を保証している。しかし
本例で述べたように、定電圧化してしまうと、外
部電源電圧を高くしても、各トランジスタには十
分高い電圧が印加されないため、十分なエージン
グ試験は不可能である。そこでエージング試験の
場合のみ、たとえばデプレツシヨンMOSTのゲ
ート電圧をアース電位よりも高くすることが考え
られる。こうすることにより、デプレツシヨン
MOSTのよく知られた性質から明らかなように、
ゲート電圧を高くした分だけ出力電圧は高くなる
わけである。エージング時に印加する手段として
は第１８回に示すように、スイツチSWによつて
デプレツシヨンMOST Q_DNのゲート電圧を、通
常の動作時にはアース電位に、またエージング時
には適当な電圧V_Eにすればよい。第１９回はそ
の具体的実施例である。すなわち、チツプ内の複
数のQ_DNのゲートは、チツプ内の抵抗Ｒによつ
て、チツプ内でアースに接続される。一方ゲート
はボンデイングパツドPDを介してパツケージの
ピンPNに接続される。通常の動作時に、このピ
ンをオープンにしておけば、各Q_DNのゲートはア
ース電位になる。またエージング時にこのピンに
電圧を印加すれば、Q_DNのソースには、電圧を印
加した分だけ高い電圧が得られるわけである。

第２０図は、上記のようにエージング用のピン
をわざわざ設けずに、チツプに加わる外部クロツ
クの位相関係をエージング時のみ調整し、同じ効
果を得るための実施例である。たとえばダイナミ
ツクRAMでは、よく知られているように、２種
の外部クロツクRAS（Row Address Strobe）と
CAS（Column Address Strobe）の適当なタイミ
ング関係で動作する。通常、RASが高レベルで
CASが低レベルの組み合わせでは用いないので、
逆にこの組み合せをエージング時に用いればよ
い。すなわち第２０図のような論理をとることに
より、上記組み合せの場合のみQ_DNのゲートがア
ース電位よりも高い電位をとることができる。

なお以上の実施例は、説明の都合上、デプレツ
シヨンMOSTの実施例であつたが、明らかにエ
ンハンスMOSTでも可能である。ただし、デプ
レツシヨンMOSTの例と同じ効果を得るには、
そのゲートに一定の定電圧を印加する必要があ
る。たとえば、エンハンスMOSTのソースに定
電圧V_DPを得るには、このエンハンスMOSTのゲ
ートに定電圧V_DP＋V_th（V_th：エンハンスMOST
のしきい電圧）を印加する必要がある。外部電源
電圧の変動によらず、V_DP＋V_thをチツプ上で一
定にすることは一般に可能であるから、上記のエ
ンハンスMOSTを使うことができるわけである。

以上から高集積で高信頼度のメモリが可能とな
る。尚本方式はダイナミツクMOSメモリ以外に
も、たとえばスタテイツクMOSメモリやバイポ
ーラメモリその他のメモリあるいは、上記の概念
が適用できる集積論理回路にも適用できることは
明らかである。

【図面の簡単な説明】

第１図から第２０図は本発明の実施例を示す図
である。

Claims

【特許請求の範囲】１チツプと、該チツプ上に設けられた第一の回
路群と、該チツプ上に設けられた第二の回路群
と、該チツプ上に設けられた外部印加電源電圧を
チツプ内で該外部印加電圧より低い内部電源電圧
に降下させる電圧降下手段とを有し、上記電圧降下手段の出力電圧は上記第一の回路
群に供給され、上記第一の回路群で発生されるパルス信号は、
上記第二の回路群で発生されるパルス信号より小
さい振幅を有し、上記電圧降下手段の出力電圧は外部印加電源電
圧が予め定められた第一の電圧までは上記外部印
加電源電圧の増加する率とほぼ等しい率で増加
し、上記第一の電圧を超えたのちは上記外部印加
電源電圧の増加する率より少ない率で増加するこ
とを特徴とする半導体集積回路。２特許請求の範囲第１項記載の半導体集積回路
において、上記第一の回路群を構成するトランジスタのゲ
ート絶縁膜の厚さは、上記第二の回路群を構成す
るトランジスタのゲート絶縁膜の厚さより薄いこ
とを特徴とする半導体集積回路。３特許請求の範囲第１項又は、第２項記載の半
導体集積回路において、上記外部印加電源電圧が第一の電圧を超えた後
の内部電源電圧はほぼ一定の電圧であることを特
徴とする半導体集積回路。４特許請求の範囲第１項乃至第３項のいずれか
に記載の半導体集積回路において、上記第一の電圧を超えたのちは上記半導体集積
回路の通常動作時であることを特徴とする半導体
集積回路。５特許請求の範囲第１項乃至第４項のいずれか
に記載の半導体集積回路において、上記電圧降下手段は複数設けられてなることを
特徴とする半導体集積回路。６複数の半導体装置を単一のチツプ上に設けて
なる半導体集積回路において、上記単一のチツプ上に設けられた一群の半導体
装置に、外部から供給される電源電圧より低い電
圧を供給する電圧供給手段を有し、該電圧供給手
段は上記単一のチツプ上に複数設けられてなるこ
とを特徴とする半導体集積回路。７特許請求の範囲第６項に記載の半導体集積回
路において、上記単一のチツプ上には、第一、第二及び第三
の回路が設けられてなり、少なくとも上記第一及
び第二の回路には上記電圧供給手段から電源が供
給されることを特徴とする半導体集積回路。８特許請求の範囲第６項又は、第７項記載の半
導体集積回路において、上記第一の回路はメモリアレーを含むことを特
徴とする半導体集積回路。９特許請求の範囲第６項乃至第８項のいずれか
に記載の半導体集積回路において、上記第一の回路はダイナミツクメモリを含むこ
とを特徴とする半導体集積回路。１０特許請求の範囲第９項に記載の半導体集積
回路において、上記ダイナミツクメモリは折り返し型データ線
構成を有することを特徴とする半導体集積回路。１１チツプと、該チツプ上に設けられた第一の
回路群と、該チツプ上に設けられた第二の回路群
と、該チツプ上に設けられた外部印加電源電圧を
チツプ内で該外部印加電圧より低い内部電源電圧
に降下させる電圧降下手段とを有し、上記第一の回路群は複数のワード線と、該複数
のワード線と交差するように設けられた複数のデ
ータ線と、該ワード線とデータ線との交点に設け
られた複数のメモリ素子とを有し、該メモリ素子
は情報読み出し又は書き込みのための電界効果型
トランジスタと情報を蓄積する容量素子とからな
り、かつ上記第二の回路群は上記メモリ素子を選択する
為の周辺回路を含み、上記ワード線が選択された時に印加される電圧
は上記メモリ素子に蓄積される電圧のうち高いほ
うの電圧より高い電圧であることを特徴とする半
導体集積回路。１２特許請求の範囲第１１項に記載の半導体集
積回路において、上記メモリ素子を構成する電界効果型トランジ
スタのゲート絶縁膜の厚さは、上記周辺回路を構
成する電界効果型トランジスタのゲート絶縁膜の
厚さより薄く設けられてなることを特徴とする半
導体集積回路。１３特許請求の範囲第１１項又は第１２項に記
載の半導体集積回路において、更に、上記信号を増幅する複数のセンスアンプ
と、上記複数のデータ線対に接続されるように設け
られた共通信号線と、上記データ線対と共通信号線とを接続するよう
に設けられた第１のスイツチ手段と、上記第１のスイツチ手段を制御するための制御
信号を伝える制御線と、上記複数のワード線のうち少なくとも１つを選
択するための第１のデコード手段と、上記データ線対と上記共通信号線との接続を制
御する第２のデコード手段とを有し、かつ、上記データ線対はそれぞれ異なる信号を有する
ように設けられ、かつ、該信号は対応するセンス
アンプで増幅されることを特徴とする半導体集積
回路。１４第１の電源電圧が入力され、該第１の電源
電圧より低い所定の第２の電源電圧を発生する第
１の回路と、該第１の電源電圧が入力され、該第
１の電源電圧と同じ電圧の範囲で変化する第１の
パルス信号に応答して、該第２の電源電圧と共に
用いられるための第２のパルス信号を発生する第
２の回路と、該第２の電源電圧が入力され、該第
２のパルス信号に応答する第３の回路であつて、
該第１の回路を形成する回路素子よりも小さな寸
法の回路素子を含むものとからなる半導体集積回
路。１５該第１の電源電圧および該第１のパルス信
号は、それぞれ、該集積回路の外部より供給され
る電源電圧およびパルス信号であることを特徴と
する特許請求の範囲第１４項記載の半導体集積回
路。１６該第１の回路は、該第１の電源電圧が所定
値よりも高く変化しても、該第２の電源電圧を一
定値に保持するものであることを特徴とする、特
許請求の範囲第１４項又は第１５項記載の半導体
集積回路。１７該第２の回路は、該第１のパルス信号の高
い方のレベルが所定値より高く変化しても、該第
２のパルス信号の高い方のレベルを一定値に保持
するものである特許請求の範囲第１６項記載の半
導体集積回路。１８該第２の回路が該集積回路上で占める面積
よりも、該第３の回路が占める面積のほうが大き
いことを特徴とする特許請求の範囲第１４項乃至
第１７項のいずれかに記載の半導体集積回路。１９該第３の回路は、規則的に配列された複数
の同一の回路素子を含むことを特徴とする特許請
求の範囲第１４項乃至第１８項のいずれかに記載
の半導体集積回路。２０該第３の回路は、それぞれ規則的に配列さ
れた複数のワード線とデータ線とメモリセルおよ
び該ワード線とデータ線に直接接続された第４の
回路とを有し、該第２の回路は、該第１のパルス
信号として入力されるアドレス信号に応答して該
第３の回路の動作を制御するものであることを特
徴とする特許請求の範囲第１９項記載の半導体集
積回路。２１該第２の回路は、該入力されるアドレス信
号に応答して、該第２の電源電圧と同じ電圧の範
囲で変化する内部アドレス信号を該第２のパルス
信号の一つとして発生する回路と、該ワード線を
駆動するパルスを該第２のパルス信号の他の一つ
として発生する回路とを有し、該第３の回路は、
該内部アドレス信号にて指定されるワード線に該
ワード線駆動パルスを供給する回路と、該複数の
データ線に共通に設けられた共通のデータ線と、
該内部アドレス信号にて指定されるデータ線を該
共通のデータ線に接続する回路とを有することを
特徴とする特許請求の範囲第２０項記載の半導体
集積回路。２２該ワード線駆動パルス発生回路は、複数の
ワード線駆動パルスを発生する回路であつて、該
ワード線駆動パルス供給回路は、該複数のワード
線駆動パルスに応答して該指定されたワード線の
電圧を該第２の電源電圧より高い電圧に昇圧する
ものであることを特徴とする特許請求の範囲第２
１項記載の半導体集積回路。２３該第２の回路はさらに、該第３の回路の所
定の部位であつて、該データ線を含む部位をプリ
チヤージするための、該第２の電源電圧より高い
電圧を有するプリチヤージパルスを発生する回路
を有し、該第３の回路は、第２の電源電圧と該プ
リチヤージパルスが入力され、該所定の部位を該
第２の電源電圧にプリチヤージする回路を有する
ことを特徴とする特許請求の範囲第２１項又は第
２２項記載の半導体集積回路。２４該第１、第２の回路は、複数の絶縁ゲート
型電界効果トランジスタを有し、該第１、第２の
回路内の該トランジスタのゲート酸化膜厚、チヤ
ネル長又は、しきい値電圧のうちいずれかよりも
小さいゲート酸化膜厚、チヤネル長又は、しきい
値電圧を有する複数の絶縁ゲート型電界効果トラ
ンジスタを該第３の回路は有することを特徴とす
る特許請求の範囲第１４項から第２３項のいずれ
かに記載の半導体集積回路。２５該第１、第２の回路を構成する回路素子の
素子分離巾より小さい素子分離巾を該第３の回路
が有することを特徴とする特許請求の範囲第１４
項から第２４項のいずれかに記載の半導体集積回
路。２６該第３の回路内の一対の該絶縁ゲート型電
界効果トランジスタ間において、半導体基板上に
位置する絶縁膜の厚さを、該第１と第２の回路内
の一対の該絶縁ゲート型電界型トランジスタ間に
おいて該半導体基板上に位置する絶縁膜の厚さよ
り小にしたことを特徴とする特許請求の範囲第１
４項から第２５項のいずれかに記載の半導体集積
回路。２７該第３の回路内の拡散層の深さを該第１と
第２の回路内の拡散層の深さより浅くしたことを
特徴とする特許請求の範囲第１４項から第２６項
のいずれかに記載の半導体集積回路。