JP3737397B2 - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP3737397B2 JP3737397B2 JP2001215335A JP2001215335A JP3737397B2 JP 3737397 B2 JP3737397 B2 JP 3737397B2 JP 2001215335 A JP2001215335 A JP 2001215335A JP 2001215335 A JP2001215335 A JP 2001215335A JP 3737397 B2 JP3737397 B2 JP 3737397B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- standby mode
- circuit
- node
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/106—Data output latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2227—Standby or low power modes
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、待機モードにおけるレベルが一意に定まらないノードを有し、そのノードに対しサブスレッショルドリーク電流対策を行って待機モード時の消費電力を低減した半導体集積回路に関する。
【０００２】
【従来の技術】
従来、待機モード時の消費電力が極めて小さい半導体集積回路として、ＣＭＯＳ回路が知られている。入力がハイレベルの時、ｐチャネルＭＯＳトランジスタがオフで、ｎチャネルＭＯＳトランジスタがオンであり、出力の容量性負荷の放電が完了するとｎチャネルＭＯＳトランジスタがオフとなり、通常、この状態では消費電力は無視できる。入力がローレベルの時は、ｐチャネルＭＯＳトランジスタがオンで、ｎチャネルＭＯＳトランジスタがオフとなり、出力の容量性負荷の放電が完了するとｐチャネルＭＯＳトランジスタがオフとなり、通常、この状態でも消費電力は同様に無視できる。
【０００３】
しかしながら、最近の半導体集積回路に用いられる微細加工技術の進展に伴い、半導体回路の集積度は従来のものよりさらに向上している。チャネル長が１μｍのＭＯＳトランジスタと比較すると、チャネル長が０．１μｍ前後のＭＯＳトランジスタの場合、しきい値電圧が低くなるとともに、ゲート・ソース間電圧がしきい値以下となってもドレイン電流は０とならない。このゲート・ソース間電圧がしきい値電圧以下の領域でのリーク電流は、サブスレッショルドリーク電流と呼ばれ、ゲート・ソース間電圧に対して指数関数的に比例する。
【０００４】
微細化に伴って生じるこのサブスレッショルドリーク電流の増大は、高集積回路の低消費電力化という要求に反するという問題がある。特に、微細化されたＭＯＳトランジスタを使用した半導体集積回路の待機モード時の消費電力は、このサブスレッショルドリーク電流により決定され、このサブスレッショルドリーク電流を抑えることが低消費電力を達成するために必要である。
【０００５】
一方、チップ内の内部回路に微細化されたＭＯＳトランジスタを使用し、かつ、微細化に伴うＭＯＳトランジスタの降伏電圧低下に対処するため外部電源電圧より低い内部電源電圧をチップ内の電圧降下回路で発生し、この内部電源電圧を内部回路に供給するようにした半導体集積回路が提案されている。
【０００６】
図１に、サブスレッショルドリーク電流対策を施した回路の一例を示す。
【０００７】
図１に示した回路において、サブスレッショルドリーク電流対策用の電源Ｖｉｉｚ、Ｖｓｓｘはそれぞれスイッチング素子１０１、１０２で通常の電源Ｖｉｉ、Ｖｓｓに接続される。ここでは、説明の便宜上、通常の電源Ｖｉｉ、Ｖｓｓを通常電源、サブスレッショルドリーク電流対策用の電源Ｖｉｉｚ、Ｖｓｓｘを対策電源と呼ぶ。待機モード信号ｓｔｂｘが論理回路１００に入力されている。論理回路１００は、スイッチング素子１０１、１０２がともに待機モードでオフし、動作モードでオンするように、待機モード信号ｓｔｂｘの論理を取った信号ｎ１０１，ｎ１０２をスイッチング素子１０１、１０２に出力している。
【０００８】
図１に示した回路では、スイッチング素子１０１、１０２には、高しきい値トランジスタが用いられている。この為、待機状態におけるスイッチング素子のサブスレッショルドリーク電流はほとんど無視できる。
【０００９】
図１において、参照符号１０７は、サブスレッショルドリーク電流対策を行いたい回路を示す。この回路１０７は、単純なインバータの組み合わせで構成され、トランジスタ１０３、１０４、及びトランジスタ１０５、１０６が二段に接続されている。待機モード時に一意的に決まる信号ｎ１０３がこの回路１０７のトランジスタ１０３、１０４の入力側に入力される。
【００１０】
ここで、待機モード時に、入力信号ｎ１０３はローレベルに設定されると仮定すると、トランジスタ１０３がオンとなり、トランジスタ１０４がオフとなる。この場合、トランジスタ１０４の電源に対して対策を行えばよいので、トランジスタ１０３のソース側を通常電源Ｖｉｉに、トランジスタ１０４のドレイン側を対策電源Ｖｓｓｘに接続すれば、サブスレッショルドリーク電流対策ができる。即ち、待機モード時にトランジスタ１０４のソース・ドレイン経路を通って通常電源Ｖｓｓの電位に流れようとするサブスレッショルドリーク電流が、トランジスタ１０４を対策電源Ｖｓｓｘに接続する（即ち、待機モード時にオフとなる高しきい値トランジスタ１０２を介して通常電源Ｖｓｓに接続する）ことでカットすることができる。
【００１１】
また、待機モード時に、次段のインバータの入力がハイレベルになるので、トランジスタ１０５がオフとなり、トランジスタ１０６がオンとなるので、トランジスタ１０５の電源に対して対策を行えばよい。トランジスタ１０５のソース側を対策電源Ｖｉｉｚに、トランジスタ１０６のドレイン側を通常電源Ｖｓｓに接続すれば、サブスレッショルドリーク電流対策ができる。
【００１２】
なお、図１ではインバータを２段直列接続する例を示したが、多段接続してもよい。その場合、各インバータにおいて、待機時にオフする側のトランジスタのソースを対応する電源線に接続する。結果として、多段接続のインバータは、対策電源Ｖｓｓｘ、Ｖｉｉｚに交互に接続される。
【００１３】
【発明が解決しようとする課題】
図２に、半導体メモリ（例えば、ＤＲＡＭ）のセンスバッファ回路に従来のサブスレッショルドリーク電流対策を適用した例を示す。図中のｒｇｄｂｘ信号、ｒｇｄｂｚ信号は、センスアンプで読み出されたメモリセルの情報に対応するデータバスの相補信号である。センスバッファ回路の差動回路部の構成自体は従来と同様のものである。
【００１４】
図２に示したセンスバッファ回路８０の回路要素は、通常電源Ｖｉｉ、Ｖｓｓと、サブスレッショルドリーク電流対策用の対策電源Ｖｉｉｚ、Ｖｓｓｘとに接続され、図１で説明した従来のサブスレッショルドリーク電流対策が施されている。
【００１５】
センスバッファ回路活性化信号ｓｂｅｚがハイレベルになることによって、センスバッファ回路８０は活性化され、センスバッファ回路８０はセンスアンプで読み出されたメモリセルの情報に対応するデータバスの小振幅相補信号ｒｇｄｂｘ信号、ｒｇｄｂｚ信号を増幅し、ノードｎ１０とノードｎ１２に増幅された相補データ信号を出力し、ノードｎ１１、ノードｎ１３においてそのデータに従いｒｄｂｚ信号を出力する。
【００１６】
一方、センスバッファ回路活性化信号ｓｂｅｚがローレベルになると（すなわち、待機モード時）、センスバッファ回路８０は非活性化され、一方ｐＭＯＳトランジスタ８１、８２がオンするため、ノードｎ１２、ノードｎ１０は共にハイレベルとなり、ノードｎ１１、ノードｎ１３のレベルは、それぞれ通常電源Ｖｓｓ、Ｖｉｉと同じ電位となり、出力を行うトランジスタ１１、１３はともにオフ状態になる。このとき、ｐＭＯＳトランジスタ８３、８７及びｎＭＯＳトランジスタ８６がオフするが、インバータ９１、９２、９３は、それぞれ対策電源Ｖｉｉｚ、Ｖｉｉｚ、Ｖｓｓｘに接続されているため、サブスレッショルド電流を防止できる。
【００１７】
ところが、センスバッファ回路８０がｒｄｂｚ信号を出力するノードには、貫通電流が流れるのを防止し、かつ、出力期間を保証する目的で、図３に示すようなラッチ回路９０が接続されている。
【００１８】
説明を簡略化するため、図３に示したラッチ回路９０は、図２のセンスバッファ回路８０が出力するｒｄｂｚ信号を入力する一段のラッチ回路で構成されるものとする。このラッチ回路９０は、トランジスタ１６、１７からなるインバータと、トランジスタ１８，１９からなるインバータが互いに交差接続してなる。このラッチ回路９０には、非活性化前のセンスバッファ回路８０の出力の状態が保持される。
【００１９】
図４に、このラッチ回路９０を出力ノード（ｒｄｂｚ信号）に接続したセンスバッファ回路８０の動作説明図を示す。
【００２０】
図４に示したように、センスバッファ回路活性化信号ｓｂｅｚがハイレベル（‘Ｈ’）の時に、センスバッファ回路８０は活性化され、データバスの相補信号ｒｇｄｂｘ信号、ｒｇｄｂｚ信号のデータに従い、その出力であるｒｄｂｚ信号がハイレベル（‘Ｈ’）、ローレベル（‘Ｌ’）のいずれかに設定される。ｒｄｂｚ信号がハイレベル（‘Ｈ’）の時、センスバッファ回路８０の出力ノードのトランジスタ１３、１１はそれぞれオン、オフとなり、ラッチ回路９０のトランジスタ１６、１７はそれぞれオン、オフとなり、トランジスタ１８、１９はそれぞれオフ、オンとなる。一方、ｒｄｂｚ信号がローレベル（‘Ｌ’）の時、センスバッファ回路８０の出力ノードのトランジスタ１３、１１はそれぞれオフ、オンとなり、ラッチ回路９０のトランジスタ１６、１７はそれぞれオフ、オンとなり、トランジスタ１８、１９はそれぞれオン、オフとなる。このように、センスバッファ回路８０が活性化された状態のときは、ラッチ回路９０には、その時点でのセンスバッファ回路８０のデータ出力の状態が保持される。
【００２１】
一方、センスバッファ回路活性化信号ｓｂｅｚがローレベル（‘Ｌ’）になると（待機モード時）、センスバッファ回路８０は非活性化され、ノードｎ１１、ノードｎ１３のレベルは、それぞれ通常電源Ｖｓｓ、Ｖｉｉと同じ電位となり、出力を行うトランジスタ１１、１３はともにオフ状態になる。このとき、ラッチ回路９０の各トランジスタには、非活性化前のセンスバッファ回路８０のデータ出力の状態が保持されている。そのため、待機モードであっても出力ノードのレベルが一意的に決まらない構成となり、上述したサブスレッショルドリーク電流対策を適用することができなかった。
【００２２】
すなわち、ｒｄｂｚ信号がハイレベルであれば、ｎチャネルトランジスタ１１からラッチ回路１０を介してサブスレッショルドリーク電流が流れてしまい、また、ｒｄｂｚ信号がローレベルであれば、ｐチャネルトランジスタ１３からラッチ回路１０を介してサブスレッショルドリーク電流が流れてしまう。
【００２３】
さらに、ｒｄｂｚ信号がハイレベルであれば、ラッチ回路９０のｐＭＯＳトランジスタ１８及びｎＭＯＳトランジスタ１７にサブスレッショルドリーク電流が流れてしまい、また、ｒｄｂｚ信号がローレベルであれば、ｎＭＯＳトランジスタ１９及びｐＭＯＳトランジスタ１６にサブスレッショルドリーク電流が流れてしまう。上述したサブスレッショルドリーク電流対策を適用するには、対象となるノード（ｒｄｂｚ）のレベルが待機モード時において一意に決まっている必要があるが、従来例の場合、上述のサブスレッショルドリーク電流対策を適用できないため、待機モード時の消費電力を十分低減することができないという問題があった。
【００２４】
本発明は、上記の点に鑑みてなされたものであり、待機モード時のレベルが一意的に定まらないノードを有する半導体集積回路において、サブスレッショルドリーク電流対策が実施可能な回路構成にすることを目的とする。
【００２５】
【課題を解決するための手段】
上記課題を解決するため、請求項１記載の発明は、動作モードと待機モードを有し、転送信号を保持するラッチ回路が接続されたノードを有し、かつ、待機モードを示す信号に基づいて前記ノードのレベルを一意的に決定させるレベル決定手段を備える半導体集積回路であって、前記ラッチ回路が待機モード時にフローティング状態となる電源線に接続されたトランジスタを備え、待機モード時に前記トランジスタがオフに設定されることを特徴とする。
【００２６】
請求項２記載の発明は、請求項１記載の半導体集積回路において、ｐチャネルトランジスタ及びｎチャネルトランジスタからなり、前記ノードを駆動するＣＭＯＳドライバをさらに有し、前記レベル決定手段は、待機モードにおいて、前記ｐチャネルトランジスタ及びｎチャネルトランジスタの一方がオン、他方がオフとなるように制御し、さらに、オフする方のトランジスタのソースを、待機モード時にフローティング状態となる電源線に接続することを特徴とする。
請求項３記載の発明は、請求項１記載の半導体集積回路において、前記レベル決定手段は、前記ノードに接続され、前記待機モードを示す信号に基づいてオンするクランプ用トランジスタを含むことを特徴とする。
【００２７】
請求項４記載の発明は、請求項３記載の半導体集積回路において、ｐチャネルトランジスタ及びｎチャネルトランジスタからなり、前記ノードを駆動するＣＭＯＳドライバをさらに有し、該ＣＭＯＳドライバの２つの電源ノードの一方が、待機モード時にフローティング状態となる電源線に接続していることを特徴とする。
【００２８】
請求項５記載の発明は、請求項１乃至４いずれか記載の半導体集積回路において、前記ラッチ回路は、互いに交差接続された２つのＣＭＯＳインバータで構成され，各インバータは２つの電源ノードの一方が、待機モード時にフローティング状態となる電源線に接続されていることを特徴とする。
【００２９】
上記発明によれば、動作モードと待機モードを有する半導体集積回路であって、待機モードにおけるレベルが一意的に定まらない為にサブスレッショルドリーク電流対策が出来なかった回路において、待機モード時に生成される信号を用いてサブスレッショルドリーク電流対策が実施可能となる。サブスレッショルドリーク電流対策が実施できることによって、待機モード時の半導体回路の消費電力削減の効果が得られる。
【００３０】
また、上記課題を解決するため、請求項６記載の発明は、動作モードと待機モードを有し、かつ、待機モードにおけるレベルが一意的に定まらないノードを出力にもつ第１のトランジスタを有する半導体集積回路であって、前記ノードを入力とし、待機モードにおける該ノードのレベルに応じたレベルの出力信号を出力する論理回路手段と、該論理回路手段の出力信号によって制御される第２のトランジスタとを備え、かつ、前記第２のトランジスタを前記第１のトランジスタと、電源線との間に直列に接続させたことを特徴とする。
【００３１】
請求項７記載の発明は、請求項６記載の半導体集積回路において、前記第２のトランジスタは前記第１のトランジスタより高いしきい値を有することを特徴とする。
【００３２】
請求項８記載の発明は、請求項６又は７記載の半導体集積回路において、前記ノードに接続され、互いに交差接続された２つのインバータで構成されたラッチ回路をさらに有し、該ラッチ回路はｐチャネルトランジスタ及びｎチャネルトランジスタで構成され、さらに前記ラッチ回路は、前記ｐチャネルトランジスタ及びｎチャネルトランジスタのうち、オフする側のトランジスタのソースと電源線とを電気的に分離するための第３のトランジスタを含むことを特徴とする。
【００３４】
上記発明によれば、動作モードと待機モードを有する半導体集積回路であって、待機モードにおけるレベルが一意的に定まらない為にサブスレッショルドリーク電流対策が出来なかった回路において、待機モードにおけるデータを保持することが可能となり、かつ、待機モード時に生成される論理回路手段の出力信号によって制御される第２のトランジスタを用いてサブスレッショルドリーク電流対策が実施可能となる。サブスレッショルドリーク電流対策が実施できることによって、待機モード時の半導体回路の消費電力削減の効果が得られる。
【００３５】
【発明の実施の形態】
以下、本発明の実施の形態を添付の図面を参照しながら具体的に説明する。
【００３６】
本発明の一実施例に係る、半導体集積回路に適用したセンスバッファ回路５０を図５に示す。
【００３７】
図５に示した実施例において、センスバッファ回路５０には、ｐチャネルトランジスタ１３の前段に、論理回路２０が挿入されている。他の構成は、図２に示した従来例のセンスバッファ回路８０と基本的に同じである。
【００３８】
センスバッファの増幅に関する動作については、従来例のセンスバッファ回路８０と同様である。また、本実施例のセンスバッファ回路５０の場合、ラッチ回路９０Ａが、センスバッファ回路５０から出力されるｒｄｂｚ信号のノードを入力として接続される。図６に、ｒｄｂｚ信号が出力されるノードにこのラッチ回路９０Ａを接続させたセンスバッファ回路５０の動作説明図を示す。
【００３９】
図５に示した論理回路２０において、入力であるｃｋｅｂｘ信号は、待機モード時にハイレベル、動作モード時にローレベルに設定されている。本実施例の論理回路２０は、上記ｃｋｅｂｘ信号を入力とするＮＯＲ回路２２と、このＮＯＲ回路２２に接続させたｎチャネルトランジスタ２４とから構成される。
【００４０】
動作モードにおいて、ｃｋｅｂｘ信号がローレベル（‘Ｌ’）のとき、ＮＯＲ回路２２内のｐチャネルトランジスタはオンとなり、ｎチャネルトランジスタ２４はオフとなる。すなわち、動作モードにおいて、論理回路２０は通常のインバータ回路と同様に動作する。
【００４１】
論理回路２０は、待機モードにおいて生成されるｃｋｅｂｘ信号が，ハイレベル（‘Ｈ’）になると，ＮＯＲ回路２２内のｐチャネルトランジスタがオフとなり、ｎチャネルトランジスタ２４がオンとなる。すなわち、ノードｎ１３をローレベル（‘Ｌ’）に決定する。したがって、待機モードではｐチャネルトランジスタ１３はオンとなり、ｎチャネルトランジスタ１１はオフになる。出力信号であるｒｄｂｚ信号はハイレベル（‘Ｈ’）となり，ラッチ回路９０Ａは、ｒｄｂｚノードのレベルをハイレベルに維持する。すなわち、このノードのレベルが一意的に決定されるため、サブスレッショルドリーク電流対策は、ｎチャネルトランジスタ１１のソース電源を対策電源Ｖｓｓｘ、ラッチ回路９０ＡのｐＭＯＳトランジスタ１８Ａのソース電源を対策電源Ｖｉｉｚ、ｎＭＯＳトランジスタ１７Ａのソース電源を対策電源Ｖｓｓｘとすればよい。
【００４２】
従って、本実施例のセンスバッファ回路５０によれば、動作モードと待機モードを有する半導体集積回路であって、待機モードにおける出力ノードのレベルが一意的に決まらないためにサブスレッショルドリーク電流対策ができなかった回路において、待機モードにおいて生成されるｃｋｅｂｚ信号に基づいてそのノードのレベルを一意的にハイレベルに決定する論理回路２０を用いてサブスレッショルドリーク電流対策が可能となり、待機モード時の半導体集積回路の消費電力を削減することができる。
【００４３】
なお、本実施例で対策電源Ｖｉｉｚ、Ｖｓｓｘを用いる場合、図１の例と同様に、センスバッファ回路５０の各トランジスタのしきい値よりも高いしきい値を有する高しきい値トランジスタ１０１、１０２を、通常電源Ｖｉｉ、Ｖｓｓと対策電源Ｖｉｉｚ、Ｖｓｓｘとの間にそれぞれ接続してサブスレッショルドリーク電流を制限するのに用いることができるが、これらのトランジスタは、高しきい値トランジスタのみに限らない。例えば、しきい値が同じで寸法が小さい（駆動電流が小さい）トランジスタを使用しても同じ効果を得ることは可能である。
【００４４】
図５に示した実施例の変形例として、上記論理回路２０の代わりに、ｎチャネルトランジスタ１１の前段において、待機モードにおいて生成されるｃｋｅｂｘ信号の論理をとる論理回路（図示せず）を挿入すれば、待機モードではｎチャネルトランジスタ１１はオンとなり、ｐチャネルトランジスタ１３はオフになる。出力ノードのｒｄｂｚ信号はローレベル（‘Ｌ’）となり、出力ノードのレベルが一意的に決まるため、サブスレッショルドリーク電流対策は、ｐチャネルトランジスタ１３の電源を対策電源Ｖｉｉｚ、ラッチ回路９０ＡのｎＭＯＳトランジスタ１９Ａのソース電源を対策電源Ｖｓｓｘ、ｐＭＯＳトランジスタ１６Ａのソース電源を対策電源Ｖｉｉｚとすればよい。同様に、この実施例によれば、待機モードにおける出力ノードのレベルが一意的に決まらないためにサブスレッショルドリーク電流対策ができなかった回路において、待機モードにおいて生成されるｃｋｅｂｚ信号に基づいてそのノードのレベルを一意的にローレベルに決定する論理回路を用いてサブスレッショルドリーク電流対策が可能となり、待機モード時の半導体集積回路の消費電力を削減することができる。
【００４５】
次に、本発明の他の実施例を適用したセンスバッファ回路５０Ａを図７に示す。
【００４６】
図７に示した実施例において、図５の論理回路２０に代えて、センスバッファ回路５０Ａには、ｒｄｂｚ信号が出力されるノードに、ｃｋｅｂｘ信号の論理を入力とする論理回路３０が接続されている。他の構成は、図５の構成と基本的に同一である。
【００４７】
また、センスバッファの増幅に関する動作については、従来例のセンスバッファ回路８０と同様である。本実施例のセンスバッファ回路５０Ａの場合も、図５に示したラッチ回路９０Ａが、センスバッファ回路５０Ａから出力されるｒｄｂｚ信号のノードを入力として接続される。図８は、このラッチ回路９０Ａを接続した本実施例のセンスバッファ回路５０Ａの動作説明図である。
【００４８】
前述の実施例と同様に、図７に示した論理回路３０において、入力であるｃｋｅｂｘ信号は、待機モード時にハイレベル、動作モード時にローレベルに設定されている。本実施例の論理回路３０は、上記ｃｋｅｂｘ信号を入力とするインバータ回路３２と、このインバータ回路３２に接続させたｐチャネルトランジスタ３４とから構成される。
【００４９】
図８に示したように、本実施例のセンスバッファ回路５０Ａにおいても、ｓｂｅｚ信号がローレベル（‘Ｌ’）になると、センスバッファ回路５０Ａは非活性化され、出力を行うトランジスタ１１、１３はともにオフ状態となり、このとき、ラッチ回路９０Ａの各トランジスタには、非活性化前のセンスバッファ回路５０Ａのデータ出力の状態が保持されている。このため、ｒｄｂｚ信号を出力するノードは、非活性前のデータに固定される。一方、本実施例のセンスバッファ回路５０Ａの論理回路３０は、待機モードにおいて生成されるｃｋｅｂｘ信号がハイレベル（‘Ｈ’）になると，インバータ回路３２の出力がローレベルとなり、その後段のｐチャネルトランジスタ３４がオンとなる。すなわち、論理回路３０は、待機モードにおいてｒｄｂｚ信号を出力するノードをハイレベル（‘Ｈ’）に決定する。したがって、このノードのレベルが一意的にハイレベルに決定されるため、サブスレッショルドリーク電流対策は、ｎチャネルトランジスタ１１のソース電源を対策電源Ｖｓｓｘとすると共に、ラッチ回路９０ＡのｐＭＯＳトランジスタ１８Ａのソース電源を対策電源Ｖｉｉｚに、ｎＭＯＳトランジスタ１７Ａのソース電源を対策電源Ｖｓｓｘとすればよい。
【００５０】
従って、本実施例のセンスバッファ回路５０Ａによれば、動作モードと待機モードを有する半導体集積回路であって、待機モードにおける出力ノードのレベルが一意的に決まらないためにサブスレッショルドリーク電流対策ができなかった回路において、待機モードにおいて生成されるｃｋｅｂｚ信号に基づいてそのノードのレベルを一意的にハイレベルに決定する論理回路３０を用いてサブスレッショルドリーク電流対策が可能となり、待機モード時の半導体集積回路の消費電力を削減することができる。
【００５１】
図７に示した実施例の変形例として、上記論理回路３０の代わりに、ｒｄｂｚ信号が出力されるノードに、ｃｋｅｂｘ信号の論理を入力とする論理回路（図示せず）を接続し、その論理回路内に設けられたｎチャネルトランジスタを制御して、ｒｄｂｚ信号を待機モードでローレベル（‘Ｌ’）とすることで、出力ノードのレベルを一意的に決め、サブスレッショルドリーク電流対策は、ｐチャネルトランジスタ１３のソース電源を対策電源Ｖｉｉｚとすると共に、ラッチ回路９０ＡのｎＭＯＳトランジスタ１９Ａのソース電源を対策電源Ｖｓｓｘに、ｐＭＯＳトランジスタ１６Ａのソース電源を対策電源Ｖｉｉｚとすればよい。同様に、この実施例によれば、待機モードにおける出力ノードのレベルが一意的に決まらないためにサブスレッショルドリーク電流対策ができなかった回路において、待機モードにおいて生成されるｃｋｅｂｚ信号に基づいてそのノードのレベルを一意的にローレベルに決定する論理回路を用いてサブスレッショルドリーク電流対策が可能となり、待機モード時の半導体集積回路の消費電力を削減することができる。
【００５２】
次に、本発明のさらに別の実施例を適用したセンスバッファ回路５０Ｂを図９に示す。図１０は、ラッチ回路９０Ｂを出力ノードに接続した本実施例のセンスバッファ回路５０Ｂの動作説明図である。
【００５３】
前述の実施例では、待機モードにおいてレベルが一意的に決まらないノードのレベルを待機モード時に強制的に決定させることによって、サブスレッショルドリーク電流対策が実施可能な回路構成にしていた。本実施例では、前述の実施例とは異なり、待機モードにおいてレベルが一意的に決まらないノードのレベルを論理回路に入力し、そのノードがハイレベル（‘Ｈ’）、ローレベル（‘Ｌ’）のいずれの場合であっても、サブスレッショルドリーク電流対策が実施できる回路構成にする。したがって、本実施例によれば、ｒｄｂｚ信号の出力状態を待機モードにおいても保持することができる。
【００５４】
図９に示したセンスバッファ回路５０Ｂでは、ｒｄｂｚ信号を出力するｎチャネルトランジスタ１１、ｐチャネルトランジスタ１３の電源側にそれぞれ、サブスレッショルドリーク電流のほとんど流れない高しきい値のｎチャネルトランジスタ１５、ｐチャネルトランジスタ１４を接続する。ラッチ回路９０Ｂについても、同様に、互いに交差接続された２つのＣＭＯＳインバータと通常電源Ｖｉｉ、Ｖｓｓの間に、高しきい値トランジスタ５４、５５、６４、６５をそれぞれ設ける。また、センスバッファ回路５０Ｂの出力ノードのｒｄｂｚ信号と、動作モードであるか、待機モードであるかを示すｃｋｅｂｘ信号とを入力とする論理回路４０を接続し、これらの入力信号に基づいて、上記ｎチャネルトランジスタ１５、５５、６５及び上記ｐチャネルトランジスタ１４、５４、６４を制御する。
【００５５】
論理回路４０は、ｒｄｂｚ信号とｃｋｅｂｘ信号を入力とするＮＯＲ回路４２と、ｒｄｂｚ信号とｃｋｅｂｘ信号を入力とするＮＡＮＤ回路４４とから構成される。ＮＯＲ回路４２は、上記トランジスタ１４のノードｎ１４を出力とし、ＮＡＮＤ回路４４は、上記トランジスタ１５のノードｎ１５を出力とする。論理回路４２Ａも、図９に示したように、高しきい値トランジスタで構成されたインバータ回路、ＮＯＲ回路、及びＮＡＮＤ回路で構成されている。
【００５６】
図１０に示したように、論理回路４０は、ｃｋｅｂｘ信号がローレベル（‘Ｌ’）のとき、ｒｄｂｚ信号のレベルに関係なく、ＮＯＲ回路４２及びＮＡＮＤ回路４４が、出力ノードｎ１４及びｎ１５をそれぞれ、ローレベル（‘Ｌ’）及びハイレベル（‘Ｈ’）にする。すなわち、本実施例のセンスバッファ回路５０Ｂは、動作モードではｃｋｅｂｘ信号がローレベル（‘Ｌ’）であるので、論理回路４０の出力ノードｎ１４、ｎ１５がそれぞれ、ローレベル（‘Ｌ’）、ハイレベル（‘Ｈ’）となり、また、論理回路４２Ａの出力ノードｎ２４、ｎ２５もそれぞれ、ローレベル（‘Ｌ’）、ハイレベル（‘Ｈ’）となり、通常の動作を行う。
【００５７】
一方、待機モードにおいては、ｃｋｅｂｘ信号がハイレベル（‘Ｈ’）であるので、ｒｄｂｚ信号がハイレベル（‘Ｈ’）の場合は論理回路４０の出力ノードｎ１４、ｎ１５はそれぞれ、ローレベル（‘Ｌ’）、ローレベル（‘Ｌ’）となり、ｒｄｂｚ信号がローレベル（‘Ｌ’）の場合は論理回路４０の出力ノードｎ１４、ｎ１５はそれぞれ、ハイレベル（‘Ｈ’）、ハイレベル（‘Ｈ’）となる。
【００５８】
前者の場合（ｒｄｂｚ＝‘Ｈ’）、トランジスタ１４がオンとなり、トランジスタ１５がオフとなるので、高しきい値トランジスタ１５がｎチャネルトランジスタ１１のサブスレッショルドリーク電流対策となる。すなわち、ｎチャネルトランジスタ１１の電源を対策電源Ｖｓｓｘに接続した場合と同様の効果が得られる。また、後者の場合（ｒｄｂｚ＝‘Ｌ’）、トランジスタ１４がオフとなり、トランジスタ１５がオンとなるので、高しきい値トランジスタ１４がｐチャネルトランジスタ１３のサブスレッショルドリーク電流対策となる。すなわち、ｐチャネルトランジスタ１３の電源を対策電源Ｖｉｉｚに接続した場合と同様の効果が得られる。ラッチ回路９０Ｂについても同様に、サブスレッショルドリーク電流対策を施すことができる。
【００５９】
従って、待機モードにおいてｒｄｂｚ信号がローレベル、ハイレベルのいずれの場合であっても、オフ側は高しきい値トランジスタでオフされることになりサブスレッショルドリーク電流は低減される。図９の実施例のセンスバッファ回路５０Ｂは、ｒｄｂｚ信号の出力状態を待機モードで保持したい場合において有効となる。
【００６０】
図１１は、図９に示したセンスバッファ回路の変形例を示す。
【００６１】
図９において高しきい値のトランジスタ１４、１５を設ける代わりに、図１１の変形例では、トランジスタ１３、１５のソースをそれぞれ、対策電源Ｖｉｉｚ、Ｖｓｓｘに接続している。待機モード時において、ｒｄｂｚ信号がハイレベル（‘Ｈ’）の場合は、トランジスタ１１のソース・ドレイン間に高電界がかかるが、トランジスタ１１のソースは対策電源Ｖｓｓｘに接続されているため、サブスレッショルド電流は流れない。逆に、待機モード時に、ｒｄｂｚ信号がローレベル（‘Ｌ’）の場合は、トランジスタ１３のソース・ドレイン間に高電界がかかるが、トランジスタ１３のソースは対策電源Ｖｉｉｚに接続されているため、サブスレッショルド電流は流れない。
【００６２】
通常の動作時には、Ｖｉｉ＝Ｖｉｉｚ、Ｖｓｓ＝Ｖｓｓｘとなるので、トランジスタ１１、１３からなるゲートは、正常にハイレベル又はローレベルの信号を出力できる。一方、ラッチ回路については、図９に示したラッチ回路９０Ｂと同様のサブスレッショルド電流対策を行う必要がある。
【発明の効果】
上述したように、本発明によれば、動作モードと待機モードを有する半導体回路であって、待機モードにおけるレベルが一意的に定まらない為にサブスレッショルドリーク電流対策が出来なかった回路において、待機モード時に生成される信号を用いてサブスレッショルドリーク電流対策が実施可能となる。サブスレッショルドリーク電流対策が実施できることによって、待機モード時の半導体回路の消費電力削減の効果が得られる。
【図面の簡単な説明】
【図１】サブスレッショルドリーク電流対策を行った回路の一例を示す図である。
【図２】従来のサブスレッショルドリーク電流対策を適用したセンスバッファ回路を示す図である。
【図３】センスバッファ回路に接続されるラッチ回路を示す図である。
【図４】図２に示したセンスバッファ回路の動作を説明する図である。
【図５】本発明の一実施例に係るセンスバッファ回路を示す図である。
【図６】図５に示したセンスバッファ回路の動作を説明する図である。
【図７】本発明の他の実施例に係るセンスバッファ回路を示す図である。
【図８】図７に示したセンスバッファ回路の動作を説明する図である。
【図９】本発明のさらに別の実施例に係るセンスバッファ回路を示す図である。
【図１０】図９に示したセンスバッファ回路の動作を説明する図である。
【図１１】図９に示したセンスバッファ回路の変形例を示す図である。
【符号の説明】
１００ 論理回路
１０１、１０２ 高しきい値トランジスタ
８０ 従来のセンスバッファ回路
１１ ｎチャネルトランジスタ
１３ ｐチャネルトランジスタ
９０ ラッチ回路
２０、３０、４０ 論理回路
５０、５０Ａ、５０Ｂ センスバッファ回路
１４ 高しきい値ｐチャネルトランジスタ
１５ 高しきい値ｎチャネルトランジスタ
【発明の属する技術分野】
本発明は、待機モードにおけるレベルが一意に定まらないノードを有し、そのノードに対しサブスレッショルドリーク電流対策を行って待機モード時の消費電力を低減した半導体集積回路に関する。
【０００２】
【従来の技術】
従来、待機モード時の消費電力が極めて小さい半導体集積回路として、ＣＭＯＳ回路が知られている。入力がハイレベルの時、ｐチャネルＭＯＳトランジスタがオフで、ｎチャネルＭＯＳトランジスタがオンであり、出力の容量性負荷の放電が完了するとｎチャネルＭＯＳトランジスタがオフとなり、通常、この状態では消費電力は無視できる。入力がローレベルの時は、ｐチャネルＭＯＳトランジスタがオンで、ｎチャネルＭＯＳトランジスタがオフとなり、出力の容量性負荷の放電が完了するとｐチャネルＭＯＳトランジスタがオフとなり、通常、この状態でも消費電力は同様に無視できる。
【０００３】
しかしながら、最近の半導体集積回路に用いられる微細加工技術の進展に伴い、半導体回路の集積度は従来のものよりさらに向上している。チャネル長が１μｍのＭＯＳトランジスタと比較すると、チャネル長が０．１μｍ前後のＭＯＳトランジスタの場合、しきい値電圧が低くなるとともに、ゲート・ソース間電圧がしきい値以下となってもドレイン電流は０とならない。このゲート・ソース間電圧がしきい値電圧以下の領域でのリーク電流は、サブスレッショルドリーク電流と呼ばれ、ゲート・ソース間電圧に対して指数関数的に比例する。
【０００４】
微細化に伴って生じるこのサブスレッショルドリーク電流の増大は、高集積回路の低消費電力化という要求に反するという問題がある。特に、微細化されたＭＯＳトランジスタを使用した半導体集積回路の待機モード時の消費電力は、このサブスレッショルドリーク電流により決定され、このサブスレッショルドリーク電流を抑えることが低消費電力を達成するために必要である。
【０００５】
一方、チップ内の内部回路に微細化されたＭＯＳトランジスタを使用し、かつ、微細化に伴うＭＯＳトランジスタの降伏電圧低下に対処するため外部電源電圧より低い内部電源電圧をチップ内の電圧降下回路で発生し、この内部電源電圧を内部回路に供給するようにした半導体集積回路が提案されている。
【０００６】
図１に、サブスレッショルドリーク電流対策を施した回路の一例を示す。
【０００７】
図１に示した回路において、サブスレッショルドリーク電流対策用の電源Ｖｉｉｚ、Ｖｓｓｘはそれぞれスイッチング素子１０１、１０２で通常の電源Ｖｉｉ、Ｖｓｓに接続される。ここでは、説明の便宜上、通常の電源Ｖｉｉ、Ｖｓｓを通常電源、サブスレッショルドリーク電流対策用の電源Ｖｉｉｚ、Ｖｓｓｘを対策電源と呼ぶ。待機モード信号ｓｔｂｘが論理回路１００に入力されている。論理回路１００は、スイッチング素子１０１、１０２がともに待機モードでオフし、動作モードでオンするように、待機モード信号ｓｔｂｘの論理を取った信号ｎ１０１，ｎ１０２をスイッチング素子１０１、１０２に出力している。
【０００８】
図１に示した回路では、スイッチング素子１０１、１０２には、高しきい値トランジスタが用いられている。この為、待機状態におけるスイッチング素子のサブスレッショルドリーク電流はほとんど無視できる。
【０００９】
図１において、参照符号１０７は、サブスレッショルドリーク電流対策を行いたい回路を示す。この回路１０７は、単純なインバータの組み合わせで構成され、トランジスタ１０３、１０４、及びトランジスタ１０５、１０６が二段に接続されている。待機モード時に一意的に決まる信号ｎ１０３がこの回路１０７のトランジスタ１０３、１０４の入力側に入力される。
【００１０】
ここで、待機モード時に、入力信号ｎ１０３はローレベルに設定されると仮定すると、トランジスタ１０３がオンとなり、トランジスタ１０４がオフとなる。この場合、トランジスタ１０４の電源に対して対策を行えばよいので、トランジスタ１０３のソース側を通常電源Ｖｉｉに、トランジスタ１０４のドレイン側を対策電源Ｖｓｓｘに接続すれば、サブスレッショルドリーク電流対策ができる。即ち、待機モード時にトランジスタ１０４のソース・ドレイン経路を通って通常電源Ｖｓｓの電位に流れようとするサブスレッショルドリーク電流が、トランジスタ１０４を対策電源Ｖｓｓｘに接続する（即ち、待機モード時にオフとなる高しきい値トランジスタ１０２を介して通常電源Ｖｓｓに接続する）ことでカットすることができる。
【００１１】
また、待機モード時に、次段のインバータの入力がハイレベルになるので、トランジスタ１０５がオフとなり、トランジスタ１０６がオンとなるので、トランジスタ１０５の電源に対して対策を行えばよい。トランジスタ１０５のソース側を対策電源Ｖｉｉｚに、トランジスタ１０６のドレイン側を通常電源Ｖｓｓに接続すれば、サブスレッショルドリーク電流対策ができる。
【００１２】
なお、図１ではインバータを２段直列接続する例を示したが、多段接続してもよい。その場合、各インバータにおいて、待機時にオフする側のトランジスタのソースを対応する電源線に接続する。結果として、多段接続のインバータは、対策電源Ｖｓｓｘ、Ｖｉｉｚに交互に接続される。
【００１３】
【発明が解決しようとする課題】
図２に、半導体メモリ（例えば、ＤＲＡＭ）のセンスバッファ回路に従来のサブスレッショルドリーク電流対策を適用した例を示す。図中のｒｇｄｂｘ信号、ｒｇｄｂｚ信号は、センスアンプで読み出されたメモリセルの情報に対応するデータバスの相補信号である。センスバッファ回路の差動回路部の構成自体は従来と同様のものである。
【００１４】
図２に示したセンスバッファ回路８０の回路要素は、通常電源Ｖｉｉ、Ｖｓｓと、サブスレッショルドリーク電流対策用の対策電源Ｖｉｉｚ、Ｖｓｓｘとに接続され、図１で説明した従来のサブスレッショルドリーク電流対策が施されている。
【００１５】
センスバッファ回路活性化信号ｓｂｅｚがハイレベルになることによって、センスバッファ回路８０は活性化され、センスバッファ回路８０はセンスアンプで読み出されたメモリセルの情報に対応するデータバスの小振幅相補信号ｒｇｄｂｘ信号、ｒｇｄｂｚ信号を増幅し、ノードｎ１０とノードｎ１２に増幅された相補データ信号を出力し、ノードｎ１１、ノードｎ１３においてそのデータに従いｒｄｂｚ信号を出力する。
【００１６】
一方、センスバッファ回路活性化信号ｓｂｅｚがローレベルになると（すなわち、待機モード時）、センスバッファ回路８０は非活性化され、一方ｐＭＯＳトランジスタ８１、８２がオンするため、ノードｎ１２、ノードｎ１０は共にハイレベルとなり、ノードｎ１１、ノードｎ１３のレベルは、それぞれ通常電源Ｖｓｓ、Ｖｉｉと同じ電位となり、出力を行うトランジスタ１１、１３はともにオフ状態になる。このとき、ｐＭＯＳトランジスタ８３、８７及びｎＭＯＳトランジスタ８６がオフするが、インバータ９１、９２、９３は、それぞれ対策電源Ｖｉｉｚ、Ｖｉｉｚ、Ｖｓｓｘに接続されているため、サブスレッショルド電流を防止できる。
【００１７】
ところが、センスバッファ回路８０がｒｄｂｚ信号を出力するノードには、貫通電流が流れるのを防止し、かつ、出力期間を保証する目的で、図３に示すようなラッチ回路９０が接続されている。
【００１８】
説明を簡略化するため、図３に示したラッチ回路９０は、図２のセンスバッファ回路８０が出力するｒｄｂｚ信号を入力する一段のラッチ回路で構成されるものとする。このラッチ回路９０は、トランジスタ１６、１７からなるインバータと、トランジスタ１８，１９からなるインバータが互いに交差接続してなる。このラッチ回路９０には、非活性化前のセンスバッファ回路８０の出力の状態が保持される。
【００１９】
図４に、このラッチ回路９０を出力ノード（ｒｄｂｚ信号）に接続したセンスバッファ回路８０の動作説明図を示す。
【００２０】
図４に示したように、センスバッファ回路活性化信号ｓｂｅｚがハイレベル（‘Ｈ’）の時に、センスバッファ回路８０は活性化され、データバスの相補信号ｒｇｄｂｘ信号、ｒｇｄｂｚ信号のデータに従い、その出力であるｒｄｂｚ信号がハイレベル（‘Ｈ’）、ローレベル（‘Ｌ’）のいずれかに設定される。ｒｄｂｚ信号がハイレベル（‘Ｈ’）の時、センスバッファ回路８０の出力ノードのトランジスタ１３、１１はそれぞれオン、オフとなり、ラッチ回路９０のトランジスタ１６、１７はそれぞれオン、オフとなり、トランジスタ１８、１９はそれぞれオフ、オンとなる。一方、ｒｄｂｚ信号がローレベル（‘Ｌ’）の時、センスバッファ回路８０の出力ノードのトランジスタ１３、１１はそれぞれオフ、オンとなり、ラッチ回路９０のトランジスタ１６、１７はそれぞれオフ、オンとなり、トランジスタ１８、１９はそれぞれオン、オフとなる。このように、センスバッファ回路８０が活性化された状態のときは、ラッチ回路９０には、その時点でのセンスバッファ回路８０のデータ出力の状態が保持される。
【００２１】
一方、センスバッファ回路活性化信号ｓｂｅｚがローレベル（‘Ｌ’）になると（待機モード時）、センスバッファ回路８０は非活性化され、ノードｎ１１、ノードｎ１３のレベルは、それぞれ通常電源Ｖｓｓ、Ｖｉｉと同じ電位となり、出力を行うトランジスタ１１、１３はともにオフ状態になる。このとき、ラッチ回路９０の各トランジスタには、非活性化前のセンスバッファ回路８０のデータ出力の状態が保持されている。そのため、待機モードであっても出力ノードのレベルが一意的に決まらない構成となり、上述したサブスレッショルドリーク電流対策を適用することができなかった。
【００２２】
すなわち、ｒｄｂｚ信号がハイレベルであれば、ｎチャネルトランジスタ１１からラッチ回路１０を介してサブスレッショルドリーク電流が流れてしまい、また、ｒｄｂｚ信号がローレベルであれば、ｐチャネルトランジスタ１３からラッチ回路１０を介してサブスレッショルドリーク電流が流れてしまう。
【００２３】
さらに、ｒｄｂｚ信号がハイレベルであれば、ラッチ回路９０のｐＭＯＳトランジスタ１８及びｎＭＯＳトランジスタ１７にサブスレッショルドリーク電流が流れてしまい、また、ｒｄｂｚ信号がローレベルであれば、ｎＭＯＳトランジスタ１９及びｐＭＯＳトランジスタ１６にサブスレッショルドリーク電流が流れてしまう。上述したサブスレッショルドリーク電流対策を適用するには、対象となるノード（ｒｄｂｚ）のレベルが待機モード時において一意に決まっている必要があるが、従来例の場合、上述のサブスレッショルドリーク電流対策を適用できないため、待機モード時の消費電力を十分低減することができないという問題があった。
【００２４】
本発明は、上記の点に鑑みてなされたものであり、待機モード時のレベルが一意的に定まらないノードを有する半導体集積回路において、サブスレッショルドリーク電流対策が実施可能な回路構成にすることを目的とする。
【００２５】
【課題を解決するための手段】
上記課題を解決するため、請求項１記載の発明は、動作モードと待機モードを有し、転送信号を保持するラッチ回路が接続されたノードを有し、かつ、待機モードを示す信号に基づいて前記ノードのレベルを一意的に決定させるレベル決定手段を備える半導体集積回路であって、前記ラッチ回路が待機モード時にフローティング状態となる電源線に接続されたトランジスタを備え、待機モード時に前記トランジスタがオフに設定されることを特徴とする。
【００２６】
請求項２記載の発明は、請求項１記載の半導体集積回路において、ｐチャネルトランジスタ及びｎチャネルトランジスタからなり、前記ノードを駆動するＣＭＯＳドライバをさらに有し、前記レベル決定手段は、待機モードにおいて、前記ｐチャネルトランジスタ及びｎチャネルトランジスタの一方がオン、他方がオフとなるように制御し、さらに、オフする方のトランジスタのソースを、待機モード時にフローティング状態となる電源線に接続することを特徴とする。
請求項３記載の発明は、請求項１記載の半導体集積回路において、前記レベル決定手段は、前記ノードに接続され、前記待機モードを示す信号に基づいてオンするクランプ用トランジスタを含むことを特徴とする。
【００２７】
請求項４記載の発明は、請求項３記載の半導体集積回路において、ｐチャネルトランジスタ及びｎチャネルトランジスタからなり、前記ノードを駆動するＣＭＯＳドライバをさらに有し、該ＣＭＯＳドライバの２つの電源ノードの一方が、待機モード時にフローティング状態となる電源線に接続していることを特徴とする。
【００２８】
請求項５記載の発明は、請求項１乃至４いずれか記載の半導体集積回路において、前記ラッチ回路は、互いに交差接続された２つのＣＭＯＳインバータで構成され，各インバータは２つの電源ノードの一方が、待機モード時にフローティング状態となる電源線に接続されていることを特徴とする。
【００２９】
上記発明によれば、動作モードと待機モードを有する半導体集積回路であって、待機モードにおけるレベルが一意的に定まらない為にサブスレッショルドリーク電流対策が出来なかった回路において、待機モード時に生成される信号を用いてサブスレッショルドリーク電流対策が実施可能となる。サブスレッショルドリーク電流対策が実施できることによって、待機モード時の半導体回路の消費電力削減の効果が得られる。
【００３０】
また、上記課題を解決するため、請求項６記載の発明は、動作モードと待機モードを有し、かつ、待機モードにおけるレベルが一意的に定まらないノードを出力にもつ第１のトランジスタを有する半導体集積回路であって、前記ノードを入力とし、待機モードにおける該ノードのレベルに応じたレベルの出力信号を出力する論理回路手段と、該論理回路手段の出力信号によって制御される第２のトランジスタとを備え、かつ、前記第２のトランジスタを前記第１のトランジスタと、電源線との間に直列に接続させたことを特徴とする。
【００３１】
請求項７記載の発明は、請求項６記載の半導体集積回路において、前記第２のトランジスタは前記第１のトランジスタより高いしきい値を有することを特徴とする。
【００３２】
請求項８記載の発明は、請求項６又は７記載の半導体集積回路において、前記ノードに接続され、互いに交差接続された２つのインバータで構成されたラッチ回路をさらに有し、該ラッチ回路はｐチャネルトランジスタ及びｎチャネルトランジスタで構成され、さらに前記ラッチ回路は、前記ｐチャネルトランジスタ及びｎチャネルトランジスタのうち、オフする側のトランジスタのソースと電源線とを電気的に分離するための第３のトランジスタを含むことを特徴とする。
【００３４】
上記発明によれば、動作モードと待機モードを有する半導体集積回路であって、待機モードにおけるレベルが一意的に定まらない為にサブスレッショルドリーク電流対策が出来なかった回路において、待機モードにおけるデータを保持することが可能となり、かつ、待機モード時に生成される論理回路手段の出力信号によって制御される第２のトランジスタを用いてサブスレッショルドリーク電流対策が実施可能となる。サブスレッショルドリーク電流対策が実施できることによって、待機モード時の半導体回路の消費電力削減の効果が得られる。
【００３５】
【発明の実施の形態】
以下、本発明の実施の形態を添付の図面を参照しながら具体的に説明する。
【００３６】
本発明の一実施例に係る、半導体集積回路に適用したセンスバッファ回路５０を図５に示す。
【００３７】
図５に示した実施例において、センスバッファ回路５０には、ｐチャネルトランジスタ１３の前段に、論理回路２０が挿入されている。他の構成は、図２に示した従来例のセンスバッファ回路８０と基本的に同じである。
【００３８】
センスバッファの増幅に関する動作については、従来例のセンスバッファ回路８０と同様である。また、本実施例のセンスバッファ回路５０の場合、ラッチ回路９０Ａが、センスバッファ回路５０から出力されるｒｄｂｚ信号のノードを入力として接続される。図６に、ｒｄｂｚ信号が出力されるノードにこのラッチ回路９０Ａを接続させたセンスバッファ回路５０の動作説明図を示す。
【００３９】
図５に示した論理回路２０において、入力であるｃｋｅｂｘ信号は、待機モード時にハイレベル、動作モード時にローレベルに設定されている。本実施例の論理回路２０は、上記ｃｋｅｂｘ信号を入力とするＮＯＲ回路２２と、このＮＯＲ回路２２に接続させたｎチャネルトランジスタ２４とから構成される。
【００４０】
動作モードにおいて、ｃｋｅｂｘ信号がローレベル（‘Ｌ’）のとき、ＮＯＲ回路２２内のｐチャネルトランジスタはオンとなり、ｎチャネルトランジスタ２４はオフとなる。すなわち、動作モードにおいて、論理回路２０は通常のインバータ回路と同様に動作する。
【００４１】
論理回路２０は、待機モードにおいて生成されるｃｋｅｂｘ信号が，ハイレベル（‘Ｈ’）になると，ＮＯＲ回路２２内のｐチャネルトランジスタがオフとなり、ｎチャネルトランジスタ２４がオンとなる。すなわち、ノードｎ１３をローレベル（‘Ｌ’）に決定する。したがって、待機モードではｐチャネルトランジスタ１３はオンとなり、ｎチャネルトランジスタ１１はオフになる。出力信号であるｒｄｂｚ信号はハイレベル（‘Ｈ’）となり，ラッチ回路９０Ａは、ｒｄｂｚノードのレベルをハイレベルに維持する。すなわち、このノードのレベルが一意的に決定されるため、サブスレッショルドリーク電流対策は、ｎチャネルトランジスタ１１のソース電源を対策電源Ｖｓｓｘ、ラッチ回路９０ＡのｐＭＯＳトランジスタ１８Ａのソース電源を対策電源Ｖｉｉｚ、ｎＭＯＳトランジスタ１７Ａのソース電源を対策電源Ｖｓｓｘとすればよい。
【００４２】
従って、本実施例のセンスバッファ回路５０によれば、動作モードと待機モードを有する半導体集積回路であって、待機モードにおける出力ノードのレベルが一意的に決まらないためにサブスレッショルドリーク電流対策ができなかった回路において、待機モードにおいて生成されるｃｋｅｂｚ信号に基づいてそのノードのレベルを一意的にハイレベルに決定する論理回路２０を用いてサブスレッショルドリーク電流対策が可能となり、待機モード時の半導体集積回路の消費電力を削減することができる。
【００４３】
なお、本実施例で対策電源Ｖｉｉｚ、Ｖｓｓｘを用いる場合、図１の例と同様に、センスバッファ回路５０の各トランジスタのしきい値よりも高いしきい値を有する高しきい値トランジスタ１０１、１０２を、通常電源Ｖｉｉ、Ｖｓｓと対策電源Ｖｉｉｚ、Ｖｓｓｘとの間にそれぞれ接続してサブスレッショルドリーク電流を制限するのに用いることができるが、これらのトランジスタは、高しきい値トランジスタのみに限らない。例えば、しきい値が同じで寸法が小さい（駆動電流が小さい）トランジスタを使用しても同じ効果を得ることは可能である。
【００４４】
図５に示した実施例の変形例として、上記論理回路２０の代わりに、ｎチャネルトランジスタ１１の前段において、待機モードにおいて生成されるｃｋｅｂｘ信号の論理をとる論理回路（図示せず）を挿入すれば、待機モードではｎチャネルトランジスタ１１はオンとなり、ｐチャネルトランジスタ１３はオフになる。出力ノードのｒｄｂｚ信号はローレベル（‘Ｌ’）となり、出力ノードのレベルが一意的に決まるため、サブスレッショルドリーク電流対策は、ｐチャネルトランジスタ１３の電源を対策電源Ｖｉｉｚ、ラッチ回路９０ＡのｎＭＯＳトランジスタ１９Ａのソース電源を対策電源Ｖｓｓｘ、ｐＭＯＳトランジスタ１６Ａのソース電源を対策電源Ｖｉｉｚとすればよい。同様に、この実施例によれば、待機モードにおける出力ノードのレベルが一意的に決まらないためにサブスレッショルドリーク電流対策ができなかった回路において、待機モードにおいて生成されるｃｋｅｂｚ信号に基づいてそのノードのレベルを一意的にローレベルに決定する論理回路を用いてサブスレッショルドリーク電流対策が可能となり、待機モード時の半導体集積回路の消費電力を削減することができる。
【００４５】
次に、本発明の他の実施例を適用したセンスバッファ回路５０Ａを図７に示す。
【００４６】
図７に示した実施例において、図５の論理回路２０に代えて、センスバッファ回路５０Ａには、ｒｄｂｚ信号が出力されるノードに、ｃｋｅｂｘ信号の論理を入力とする論理回路３０が接続されている。他の構成は、図５の構成と基本的に同一である。
【００４７】
また、センスバッファの増幅に関する動作については、従来例のセンスバッファ回路８０と同様である。本実施例のセンスバッファ回路５０Ａの場合も、図５に示したラッチ回路９０Ａが、センスバッファ回路５０Ａから出力されるｒｄｂｚ信号のノードを入力として接続される。図８は、このラッチ回路９０Ａを接続した本実施例のセンスバッファ回路５０Ａの動作説明図である。
【００４８】
前述の実施例と同様に、図７に示した論理回路３０において、入力であるｃｋｅｂｘ信号は、待機モード時にハイレベル、動作モード時にローレベルに設定されている。本実施例の論理回路３０は、上記ｃｋｅｂｘ信号を入力とするインバータ回路３２と、このインバータ回路３２に接続させたｐチャネルトランジスタ３４とから構成される。
【００４９】
図８に示したように、本実施例のセンスバッファ回路５０Ａにおいても、ｓｂｅｚ信号がローレベル（‘Ｌ’）になると、センスバッファ回路５０Ａは非活性化され、出力を行うトランジスタ１１、１３はともにオフ状態となり、このとき、ラッチ回路９０Ａの各トランジスタには、非活性化前のセンスバッファ回路５０Ａのデータ出力の状態が保持されている。このため、ｒｄｂｚ信号を出力するノードは、非活性前のデータに固定される。一方、本実施例のセンスバッファ回路５０Ａの論理回路３０は、待機モードにおいて生成されるｃｋｅｂｘ信号がハイレベル（‘Ｈ’）になると，インバータ回路３２の出力がローレベルとなり、その後段のｐチャネルトランジスタ３４がオンとなる。すなわち、論理回路３０は、待機モードにおいてｒｄｂｚ信号を出力するノードをハイレベル（‘Ｈ’）に決定する。したがって、このノードのレベルが一意的にハイレベルに決定されるため、サブスレッショルドリーク電流対策は、ｎチャネルトランジスタ１１のソース電源を対策電源Ｖｓｓｘとすると共に、ラッチ回路９０ＡのｐＭＯＳトランジスタ１８Ａのソース電源を対策電源Ｖｉｉｚに、ｎＭＯＳトランジスタ１７Ａのソース電源を対策電源Ｖｓｓｘとすればよい。
【００５０】
従って、本実施例のセンスバッファ回路５０Ａによれば、動作モードと待機モードを有する半導体集積回路であって、待機モードにおける出力ノードのレベルが一意的に決まらないためにサブスレッショルドリーク電流対策ができなかった回路において、待機モードにおいて生成されるｃｋｅｂｚ信号に基づいてそのノードのレベルを一意的にハイレベルに決定する論理回路３０を用いてサブスレッショルドリーク電流対策が可能となり、待機モード時の半導体集積回路の消費電力を削減することができる。
【００５１】
図７に示した実施例の変形例として、上記論理回路３０の代わりに、ｒｄｂｚ信号が出力されるノードに、ｃｋｅｂｘ信号の論理を入力とする論理回路（図示せず）を接続し、その論理回路内に設けられたｎチャネルトランジスタを制御して、ｒｄｂｚ信号を待機モードでローレベル（‘Ｌ’）とすることで、出力ノードのレベルを一意的に決め、サブスレッショルドリーク電流対策は、ｐチャネルトランジスタ１３のソース電源を対策電源Ｖｉｉｚとすると共に、ラッチ回路９０ＡのｎＭＯＳトランジスタ１９Ａのソース電源を対策電源Ｖｓｓｘに、ｐＭＯＳトランジスタ１６Ａのソース電源を対策電源Ｖｉｉｚとすればよい。同様に、この実施例によれば、待機モードにおける出力ノードのレベルが一意的に決まらないためにサブスレッショルドリーク電流対策ができなかった回路において、待機モードにおいて生成されるｃｋｅｂｚ信号に基づいてそのノードのレベルを一意的にローレベルに決定する論理回路を用いてサブスレッショルドリーク電流対策が可能となり、待機モード時の半導体集積回路の消費電力を削減することができる。
【００５２】
次に、本発明のさらに別の実施例を適用したセンスバッファ回路５０Ｂを図９に示す。図１０は、ラッチ回路９０Ｂを出力ノードに接続した本実施例のセンスバッファ回路５０Ｂの動作説明図である。
【００５３】
前述の実施例では、待機モードにおいてレベルが一意的に決まらないノードのレベルを待機モード時に強制的に決定させることによって、サブスレッショルドリーク電流対策が実施可能な回路構成にしていた。本実施例では、前述の実施例とは異なり、待機モードにおいてレベルが一意的に決まらないノードのレベルを論理回路に入力し、そのノードがハイレベル（‘Ｈ’）、ローレベル（‘Ｌ’）のいずれの場合であっても、サブスレッショルドリーク電流対策が実施できる回路構成にする。したがって、本実施例によれば、ｒｄｂｚ信号の出力状態を待機モードにおいても保持することができる。
【００５４】
図９に示したセンスバッファ回路５０Ｂでは、ｒｄｂｚ信号を出力するｎチャネルトランジスタ１１、ｐチャネルトランジスタ１３の電源側にそれぞれ、サブスレッショルドリーク電流のほとんど流れない高しきい値のｎチャネルトランジスタ１５、ｐチャネルトランジスタ１４を接続する。ラッチ回路９０Ｂについても、同様に、互いに交差接続された２つのＣＭＯＳインバータと通常電源Ｖｉｉ、Ｖｓｓの間に、高しきい値トランジスタ５４、５５、６４、６５をそれぞれ設ける。また、センスバッファ回路５０Ｂの出力ノードのｒｄｂｚ信号と、動作モードであるか、待機モードであるかを示すｃｋｅｂｘ信号とを入力とする論理回路４０を接続し、これらの入力信号に基づいて、上記ｎチャネルトランジスタ１５、５５、６５及び上記ｐチャネルトランジスタ１４、５４、６４を制御する。
【００５５】
論理回路４０は、ｒｄｂｚ信号とｃｋｅｂｘ信号を入力とするＮＯＲ回路４２と、ｒｄｂｚ信号とｃｋｅｂｘ信号を入力とするＮＡＮＤ回路４４とから構成される。ＮＯＲ回路４２は、上記トランジスタ１４のノードｎ１４を出力とし、ＮＡＮＤ回路４４は、上記トランジスタ１５のノードｎ１５を出力とする。論理回路４２Ａも、図９に示したように、高しきい値トランジスタで構成されたインバータ回路、ＮＯＲ回路、及びＮＡＮＤ回路で構成されている。
【００５６】
図１０に示したように、論理回路４０は、ｃｋｅｂｘ信号がローレベル（‘Ｌ’）のとき、ｒｄｂｚ信号のレベルに関係なく、ＮＯＲ回路４２及びＮＡＮＤ回路４４が、出力ノードｎ１４及びｎ１５をそれぞれ、ローレベル（‘Ｌ’）及びハイレベル（‘Ｈ’）にする。すなわち、本実施例のセンスバッファ回路５０Ｂは、動作モードではｃｋｅｂｘ信号がローレベル（‘Ｌ’）であるので、論理回路４０の出力ノードｎ１４、ｎ１５がそれぞれ、ローレベル（‘Ｌ’）、ハイレベル（‘Ｈ’）となり、また、論理回路４２Ａの出力ノードｎ２４、ｎ２５もそれぞれ、ローレベル（‘Ｌ’）、ハイレベル（‘Ｈ’）となり、通常の動作を行う。
【００５７】
一方、待機モードにおいては、ｃｋｅｂｘ信号がハイレベル（‘Ｈ’）であるので、ｒｄｂｚ信号がハイレベル（‘Ｈ’）の場合は論理回路４０の出力ノードｎ１４、ｎ１５はそれぞれ、ローレベル（‘Ｌ’）、ローレベル（‘Ｌ’）となり、ｒｄｂｚ信号がローレベル（‘Ｌ’）の場合は論理回路４０の出力ノードｎ１４、ｎ１５はそれぞれ、ハイレベル（‘Ｈ’）、ハイレベル（‘Ｈ’）となる。
【００５８】
前者の場合（ｒｄｂｚ＝‘Ｈ’）、トランジスタ１４がオンとなり、トランジスタ１５がオフとなるので、高しきい値トランジスタ１５がｎチャネルトランジスタ１１のサブスレッショルドリーク電流対策となる。すなわち、ｎチャネルトランジスタ１１の電源を対策電源Ｖｓｓｘに接続した場合と同様の効果が得られる。また、後者の場合（ｒｄｂｚ＝‘Ｌ’）、トランジスタ１４がオフとなり、トランジスタ１５がオンとなるので、高しきい値トランジスタ１４がｐチャネルトランジスタ１３のサブスレッショルドリーク電流対策となる。すなわち、ｐチャネルトランジスタ１３の電源を対策電源Ｖｉｉｚに接続した場合と同様の効果が得られる。ラッチ回路９０Ｂについても同様に、サブスレッショルドリーク電流対策を施すことができる。
【００５９】
従って、待機モードにおいてｒｄｂｚ信号がローレベル、ハイレベルのいずれの場合であっても、オフ側は高しきい値トランジスタでオフされることになりサブスレッショルドリーク電流は低減される。図９の実施例のセンスバッファ回路５０Ｂは、ｒｄｂｚ信号の出力状態を待機モードで保持したい場合において有効となる。
【００６０】
図１１は、図９に示したセンスバッファ回路の変形例を示す。
【００６１】
図９において高しきい値のトランジスタ１４、１５を設ける代わりに、図１１の変形例では、トランジスタ１３、１５のソースをそれぞれ、対策電源Ｖｉｉｚ、Ｖｓｓｘに接続している。待機モード時において、ｒｄｂｚ信号がハイレベル（‘Ｈ’）の場合は、トランジスタ１１のソース・ドレイン間に高電界がかかるが、トランジスタ１１のソースは対策電源Ｖｓｓｘに接続されているため、サブスレッショルド電流は流れない。逆に、待機モード時に、ｒｄｂｚ信号がローレベル（‘Ｌ’）の場合は、トランジスタ１３のソース・ドレイン間に高電界がかかるが、トランジスタ１３のソースは対策電源Ｖｉｉｚに接続されているため、サブスレッショルド電流は流れない。
【００６２】
通常の動作時には、Ｖｉｉ＝Ｖｉｉｚ、Ｖｓｓ＝Ｖｓｓｘとなるので、トランジスタ１１、１３からなるゲートは、正常にハイレベル又はローレベルの信号を出力できる。一方、ラッチ回路については、図９に示したラッチ回路９０Ｂと同様のサブスレッショルド電流対策を行う必要がある。
【発明の効果】
上述したように、本発明によれば、動作モードと待機モードを有する半導体回路であって、待機モードにおけるレベルが一意的に定まらない為にサブスレッショルドリーク電流対策が出来なかった回路において、待機モード時に生成される信号を用いてサブスレッショルドリーク電流対策が実施可能となる。サブスレッショルドリーク電流対策が実施できることによって、待機モード時の半導体回路の消費電力削減の効果が得られる。
【図面の簡単な説明】
【図１】サブスレッショルドリーク電流対策を行った回路の一例を示す図である。
【図２】従来のサブスレッショルドリーク電流対策を適用したセンスバッファ回路を示す図である。
【図３】センスバッファ回路に接続されるラッチ回路を示す図である。
【図４】図２に示したセンスバッファ回路の動作を説明する図である。
【図５】本発明の一実施例に係るセンスバッファ回路を示す図である。
【図６】図５に示したセンスバッファ回路の動作を説明する図である。
【図７】本発明の他の実施例に係るセンスバッファ回路を示す図である。
【図８】図７に示したセンスバッファ回路の動作を説明する図である。
【図９】本発明のさらに別の実施例に係るセンスバッファ回路を示す図である。
【図１０】図９に示したセンスバッファ回路の動作を説明する図である。
【図１１】図９に示したセンスバッファ回路の変形例を示す図である。
【符号の説明】
１００ 論理回路
１０１、１０２ 高しきい値トランジスタ
８０ 従来のセンスバッファ回路
１１ ｎチャネルトランジスタ
１３ ｐチャネルトランジスタ
９０ ラッチ回路
２０、３０、４０ 論理回路
５０、５０Ａ、５０Ｂ センスバッファ回路
１４ 高しきい値ｐチャネルトランジスタ
１５ 高しきい値ｎチャネルトランジスタ
Claims (8)
- 動作モードと待機モードを有し、転送信号を保持するラッチ回路が接続されたノードを有する半導体集積回路であって、待機モードを示す信号に基づいて前記ノードのレベルを一意的に決定させるレベル決定手段を備えると共に、前記ラッチ回路が待機モード時にフローティング状態となる電源線に接続されたトランジスタを備え、待機モード時に前記トランジスタがオフに設定されることを特徴とする半導体集積回路。
- ｐチャネルトランジスタ及びｎチャネルトランジスタからなり、前記ノードを駆動するＣＭＯＳドライバをさらに有し、前記レベル決定手段は、待機モードにおいて、前記ｐチャネルトランジスタ及びｎチャネルトランジスタの一方がオン、他方がオフとなるように制御し、さらに、オフする方のトランジスタのソースを、待機モード時にフローティング状態となる電源線に接続することを特徴とする請求項１記載の半導体集積回路。
- 前記レベル決定手段は、前記ノードに接続され、前記待機モードを示す信号に基づいてオンするクランプ用トランジスタを含むことを特徴とする請求項１記載の半導体集積回路。
- ｐチャネルトランジスタ及びｎチャネルトランジスタからなり、前記ノードを駆動するＣＭＯＳドライバをさらに有し、該ＣＭＯＳドライバの２つの電源ノードの一方が、待機モード時にフローティング状態となる電源線に接続していることを特徴とする請求項３記載の半導体集積回路。
- 前記ラッチ回路は、互いに交差接続された２つのＣＭＯＳインバータで構成され，各インバータは２つの電源ノードの一方が、待機モード時にフローティング状態となる電源線に接続されていることを特徴とする請求項１乃至４いずれか記載の半導体集積回路。
- 動作モードと待機モードを有し、かつ、待機モードにおけるレベルが一意的に定まらないノードを出力にもつ第１のトランジスタを有する半導体集積回路であって、前記ノードを入力とし、待機モードにおける該ノードのレベルに応じたレベルの出力信号を出力する論理回路手段と、該論理回路手段の出力信号によって制御される第２のトランジスタとを備え、かつ、前記第２のトランジスタを前記第１のトランジスタと、電源線との間に直列に接続させたことを特徴とする半導体集積回路。
- 前記第２のトランジスタは前記第１のトランジスタより高いしきい値を有することを特徴とする請求項６記載の半導体集積回路。
- 前記ノードに接続され、互いに交差接続された２つのインバータで構成されたラッチ回路をさらに有し、該ラッチ回路はｐチャネルトランジスタ及びｎチャネルトランジスタで構成され、さらに前記ラッチ回路は、前記ｐチャネルトランジスタ及びｎチャネルトランジスタのうち、オフする側のトランジスタのソースと電源線とを電気的に分離するための第３のトランジスタを含むことを特徴とする請求項６又は７に記載の半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001215335A JP3737397B2 (ja) | 2001-07-16 | 2001-07-16 | 半導体集積回路 |
| US10/006,649 US6614266B2 (en) | 2001-07-16 | 2001-12-10 | Semiconductor integrated circuit |
| TW090131147A TW541540B (en) | 2001-07-16 | 2001-12-14 | Semiconductor integrated circuit |
| KR1020010081023A KR100732432B1 (ko) | 2001-07-16 | 2001-12-19 | 반도체 집적 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001215335A JP3737397B2 (ja) | 2001-07-16 | 2001-07-16 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003032097A JP2003032097A (ja) | 2003-01-31 |
| JP3737397B2 true JP3737397B2 (ja) | 2006-01-18 |
Family
ID=19049995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001215335A Expired - Fee Related JP3737397B2 (ja) | 2001-07-16 | 2001-07-16 | 半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6614266B2 (ja) |
| JP (1) | JP3737397B2 (ja) |
| KR (1) | KR100732432B1 (ja) |
| TW (1) | TW541540B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4433400B2 (ja) * | 2004-12-09 | 2010-03-17 | レノボ シンガポール プライヴェート リミテッド | 無線ネットワーク通信用カード、該カードを組み込んだ装置、無線ネットワーク通信をサポートする装置、及び無線ネットワーク通信のために無線アクセスポイントを検出する方法 |
| US7956641B1 (en) * | 2005-04-28 | 2011-06-07 | Cypress Semiconductor Corporation | Low voltage interface circuit |
| JP5579959B2 (ja) * | 2006-04-18 | 2014-08-27 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
| KR20110139780A (ko) | 2010-06-24 | 2011-12-30 | 삼성전자주식회사 | 반도체 집적회로 장치 및 이를 포함하는 시스템온칩 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57172761A (en) | 1981-04-17 | 1982-10-23 | Hitachi Ltd | Semiconductor integrated circuit |
| JPH0810551B2 (ja) | 1986-12-03 | 1996-01-31 | 株式会社日立製作所 | 半導体装置 |
| JP3112047B2 (ja) | 1991-11-08 | 2000-11-27 | 株式会社日立製作所 | 半導体集積回路 |
| KR0164814B1 (ko) * | 1995-01-23 | 1999-02-01 | 김광호 | 반도체 메모리장치의 전압 구동회로 |
| KR100203140B1 (ko) * | 1996-06-29 | 1999-06-15 | 김영환 | 입력 누설 전류가 없는 자동 모드 선택 장치 |
| JP3036479B2 (ja) * | 1997-08-08 | 2000-04-24 | 日本電気株式会社 | ダイナミック論理回路 |
| WO1999034226A1 (fr) * | 1997-12-25 | 1999-07-08 | Advantest Corporation | Circuit de correction des courants de fuite |
| JP3080062B2 (ja) * | 1998-04-06 | 2000-08-21 | 日本電気株式会社 | 半導体集積回路 |
| US6094071A (en) * | 1999-03-15 | 2000-07-25 | International Business Machines Corporation | Initialization of floating body dynamic circuitry |
| KR100621626B1 (ko) * | 2003-08-04 | 2006-09-19 | 삼성전자주식회사 | 누설전류를 이용한 반도체 검사장치 및 누설전류 보상시스템 |
-
2001
- 2001-07-16 JP JP2001215335A patent/JP3737397B2/ja not_active Expired - Fee Related
- 2001-12-10 US US10/006,649 patent/US6614266B2/en not_active Expired - Lifetime
- 2001-12-14 TW TW090131147A patent/TW541540B/zh not_active IP Right Cessation
- 2001-12-19 KR KR1020010081023A patent/KR100732432B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030006902A (ko) | 2003-01-23 |
| KR100732432B1 (ko) | 2007-06-27 |
| US6614266B2 (en) | 2003-09-02 |
| US20030011405A1 (en) | 2003-01-16 |
| TW541540B (en) | 2003-07-11 |
| JP2003032097A (ja) | 2003-01-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3031313B2 (ja) | 半導体回路 | |
| JP2003528489A (ja) | ゲート酸化物保護機能付き高速高電圧レベルシフタ | |
| JP2004297462A (ja) | 差動増幅器 | |
| US20050168241A1 (en) | Level shifter | |
| KR100190763B1 (ko) | 차동 증폭기 | |
| EP0639000B1 (en) | Flip-flop type amplifier circuit | |
| US6566932B2 (en) | On-chip system with voltage level converting device for preventing leakage current due to voltage level difference | |
| US6621306B2 (en) | Random logic circuit | |
| JP2008211853A (ja) | 集積回路用の高速かつ低電力の入力バッファ | |
| JPH0786916A (ja) | 半導体集積回路 | |
| KR100363381B1 (ko) | 반도체 칩, 반도체 인터페이스 회로, 반도체 칩의 회로보호 방법 및 그 보호 회로 | |
| US7656210B2 (en) | Semiconductor integrated circuit | |
| JPH0865135A (ja) | 出力バッファ回路 | |
| JP2005086805A (ja) | パワーゲーティング技術、回路および集積回路装置 | |
| US6972601B2 (en) | Sense amplifier having synchronous reset or asynchronous reset capability | |
| JP3737397B2 (ja) | 半導体集積回路 | |
| JPH05347550A (ja) | 半導体集積回路 | |
| JP2002305434A (ja) | 半導体集積回路 | |
| US20070236253A1 (en) | Semiconductor integrated circuit | |
| US5808934A (en) | Integrated logic circuit and EEPROM | |
| JP3567160B2 (ja) | 半導体集積回路 | |
| JP3255159B2 (ja) | 半導体集積回路 | |
| KR20010058871A (ko) | 낮은 서브-스레숄드 누설전류를 갖는 로직게이트 회로 | |
| JP2007149207A (ja) | 半導体集積回路装置 | |
| JP3639050B2 (ja) | 入力回路及び半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050704 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050802 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050928 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051025 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051026 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3737397 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081104 Year of fee payment: 3 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081104 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081104 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091104 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101104 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101104 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111104 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111104 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111104 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111104 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121104 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121104 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131104 Year of fee payment: 8 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |