KR20030006902A - 반도체 집적 회로 - Google Patents

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KR20030006902A
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Abstract

본 발명은 대기 모드시에 레벨이 오직 하나로 결정되지 않는 노드를 갖는 반도체 집적 회로에 있어서, 서브 임계 누설 전류 대책을 실시할 수 있는 회로을 구성하는 것을 특징으로 한다. 동작 모드와 대기 모드를 갖고 또한, 전송 신호를 유지하는 래치 회로가 접속된 노드를 갖는 반도체 집적 회로에, 대기 모드를 나타내는 신호에 기초하여 그 노드의 레벨을 오직 하나로 결정하는 레벨 결정 수단을 설치한다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 대기 모드시 레벨이 오직 하나로 정해지지 않는 노드를 갖고, 그 노드에 대하여 서브 임계 누설 전류 대책을 실시하여 대기 모드시 소비 전력을 저감시킬 수 있는 반도체 집적 회로에 관한 것이다.
종래, 대기 모드시에 소비 전력이 매우 적은 반도체 집적 회로로서, CMOS 회로가 알려져 있다. 입력이 하이 레벨일 때, p채널 MOS 트랜지스터가 오프이고, n채널 MOS 트랜지스터가 온이며, 출력의 용량성 부하의 방전이 완료되면 n채널 MOS 트랜지스터가 오프로 되어, 통상 이 상태에서의 소비 전력은 무시할 수 있다. 입력이 로우 레벨일 때는 p채널 MOS 트랜지스터가 온이고, n채널 MOS 트랜지스터가 오프로 되며, 출력의 용량성 부하의 방전이 완료되면 p채널 MOS 트랜지스터가 오프로 되어, 통상 이 상태에서도 소비 전력은 마찬가지로 무시할 수 있다.
그러나, 최근의 반도체 집적 회로에 이용되는 미세 가공 기술의 진전에 따라, 반도체 회로의 집적도는 종래보다 더욱 향상되고 있다. 채널 길이가 1 ㎛인 MOS 트랜지스터와 비교할 때, 채널 길이가 0.1 ㎛ 전후인 MOS 트랜지스터의 경우, 임계치 전압이 낮아지는 동시에, 게이트·소스간 전압이 임계치 이하로 되더라도 드레인 전류는 0이 되지 않는다. 이 게이트·소스간 전압이 임계치 전압 이하인 영역에서의 누설 전류를 서브 임계 누설 전류라 부르며, 게이트·소스간 전압에 대하여 지수 함수적으로 비례한다.
미세화에 동반되어 생기는 이 서브 임계 누설 전류의 증대는 고집적 회로의 저소비 전력화라는 요구에 반한다는 문제가 있다. 특히, 미세화된 MOS 트랜지스터를 사용한 반도체 집적 회로에서 대기 모드시의 소비 전력은 이 서브 임계 누설 전류에 의해 결정되고, 저소비 전력을 달성하기 위해 이 서브 임계 누설 전류를 억제하는 것이 필요하다.
한편, 칩 내의 내부 회로에 미세화된 MOS 트랜지스터를 사용하고, 또 미세화에 동반되는 MOS 트랜지스터의 항복(降伏) 전압 저하에 대처하기 위해서 외부 전원 전압보다 낮은 내부 전원 전압을 칩 내의 전압 강하 회로에서 발생하여, 이 내부 전원 전압을 내부 회로에 공급하도록 한 반도체 집적 회로가 제안되어 있다.
도 1에, 서브 임계 누설 전류 대책을 실시한 회로의 일례를 도시한다.
도 1에 도시한 회로에 있어서, 서브 임계 누설 전류 대책용의 전원(Viiz, Vssx)은 각각 스위칭 소자(101, 102)에 의해 통상의 전원(Vii, Vss)에 접속된다.본 명세서에서는 설명의 편의상, 통상의 전원(Vii, Vss)을 통상 전원, 서브 임계 누설 전류 대책용의 전원(Viiz, Vssx)을 대책 전원이라고 부른다. 대기 모드 신호(stbx)가 논리 회로(100)에 입력되고 있다. 논리 회로(100)는 스위칭 소자(101, 102)가 함께 대기 모드에서 오프되고 동작 모드에서 온이 되도록 대기 모드 신호(stbx)의 논리를 취한 신호(n101, n102)를 스위칭 소자(101, 102)에 출력하고 있다.
도 1에 도시한 회로에서는 스위칭 소자(101, 102)에 고임계치 트랜지스터를 이용하고 있다. 이 때문에, 대기 상태에서 스위칭 소자의 서브 임계 누설 전류는 대부분 무시할 수 있다.
도 1에서, 참조 부호 107은 서브 임계 누설 전류 대책을 실시하고자 하는 회로를 나타낸다. 이 회로(107)는 단순한 인버터의 조합으로 구성되고, 트랜지스터 103, 104 및 트랜지스터 105, 106가 2단으로 접속되어 있다. 대기 모드시에 레벨이 오직 하나로 결정되는 신호(n103)가 이 회로(107)의 트랜지스터(103, 104)의 입력측에 입력된다.
여기서, 대기 모드시에 입력 신호(n103)가 로우 레벨로 설정된다고 가정하면, 트랜지스터 103은 온이 되고, 트랜지스터 104는 오프 상태가 된다. 이 경우, 트랜지스터(104)의 전원에 대하여 대책을 실시하면 되기 때문에, 트랜지스터(103)의 소스측을 통상 전원(Vii)에, 트랜지스터(104)의 드레인측을 대책 전원(Vssx)에 접속하면, 서브 임계 누설 전류 대책이 가능하다. 즉, 트랜지스터(104)를 대책 전원(Vssx)에 접속[즉, 대기 모드시에 오프로 되는 고임계치 트랜지스터(102)를 통해통상 전원(Vss)에 접속]함으로써 대기 모드시에 트랜지스터(104)의 소스·드레인 경로를 지나 통상 전원(Vss)의 전위로 흐르는 경향이 있는 서브 임계 누설 전류를 막을 수 있다.
또, 대기 모드시에 다음 단의 인버터의 입력이 하이 레벨이 되므로, 트랜지스터 105는 오프가 되고, 트랜지스터 106은 온이 되므로, 트랜지스터(105)의 전원에 대하여 대책을 실행하면 된다. 트랜지스터(105)의 소스측을 대책 전원(Viiz)에, 트랜지스터(106)의 드레인측을 통상 전원(Vss)에 접속하면, 서브 임계 누설 전류 대책을 실행할 수 있다.
또한, 도 1에서는 인버터를 2단 직렬 접속하는 예를 도시했지만, 다단 접속하더라도 좋다. 그 경우, 각 인버터에 있어서, 대기시에 오프되는 쪽의 트랜지스터의 소스를 대응하는 전원선에 접속한다. 결과적으로, 다단 접속의 인버터는 대책 전원(Vssx, Viiz)에 교대로 접속된다.
도 2에는, 반도체 메모리(예컨대, DRAM)의 센스 버퍼 회로에 종래의 서브 임계 누설 전류 대책을 적용한 예를 나타낸다. 도면에서 rgdbx 신호, rgdbz 신호는 센스 앰프에 의해 판독된 메모리 셀의 정보에 대응하는 데이터 버스의 상보 신호(complementary signal)이다. 센스 버퍼 회로의 차동 회로부의 구성 자체는 종래와 동일하다.
도 2에 도시한 센스 버퍼 회로(80)의 회로 요소는 통상 전원(Vii, Vss)과, 서브 임계 누설 전류 대책용의 대책 전원(Viiz, Vssx)에 접속되어, 도 1에서 설명한 종래의 서브 임계 누설 전류 대책이 실시되고 있다.
센스 버퍼 회로 활성화 신호(sbez)가 하이 레벨이 됨으로써, 센스 버퍼 회로(80)가 활성화되어, 센스 버퍼 회로(80)는 센스 앰프에 의해 판독된 메모리 셀의 정보에 대응하는 데이터 버스의 소진폭 상보 신호(rgdbx 신호, rgdbz 신호)를 증폭하여 증폭된 상보 데이터 신호를 노드 n10와 노드 n12에 출력하고, 노드 n11과 노드 n13에서는 그 데이터에 따라 rdbz 신호를 출력한다.
한편, 센스 버퍼 회로 활성화 신호(sbez)가 로우 레벨이 되면[즉, 대기 모드시], 센스 버퍼 회로(80)는 비활성화되고, 한편 pMOS 트랜지스터(81, 82)가 온 상태가 되기 때문에, 노드(n12, n10)는 함께 하이 레벨이 되고, 노드(n11, n13)의 레벨은 각각 통상 전원(Vss, Vii)과 동일한 전위가 되어, 출력을 하는 트랜지스터(11, 13)는 함께 오프 상태가 된다. 이 때, pMOS 트랜지스터(83, 87) 및 nMOS 트랜지스터(86)가 오프로 되지만, 인버터(91, 92, 93)는 각각 대책 전원(Viiz, Viiz, Vssx)에 접속되어 있기 때문에, 서브 임계 전류를 방지할 수 있다.
그런데, 센스 버퍼 회로(80)가 rdbz 신호를 출력하는 노드에는, 관통 전류가 흐르는 것을 방지하고, 또 출력 기간을 보증할 목적으로 도 3에 도시한 바와 같은 래치 회로(90)가 접속되어 있다.
설명을 간략화하기 위해서, 도 3에 도시한 래치 회로(90)는 도 2의 센스 버퍼 회로(80)가 출력하는 rdbz 신호를 입력하는 1단의 래치 회로로 구성되는 것으로 한다. 이 래치 회로(90)는 트랜지스터(16, 17)로 이루어지는 인버터와,트랜지스터(18, 19)로 이루어지는 인버터가 서로 교차 접속하여 이루어진다. 이 래치 회로(90)에는 비활성화전의 센스 버퍼 회로(80)의 출력 상태가 유지된다.
도 4에, 이 래치 회로(90)를 출력 노드(rdbz 신호)에 접속한 센스 버퍼 회로(80)의 동작 설명도를 도시한다.
도 4에 도시한 바와 같이, 센스 버퍼 회로 활성화 신호(sbez)가 하이 레벨('H')일 때 센스 버퍼 회로(80)는 활성화되어, 데이터 버스의 상보 신호(rgdbx 신호, rgdbz 신호)의 데이터에 따라서 그 출력 rdbz 신호는 하이 레벨('H') 및 로우 레벨('L') 중 어느 하나로 설정된다. rdbz 신호가 하이 레벨('H')일 때, 센스 버퍼 회로(80)의 출력 노드의 트랜지스터(13, 11)는 각각 온, 오프가 되고, 래치 회로(90)의 트랜지스터(16, 17)는 각각 온, 오프가 되고, 트랜지스터(18, 19)는 각각 오프, 온이 된다. 한편, rdbz 신호가 로우 레벨('L')일 때, 센스 버퍼 회로(80)의 출력 노드의 트랜지스터(13, 11)는 각각 오프, 온이 되고, 래치 회로(90)의 트랜지스터(16, 17)는 각각 오프, 온이 되고, 트랜지스터(18, 19)는 각각 온, 오프가 된다. 이와 같이, 센스 버퍼 회로(80)가 활성화된 상태일 때에는 래치 회로(90)에는 그 시점에서의 센스 버퍼 회로(80)의 데이터 출력의 상태가 유지된다.
한편, 센스 버퍼 회로 활성화 신호(sbez)가 로우 레벨('L')이 되면(대기 모드시), 센스 버퍼 회로(80)는 비활성화되어, 노드(n11, n13)의 레벨은 각각 통상 전원(Vss, Vii)과 동일한 전위가 되고, 출력을 하는 트랜지스터(11, 13)는 함께 오프 상태가 된다. 이 때, 래치 회로(90)의 각 트랜지스터에는 비활성화전의 센스 버퍼 회로(80)의 데이터 출력의 상태가 유지되고 있다. 그 때문에, 대기 모드라도 출력 노드의 레벨이 오직 하나로 결정되지 않는 구성이 되어, 상술한 서브 임계 누설 전류 대책을 적용할 수 없었다.
즉, rdbz 신호가 하이 레벨이면, n채널 트랜지스터(11)로부터 래치 회로(10)를 통해 서브 임계 누설 전류가 흐르고 또한, rdbz 신호가 로우 레벨이면, p채널 트랜지스터(13)로부터 래치 회로(10)를 통해 서브 임계 누설 전류가 흐른다.
또한, rdbz 신호가 하이 레벨이면, 래치 회로(90)의 pMOS 트랜지스터(18) 및 nMOS 트랜지스터(17)에 서브 임계 누설 전류가 흐르고, 또한 rdbz 신호가 로우 레벨이면, nMOS 트랜지스터(19) 및 pMOS 트랜지스터(16)에 서브 임계 누설 전류가 흐른다. 상술한 서브 임계 누설 전류 대책을 적용하기 위해서는 대상이 되는 노드(rdbz)의 레벨이 대기 모드시에 오직 하나로 결정될 필요가 있지만, 종래예의 경우, 전술한 서브 임계 누설 전류 대책을 적용할 수 없기 때문에, 대기 모드시의 소비 전력을 충분히 저감시킬 수 없다고 하는 문제가 있었다.
본 발명은 상기한 점에 감안하여 이루어진 것으로, 대기 모드시의 레벨이 오직 하나로 정해지지 않는 노드를 갖는 반도체 집적 회로에서 서브 임계 누설 전류 대책을 실시할 수 있게 회로를 구성하는 것을 목적으로 한다.
상기 과제를 해결하기 위해서, 청구항 1에 기재한 발명은 동작 모드와 대기 모드를 갖고, 또 전송 신호를 유지하는 래치 회로가 접속된 노드를 갖는 반도체 집적 회로에 있어서, 대기 모드를 나타내는 신호에 기초하여 상기 노드의 레벨을 오직 하나로 결정하는 레벨 결정 수단을 구비하는 것을 특징으로 한다.
청구항 2에 기재한 발명은 청구항 1에 기재한 반도체 집적 회로에 있어서, p채널 트랜지스터 및 n채널 트랜지스터로 이루어져, 상기 노드를 구동하는 CMOS 드라이버를 더 구비하고, 상기 레벨 결정 수단은 대기 모드시, 상기 p채널 트랜지스터 및 n채널 트랜지스터의 한쪽을 온, 다른 쪽을 오프가 되도록 제어하고, 또한 오프되는 쪽의 트랜지스터의 소스를 대기 모드시 플로팅 상태가 되는 전원선에 접속시키는 것을 특징으로 한다.
청구항 3에 기재한 발명은 청구항 1에 기재한 반도체 집적 회로에 있어서, 상기 레벨 결정 수단은 상기 노드에 접속되고, 상기 대기 모드를 나타내는 신호에 기초하여 온이 되는 클램프용 트랜지스터를 포함하는 것을 특징으로 한다.
청구항 4에 기재한 발명은 청구항 3에 기재한 반도체 집적 회로에 있어서, p채널 트랜지스터 및 n채널 트랜지스터로 이루어져, 상기 노드를 구동하는 CMOS 드라이버를 더 구비하고, 상기 CMOS 드라이버의 2개의 전원 노드의 한쪽을 대기 모드시 플로팅 상태가 되는 전원선과 접속시키는 것을 특징으로 한다.
청구항 5에 기재한 발명은 청구항 1 내지 4의 어느 한 항에 기재한 반도체 집적 회로에 있어서, 상기 래치 회로는 서로 교차 접속된 2개의 CMOS 인버터로 구성되고 각 인버터는 2개의 전원 노드의 한쪽을 대기 모드시 플로팅 상태가 되는 전원선과 접속시키는 것을 특징으로 한다.
상기 발명에 따르면, 동작 모드와 대기 모드를 갖는 반도체 집적 회로로서, 대기 모드시 레벨이 오직 하나로 정해지지 않아서 서브 임계 누설 전류 대책을 실행할 수 없었던 회로에 대기 모드시 생성되는 신호를 이용하여 서브 임계 누설 전류 대책을 실시할 수 있게 된다. 서브 임계 누설 전류 대책을 실시할 수 있으므로,대기 모드시 반도체 회로의 소비 전력 삭감의 효과를 얻을 수 있다.
또, 상기 과제를 해결하기 위해서, 청구항 6에 기재한 발명은 동작 모드와 대기 모드를 갖고 또 대기 모드시 레벨이 오직 하나로 정해지지 않는 노드를 출력으로 하는 제1 트랜지스터를 구비한 반도체 집적 회로에 있어서, 상기 노드를 입력으로 하여, 대기 모드시 상기 노드의 레벨에 따른 레벨의 출력 신호를 출력하는 논리 회로 수단과, 상기 논리 회로 수단의 출력 신호에 의해서 제어되는 제2 트랜지스터를 구비하고, 또한 상기 제2 트랜지스터를 상기 제1 트랜지스터에 대하여 직렬로 접속시킨 것을 특징으로 한다.
청구항 7에 기재한 발명은 청구항 6에 기재한 반도체 집적 회로에 있어서, 상기 제2 트랜지스터는 상기 제1 트랜지스터보다 임계치가 높은 것을 특징으로 한다.
청구항 8에 기재한 발명은 동작 모드와 대기 모드를 갖고 대기 모드시 레벨이 오직 하나로 정해지지 않는 노드를 구비한 반도체 집적 회로에 있어서, p채널 트랜지스터 및 n채널 트랜지스터로 이루어져 동작 모드시 상기 노드를 구동하고, 대기 모드시 상기 p채널 트랜지스터 및 n채널 트랜지스터가 오프가 되는 CMOS 드라이버를 구비하고, 상기 CMOS 드라이버의 2개의 전원 단자는 함께 대기 모드시에 플로팅 상태가 되는 전원선에 접속되어 있는 것을 특징으로 하는 것을 특징으로 한다.
청구항 9에 기재한 발명은 청구항 6 내지 8의 어느 한 항에 기재한 반도체 집적 회로에 있어서, 상기 노드에 접속되어 서로 교차 접속된 2개의 인버터로 구성된 래치 회로를 더 구비하고, 상기 래치 회로는 p채널 트랜지스터 및 n채널 트랜지스터로 구성되고, 또한 상기 래치 회로는 상기 p채널 트랜지스터 및 n채널 트랜지스터 중 오프되는 쪽의 트랜지스터의 소스와 전원선을 전기적으로 분리하기 위한 제3 트랜지스터를 포함하는 것을 특징으로 한다.
상기 발명에 따르면, 동작 모드와 대기 모드를 갖는 반도체 집적 회로로서, 대기 모드시 레벨이 오직 하나로 정해지지 않아서 서브 임계 누설 전류 대책을 할 수 없었던 회로에서, 대기 모드시 데이터를 유지시킬 수 있고, 또한 대기 모드시에 생성되는 논리 회로 수단의 출력 신호에 의해서 제어되는 제2 트랜지스터를 이용하여 서브 임계 누설 전류 대책을 실시할 수 있게 된다. 서브 임계 누설 전류 대책을 실시할 수 있으므로, 대기 모드시 반도체 회로의 소비 전력 삭감의 효과를 얻을 수 있다.
도 1은 서브 임계 누설 전류 대책을 실시한 회로의 일례를 도시한 도면이다.
도 2는 종래의 서브 임계 누설 전류 대책을 적용한 센스 버퍼 회로를 도시한 도면이다.
도 3은 센스 버퍼 회로에 접속되는 래치 회로를 도시한 도면이다.
도 4는 도 2에 도시한 센스 버퍼 회로의 동작을 설명하는 도면이다.
도 5는 본 발명의 일실시예에 따른 센스 버퍼 회로를 도시한 도면이다.
도 6은 도 5에 도시한 센스 버퍼 회로의 동작을 설명하는 도면이다.
도 7은 본 발명의 다른 실시예에 따른 센스 버퍼 회로를 도시한 도면이다.
도 8은 도 7에 도시한 센스 버퍼 회로의 동작을 설명하는 도면이다.
도 9는 본 발명의 또 다른 실시예에 따른 센스 버퍼 회로를 도시한 도면이다.
도 10은 도 9에 도시한 센스 버퍼 회로의 동작을 설명하는 도면이다.
도 11은 도 9에 도시한 센스 버퍼 회로의 변형예를 도시하는 도면이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 논리 회로
101, 102 : 고임계치 트랜지스터
80 : 종래의 센스 버퍼 회로
11 : n채널 트랜지스터
13 : p채널 트랜지스터
90 : 래치 회로
20, 30, 40 : 논리 회로
50, 50A, 50B : 센스 버퍼 회로
14 : 고임계치 p채널 트랜지스터
15 : 고임계치 n채널 트랜지스터
이하, 본 발명의 실시예를 첨부한 도면을 참조하면서 구체적으로 설명하겠다.
본 발명의 일실시예에 따른, 반도체 집적 회로에 적용된 센스 버퍼 회로(50)를 도 5에 도시한다.
도 5에 도시한 실시예에 있어서, 센스 버퍼 회로(50)에는 p채널 트랜지스터(13)의 전단에 논리 회로(20)가 삽입되어 있다. 그외 구성은 도 2에 도시한 종래예의 센스 버퍼 회로(80)와 기본적으로 동일하다.
센스 버퍼의 증폭에 관한 동작은 종래예의 센스 버퍼 회로(80)와 동일하다.또한, 본 실시예의 센스 버퍼 회로(50)의 경우, 래치 회로(90A)는 센스 버퍼 회로(50)로부터 출력되는 rdbz 신호의 노드를 입력부로 하여 접속된다. 도 6에, rdbz 신호가 출력되는 노드에 이 래치 회로(90A)를 접속시킨 센스 버퍼 회로(50)의 동작 설명도를 도시한다.
도 5에 도시한 논리 회로(20)에 있어서, 입력인 ckebx 신호는 대기 모드시 하이 레벨, 동작 모드시 로우 레벨로 설정되어 있다. 본 실시예의 논리 회로(20)는 상기 ckebx 신호를 입력으로 하는 NOR 회로(22)와, 이 NOR 회로(22)에 접속된 n채널 트랜지스터(24)로 구성된다.
동작 모드에 있어서, ckebx 신호가 로우 레벨('L')일 때, NOR 회로(22) 내의 p채널 트랜지스터는 온이 되고 n채널 트랜지스터(24)는 오프가 된다. 즉, 동작 모드시 논리 회로(20)는 통상의 인버터 회로와 같이 동작한다.
논리 회로(20)는 대기 모드시 생성되는 ckebx 신호가 하이 레벨('H')이 되면, NOR 회로(22) 내의 p채널 트랜지스터는 오프 상태가 되고, n채널 트랜지스터(24)는 온 상태가 된다. 즉, 노드(n13)는 로우 레벨('L')로 결정된다. 따라서, 대기 모드에서 p채널 트랜지스터(13)는 온이 되고, n채널 트랜지스터(11)는 오프가 된다. 출력 신호인 rdbz 신호는 하이 레벨('H')이 되고, 래치 회로(90A)는 rdbz 노드의 레벨을 하이 레벨로 유지한다. 따라서, 이 노드의 레벨이 오직 하나로 결정되기 때문에, 서브 임계 누설 전류 대책은 n채널 트랜지스터(11)의 소스 전원을 대책 전원(Vssx), 래치 회로(90A)의 pMOS 트랜지스터(18A)의 소스 전원을 대책 전원(Viiz), nMOS 트랜지스터(17A)의 소스 전원을 대책 전원(Vssx)으로 하면된다.
따라서, 본 실시예의 센스 버퍼 회로(50)에 따르면, 동작 모드와 대기 모드를 갖는 반도체 집적 회로로서, 대기 모드시 출력 노드의 레벨이 오직 하나로 결정되지 않아 서브 임계 누설 전류 대책을 할 수 없었던 회로에 있어서, 대기 모드에서 생성되는 ckebz 신호에 기초하여 그 노드의 레벨을 오직 하나로 하이 레벨로 결정하는 논리 회로(20)를 이용하여 서브 임계 누설 전류 대책이 가능하게 되어, 대기 모드시의 반도체 집적 회로의 소비 전력을 삭감할 수 있다.
또한, 본 실시예에서 대책 전원(Viiz, Vssx)을 이용하는 경우, 도 1의 예와 같이, 센스 버퍼 회로(50)의 각 트랜지스터의 임계치보다 임계치가 높은 고임계치 트랜지스터(101, 102)를 통상 전원(Vii, Vss)과 대책 전원(Viiz, Vssx) 사이에 각각 접속하여 서브 임계 누설 전류를 제한하는 데 이용할 수 있지만, 이들 트랜지스터는 고임계치 트랜지스터에만 한정되지 않는다. 예컨대, 임계치가 동일하고 치수가 작은(구동 전류가 적은) 트랜지스터를 사용하더라도 동일한 효과를 얻는 것은 가능하다.
도 5에 도시한 실시예의 변형예로서, 상기 논리 회로(20) 대신에, n채널 트랜지스터(11)의 전단에 대기 모드시 생성되는 ckebx 신호의 논리를 취하는 논리 회로(도시 생략)를 삽입하면, 대기 모드에서는 n채널 트랜지스터(11)는 온이 되고, p채널 트랜지스터(13)는 오프가 된다. 출력 노드의 rdbz 신호는 로우 레벨('L')이 되고, 출력 노드의 레벨이 오직 하나로 결정되기 때문에, 서브 임계 누설 전류 대책은 p채널 트랜지스터(13)의 전원을 대책 전원(Viiz), 래치 회로(90A)의 nMOS 트랜지스터(19A)의 소스 전원을 대책 전원(Vssx), pMOS 트랜지스터(16A)의 소스 전원을 대책 전원(Viiz)라고 하면 된다. 마찬가지로, 이 실시예에 따르면, 대기 모드시 출력 노드의 레벨이 오직 하나로 결정되지 않아서 서브 임계 누설 전류 대책을 할 수 없었던 회로에서, 대기 모드시 생성되는 ckebz 신호에 기초하여 그 노드의 레벨을 오직 하나로 로우 레벨로 결정하는 논리 회로를 이용하여 서브 임계 누설 전류 대책을 할 수 있게 되어, 대기 모드시 반도체 집적 회로의 소비 전력을 삭감할 수 있다.
이어서, 본 발명의 다른 실시예를 적용한 센스 버퍼 회로(50A)를 도 7에 도시한다.
도 7에 도시한 실시예에 있어서, 도 5의 논리 회로(20) 대신에, 센스 버퍼 회로(50A)에는 rdbz 신호가 출력되는 노드에, ckebx 신호의 논리를 입력으로 하는 논리 회로(30)가 접속되어 있다. 다른 구성은 도 5의 구성과 기본적으로 동일하다.
또, 센스 버퍼의 증폭에 관한 동작은 종래예의 센스 버퍼 회로(80)와 동일한다. 본 실시예의 센스 버퍼 회로(50A)의 경우에도, 도 5에 도시한 래치 회로(90A)가, 센스 버퍼 회로(50A)에서 출력되는 rdbz 신호의 노드를 입력부로 하여 접속된다. 도 8은 이 래치 회로(90A)를 접속한 본 실시예의 센스 버퍼 회로(50A)의 동작 설명도이다.
전술한 실시예와 같이, 도 7에 도시한 논리 회로(30)에 있어서, 입력인 ckebx 신호는 대기 모드시에 하이 레벨, 동작 모드시에 로우 레벨로 설정되고 있다. 본 실시예의 논리 회로(30)는 상기 ckebx 신호를 입력으로 하는 인버터회로(32)와, 이 인버터 회로(32)에 접속시킨 p채널 트랜지스터(34)로 구성된다.
도 8에 도시한 바와 같이, 본 실시예의 센스 버퍼 회로(50A)에 있어서도, sbez 신호가 로우 레벨('L')이 되면, 센스 버퍼 회로(50A)는 비활성화되어, 출력을 행하는 트랜지스터(11, 13)는 함께 오프 상태가 되고, 이 때, 래치 회로(90A)의 각 트랜지스터에는 비활성화전의 센스 버퍼 회로(50A)의 데이터 출력의 상태가 유지되고 있다. 이 때문에, rdbz 신호를 출력하는 노드는 비활성전의 데이터에 고정된다. 한편, 본 실시예의 센스 버퍼 회로(50A)의 논리 회로(30)는 대기 모드시 생성되는 ckebx 신호가 하이 레벨('H')이 되면, 인버터 회로(32)의 출력이 로우 레벨이 되고, 그 다음단의 p채널 트랜지스터(34)가 온이 된다. 즉, 논리 회로(30)는 대기 모드시 rdbz 신호를 출력하는 노드를 하이 레벨('H')로 결정한다. 따라서, 이 노드의 레벨이 오직 하나로 하이 레벨로 결정되기 때문에, 서브 임계 누설 전류 대책은 n채널 트랜지스터(11)의 소스 전원을 대책 전원(Vssx)으로 하는 동시에, 래치 회로(90A)의 pMOS 트랜지스터(18A)의 소스 전원을 대책 전원(Viiz), nMOS 트랜지스터(17A)의 소스 전원을 대책 전원(Vssx)으로 하면 된다.
따라서, 본 실시예의 센스 버퍼 회로(50A)에 따르면, 동작 모드와 대기 모드를 갖는 반도체 집적 회로로서, 대기 모드시 출력 노드의 레벨이 오직 하나로 결정되지 않아서 서브 임계 누설 전류 대책을 할 수 없었던 회로에서, 대기 모드에서 생성되는 ckebz 신호에 기초하여 그 노드의 레벨을 오직 하나로 하이 레벨로 결정하는 논리 회로(30)를 이용하여 서브 임계 누설 전류 대책을 할 수 있으므로, 대기 모드시의 반도체 집적 회로의 소비 전력을 삭감할 수 있다.
도 7에 도시한 실시예의 변형예로서, 상기 논리 회로(30) 대신에, rdbz 신호가 출력되는 노드에, ckebx 신호의 논리를 입력으로 하는 논리 회로(도시 생략)를 접속하여, 그 논리 회로 내에 설치된 n채널 트랜지스터를 제어하고, rdbz 신호를 대기 모드로 로우 레벨('L')로 함으로써, 출력 노드의 레벨을 오직 하나로 결정하고, 서브 임계 누설 전류 대책은 p채널 트랜지스터(13)의 소스 전원을 대책 전원(Viiz)으로 하는 동시에, 래치 회로(90A)의 nMOS 트랜지스터(19A)의 소스 전원을 대책 전원(Vssx), pMOS 트랜지스터(16A)의 소스 전원을 대책 전원(Viiz)으로 하면 된다. 마찬가지로, 이 실시예에 따르면, 대기 모드시 출력 노드의 레벨이 오직 하나로 결정되지 않기 때문에 서브 임계 누설 전류 대책을 할 수 없었던 회로에서, 대기 모드시 생성되는 ckebz 신호에 기초하여 그 노드의 레벨을 오직 하나로 로우 레벨로 결정하는 논리 회로를 이용하여 서브 임계 누설 전류 대책이 가능하게 되고, 대기 모드시의 반도체 집적 회로의 소비 전력을 삭감할 수 있다.
다음에, 본 발명의 또 다른 실시예를 적용한 센스 버퍼 회로(50B)를 도 9에 도시한다. 도 10은 래치 회로(90B)를 출력 노드에 접속한 본 실시예의 센스 버퍼 회로(50B)의 동작 설명도이다.
전술한 실시예에서는, 대기 모드시 레벨이 오직 하나로 결정되지 않는 노드의 레벨을 대기 모드시에 강제적으로 결정함으로써, 서브 임계 누설 전류 대책을 실시할 수 있는 회로를 구성하였다. 본 실시예에서는 전술한 실시예와는 달리, 대기 모드시 레벨이 오직 하나로 결정되지 않는 노드의 레벨을 논리 회로에 입력하여, 그 노드가 하이 레벨('H'), 로우 레벨('L')의 어느 쪽의 경우라도, 서브 임계누설 전류 대책을 실시할 수 있는 회로를 구성한다. 따라서, 본 실시예에 따르면, rdbz 신호의 출력 상태를 대기 모드시에도 유지할 수 있다.
도 9에 도시한 센스 버퍼 회로(50B)에서는 rdbz 신호를 출력하는 n채널 트랜지스터(11), p채널 트랜지스터(13)의 전원측에 각각,서브 임계 누설 전류가 거의 흐르지 않는 고임계치의 n채널 트랜지스터(15)와 p채널 트랜지스터(14)를 접속한다. 래치 회로(90B)에 관해서도 마찬가지로, 서로 교차 접속된 2개의 CM0S 인버터와 통상 전원(Vii, Vss) 사이에, 고임계치 트랜지스터(54, 55, 64, 65)를 각각 설치한다. 또한, 센스 버퍼 회로(50B)의 출력 노드의 rdbz 신호와, 동작 모드인지, 대기 모드인지를 나타내는 ckebx 신호를 입력으로 하는 논리 회로(40)를 접속하여, 이들 입력 신호에 기초하여, 상기 n채널 트랜지스터(15, 55, 65) 및 상기 p채널 트랜지스터(14, 54, 64)를 제어한다.
논리 회로(40)는 rdbz 신호와 ckebx 신호를 입력으로 하는 NOR 회로(42)와, rdbz 신호와 ckebx 신호를 입력으로 하는 NAND 회로(44)로 구성된다. NOR 회로(42)는 상기 트랜지스터(14)의 노드(n14)를 출력으로 하고, NAND 회로(44)는 상기 트랜지스터(15)의 노드(n15)를 출력으로 한다. 논리 회로(42A)도 도 9에 도시한 바와 같이, 고임계치 트랜지스터로 구성된 인버터 회로, NOR 회로 및 NAND 회로로 구성되어 있다.
도 10에 도시한 바와 같이, 논리 회로(40)는 ckebx 신호가 로우 레벨('L')일 때, rdbz 신호의 레벨에 관계없이, NOR 회로(42) 및 NAND 회로(44)가, 출력 노드(n14 및 n15)를 각각 로우 레벨('L') 및 하이 레벨('H')로 한다. 즉, 본 실시예의 센스 버퍼 회로(50B)는 동작 모드에서 ckebx 신호가 로우 레벨('L')이기 때문에, 논리 회로(40)의 출력 노드(n14, n15)가 각각 로우 레벨('L')과 하이 레벨('H')로 되고, 또한, 논리 회로(42A)의 출력 노드(n24, n25)도 각각 로우 레벨('L')과 하이 레벨('H')로 되어, 통상의 동작을 행한다.
한편, 대기 모드시에는 ckebx 신호가 하이 레벨('H')이기 때문에, rdbz 신호가 하이 레벨('H')인 경우에 논리 회로(40)의 출력 노드(n14, n15)는 각각 로우 레벨('L')이 되고, rdbz 신호가 로우 레벨('L')인 경우는 논리 회로(40)의 출력 노드(n14, n15)는 각각 하이 레벨('H')이 된다.
전자의 경우(rdbz='H'), 트랜지스터(14)가 온이 되고, 트랜지스터(15)가 오프가 되기 때문에, 고임계치 트랜지스터(15)가 n채널 트랜지스터(11)의 서브 임계 누설 전류 대책이 된다. 즉, n채널 트랜지스터(11)의 전원을 대책 전원(Vssx)에 접속한 경우와 동일한 효과를 얻을 수 있다. 또한, 후자의 경우(rdbz='L'), 트랜지스터 14가 오프가 되고 트랜지스터 15가 온이 되기 때문에, 고임계치 트랜지스터(14)가 p채널 트랜지스터(13)의 서브 임계 누설 전류 대책이 된다. 즉, p채널 트랜지스터(13)의 전원을 대책 전원(Viiz)에 접속한 경우와 동일한 효과를 얻을 수 있다. 래치 회로(90B)에 관해서도 마찬가지로, 서브 임계 누설 전류 대책이 가능하다.
따라서, 대기 모드시 rdbz 신호가 로우 레벨 및 하이 레벨의 어느 쪽이더라도, 오프측은 고임계치 트랜지스터로 오프되어 서브 임계 누설 전류는 저감된다. 도 9의 실시예의 센스 버퍼 회로(50B)는 rdbz 신호의 출력 상태를 대기 모드로 유지하고 싶은 경우에 있어서 유효하게 된다.
도 11은 도 9에 도시한 센스 버퍼 회로의 변형예를 도시한다.
도 9에서 고임계치의 트랜지스터(14, 15)를 설치하는 대신에, 도 11의 변형예에서는 트랜지스터(13, 15)의 소스를 각각 대책 전원(Viiz, Vssx)에 접속하고 있다. 대기 모드시 rdbz 신호가 하이 레벨('H')인 경우는 트랜지스터(11)의 소스·드레인 사이에 고전계가 걸리지만, 트랜지스터(11)의 소스는 대책 전원(Vssx)에 접속되어 있기 때문에, 서브 임계 전류는 흐르지 않는다. 반대로, 대기 모드시에, rdbz 신호가 로우 레벨('L')인 경우는 트랜지스터(13)의 소스·드레인 사이에 고전계가 걸리지만, 트랜지스터(13)의 소스는 대책 전원(Viiz)에 접속되어 있기 때문에, 서브 임계 전류는 흐르지 않는다.
통상의 동작시에는 Vii=Viiz, Vss=Vssx가 되기 때문에, 트랜지스터(11, 13)로 이루어지는 게이트는 정상적으로 하이 레벨 또는 로우 레벨의 신호를 출력할 수 있다. 한편, 래치 회로에 관하여는 도 9에 도시한 래치 회로(90B)와 같은 서브 임계 전류 대책을 실시할 필요가 있다.
상술한 바와 같이, 본 발명에 따르면, 동작 모드와 대기 모드를 갖는 반도체 회로로서, 대기 모드시 레벨이 오직 하나로 정해지지 않기 때문에 서브 임계 누설 전류 대책을 할 수 없는 회로에 대기 모드시 생성되는 신호를 이용하여 서브 임계 누설 전류 대책을 실시할 수 있게 된다. 서브 임계 누설 전류 대책을 실시할 수 있게 되므로, 대기 모드시의 반도체 회로의 소비 전력 삭감의 효과를 얻을 수 있다.

Claims (9)

  1. 동작 모드와 대기 모드를 갖고 또, 전송 신호를 유지하는 래치 회로가 접속된 노드를 갖는 반도체 집적 회로에 있어서, 대기 모드를 나타내는 신호에 기초하여 상기 노드의 레벨을 오직 하나로 결정하는 레벨 결정 수단을 구비하는 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서, p채널 트랜지스터 및 n채널 트랜지스터로 이루어져 상기 노드를 구동하는 CMOS 드라이버를 더 구비하고, 상기 레벨 결정 수단은 대기 모드시 상기 p채널 트랜지스터 및 n채널 트랜지스터의 한쪽을 온, 다른 쪽을 오프가 되도록 제어하고, 또한 오프되는 쪽의 트랜지스터의 소스를 대기 모드시에 플로팅 상태로 되는 전원선에 접속하는 것을 특징으로 하는 반도체 집적 회로.
  3. 제1항에 있어서, 상기 레벨 결정 수단은 상기 노드에 접속되어, 상기 대기 모드를 나타내는 신호에 기초하여 온이 되는 클램프용 트랜지스터를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  4. 제3항에 있어서, p채널 트랜지스터 및 n채널 트랜지스터로 이루어져 상기 노드를 구동하는 CMOS 드라이버를 더 구비하고, 상기 CMOS 드라이버의 2개의 전원 노드의 한쪽은 대기 모드시에 플로팅 상태로 되는 전원선에 접속되는 것을 특징으로하는 반도체 집적 회로.
  5. 제1항 내지 제4항 중의 어느 한 항에 있어서, 상기 래치 회로는 서로 교차 접속된 2개의 CMOS 인버터로 구성되고, 각 인버터는 2개의 전원 노드의 한쪽을 대기 모드시에 플로팅 상태로 되는 전원선과 접속시키는 것을 특징으로 하는 반도체 집적 회로.
  6. 동작 모드와 대기 모드를 갖고, 또 대기 모드시 레벨이 오직 하나로 정해지지 않는 노드를 출력으로 갖는 제1 트랜지스터를 갖는 반도체 집적 회로에 있어서, 상기 노드를 입력으로 하고, 대기 모드시 상기 노드의 레벨에 따른 레벨의 출력 신호를 출력하는 논리 회로 수단과, 상기 논리 회로 수단의 출력 신호에 의해서 제어되는 제2 트랜지스터를 구비하며, 또한 상기 제2 트랜지스터를 상기 제1 트랜지스터에 대하여 직렬로 접속시킨 것을 특징으로 하는 반도체 집적 회로.
  7. 제6항에 있어서, 상기 제2 트랜지스터는 상기 제1 트랜지스터보다 높은 임계치를 갖는 것을 특징으로 하는 반도체 집적 회로.
  8. 동작 모드와 대기 모드를 갖고, 대기 모드시 레벨이 오직 하나로 정해지지 않는 노드를 갖는 반도체 집적 회로에 있어서, p채널 트랜지스터 및 n채널 트랜지스터로 이루어져 동작 모드시에 상기 노드를 구동하고, 대기 모드시에 상기 p채널트랜지스터 및 n채널 트랜지스터를 오프로 되게 하는 CMOS 드라이버를 구비하며, 상기 CMOS 드라이버의 2개의 전원 단자는 함께, 대기 모드시에 플로팅 상태로 되는 전원선에 접속되어 있는 것을 특징으로 하는 반도체 집적 회로.
  9. 제6항 내지 제8항 중의 어느 한 항에 있어서, 상기 노드에 접속되어 서로 교차 접속된 2개의 인버터로 구성된 래치 회로를 더 구비하고, 상기 래치 회로는 p채널 트랜지스터 및 n채널 트랜지스터로 구성되고, 또한 상기 래치 회로는 상기 p채널 트랜지스터 및 n채널 트랜지스터 중 오프되는 쪽의 트랜지스터의 소스와 전원선을 전기적으로 분리하기 위한 제3 트랜지스터를 포함하는 것을 특징으로 하는 반도체 집적 회로.
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