KR0164814B1 - 반도체 메모리장치의 전압 구동회로 - Google Patents

반도체 메모리장치의 전압 구동회로 Download PDF

Info

Publication number
KR0164814B1
KR0164814B1 KR1019950001100A KR19950001100A KR0164814B1 KR 0164814 B1 KR0164814 B1 KR 0164814B1 KR 1019950001100 A KR1019950001100 A KR 1019950001100A KR 19950001100 A KR19950001100 A KR 19950001100A KR 0164814 B1 KR0164814 B1 KR 0164814B1
Authority
KR
South Korea
Prior art keywords
voltage
power supply
mode
memory circuit
generator
Prior art date
Application number
KR1019950001100A
Other languages
English (en)
Other versions
KR960030231A (ko
Inventor
심재훈
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019950001100A priority Critical patent/KR0164814B1/ko
Priority to GB9601205A priority patent/GB2297182B/en
Priority to JP8008459A priority patent/JPH08241591A/ja
Priority to US08/590,301 priority patent/US5656946A/en
Publication of KR960030231A publication Critical patent/KR960030231A/ko
Application granted granted Critical
Publication of KR0164814B1 publication Critical patent/KR0164814B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
반도체 메모리장치의 전압 구동 회로.
2. 발명이 해결하려고 하는 기술적 과제
반도체 메모리장치에서 전압 구동시 다수개의 전압을 모드에 따라 선택적으로 공급.
3. 발명의 해결 방법의 요지
동작모드 및 대기모드를 수행하는 반도체 메모리장치가, 모오스 트랜지스터들을 구비하며 상기 모오스 트랜지스터들이 동작모드 동안 제1임계전압을 가지고 대기모드 동안 제1임계전압을 가지는 메모리회로와, 제1전압을 발생하는 제1발생기와, 상기 제1전압과 다른 제2전압을 발생하는 제2발생기와, 제1발생기와 메모리회로 사이에 연결되는 제1스위치와, 제2발생기와 메모리회로 사이에 연결되는 제2스위치로 구성되어, 제1스위치 및 제2스위치들의 제어단이 모드신호에 공통으로 연결되어 동작모드시 메모리회로에 제1전압을 공급하고 대기모드시 메모리회로에 상기 제2전압을 공급한다.
4. 발명의 중요한 용도
반도체 메모리장치에서 다수개의 전압 발생수단을 구비하고 모드에 따라 적절한 전압을 선택하여 공급하므로서, 드레시홀전압에 의한 누설전류를 제거할 수 있음.

Description

반도체 메모리장치의 전압 구동회로
제1a도는 모오스트랜지스터의 심볼이며, 제1b도 및 제1c도는 lds와 VGS간의 특성을 도시하는 도면.
제2a도는 본 발명에 따른 제1전압구동회로의 구성을 도시하는 도면이며, 제2b도는 본 발명에 따른 제2전압구동회로의 구성을 도시하는 도면이고, 제2c도는 본 발명에 따른 제3전압구동회로의 구성을 도시하는 도면.
제3도는 제2a도에 도시된 제1전압구동회로의 실시예를 도시하는 도면.
제4도는 제3도의 동작 특성을 도시하는 파형도.
본 발명은 반도체 메모리의 전압 구동회로에 관한 것으로, 특히 모드에 따라 다른 전압을 선택하여 구동할 수 있는 회로에 관한 것이다.
일반적으로 고집적(high density)의 반도체 메모리장치에 사용되는 모오스트랜지스터의 신뢰성을 보장하기 위해서는 전원전압을 낮춰야 하며, 고속(high speed)으로 동작시키기 위해서는 드레시홀드 전압을 낮춰야 한다.이때 상기 모오스트랜지스터의 드레시홀드 전압은Vcc 이하가 되어야 동작속도의 저하를 막을 수 있다. 예를들어 상기 전원전압이 Vcc=1.5V일 경우, 모오스트랜지스터의 드레시홀드 전압은 0.4V 이하가 된다. 그러나 상기 모오스트랜지스터의 서브드레시홀드 누설 전류(subthreshold leakage current)를 제거하려면, 상기 드레시홀드 전압은 약 0.7V 이상이 되어야 한다. 그러므로 낮은 드레시홀드 전압을 사용할 경우, 즉, Vcc=1.5V를 사용할 경우, Vcc=5V를 사용하는 모오스트랜지스터에 비해 102-105배 이상의 누설 전류를 발생시킨다. 상기와 같은 누설 전류는 고집적 반도체 메모리장치에서 대기 서브드레시홀드 누설 전류를 증가시키며, 이로인해 대기 전류의 소모를 증가시키는 문제점이 발생된다.
따라서 본 발명의 목적은 고집적 반도체 메모리장치에서 모드에 따라 다른 전위의 전압을 공급할 수 있는 전압 구동회로를 제공함에 있다.
본 발명의 다른 목적은 고집적 반도체 메모리장치에서 모오스트랜지스터에 의해 발생되는 서브드레시홀드 누설 전류를 제거할 수 있는 전압 구동회로를 제공함에 있다.
이러한 본 발명의 목적들을 달성하기 위하여 본 발명의 실시예에 따른 동작모드 및 대기모드를 수행하는 반도체 메모리장치가, 모오스 트랜지스터들을 구비하며 상기 모오스 트랜지스터들이 동작모드 동안 제1임계전압을 가지고 대기모드 동안 제1임계전압을 가지는 메모리회로와, 제1전압을 발생하는 제1발생기와, 상기 제1전압과 다른 제2전압을 발생하는 제2발생기와, 상기 제1발생기와 상기 메모리회로 사이에 연결되는 제1스위치와, 상기 제2발생기와 상기 메모리회로 사이에 연결되는 제2스위치로 구성되어, 상기 제1스위치 및 제2스위치들의 제어단이 모드신호에 공통으로 연결되어 동작모드시 상기 메모리회로에 제1전압을 공급하고 대기모드시 상기 메모리회로에 상기 제2전압을 공급하는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다.
제1a도는 모오스트랜지스터의 심볼을 도시하는 도면으로 엔모오스트랜지스터의 심볼을 도시하고 있다. 여기서 ①은 드레인전극이며, ②는 게이트전극이고, ③은 소오스전극이며, ④는 기판(substrate)을 나타낸다. 그리고 제1b도 및 제1c도는 엔모오스트랜지스터에서 드레인전극에서 소오스전극으로 흐르는 전류I13과 게이트전극가 소오스전극 간의 전압 V23의 관계를 도시하면 도면으로서, 제1b도는 리니어 스케일(Linear Scale)로 도시되었고 제1c도는 로그 스케일(Log Scale)로 도시되었다.
상기 제1b도 및 제1c도에 도시된 특성에 따라 모오스트랜지스터의 드레시홀드 전압VTH은 하기 (1)식과 같이 표시할 수 있다.
여기서 VTHO는 롱 채널(long channel)의 드레시홀드 전압이고, γ는 몸체효과상수(Body Effect Cofficient)이며, ΦF는 쿼시 페르미 포텐셜(Quasi Fermi Potential)이고, Δ는 상수(Drain-induced-barrier lowing 상수)를 나타낸다.
여기서 상기 제1a도와 같은 심볼을 갖는 엔모오스트랜지스터에서 V1=VCC및 V4=VSS로 가정하고, V3이 VSS1에서 VSS2로 변하였을 경우, 드레시홀드 전압의 변화는 다음 (2)식과 같다.
또한 피모오스트랜지스터에서 V3=VSS및 V4=VCC로 가정하고, V1이 VCC1에서 VCC2로 변하였을 경우, 드레시홀드 전압의 변화는 다음 (3)식과 같다.
상기 (2)식 및 (3)식에서 VCC, VSS, VCC1, VSS1, VCC2, VSS2는 임의의 전압을 나타낸다. 따라서 엔모오스트랜지스터와 피모오스트랜지스터의 드레시홀드 전압을 변화시키므로서 누설 전류를 줄일 수 있다.
상기와 같은 다수개의 전압으로 모드에 따라 트랜지스터들로 공급되는 전압들을 제어하면 트랜지스터들의 누설전류를 줄일 수 있다. 제2a도는 본 발명에 따른 제1전압구동회로의 구성도로서, 제1전원전압발생회로11은 제1전원전압VCC1을 발생한다. 제2전원전압발생회로12는 상기 제1전원전압VCC1보다 낮은 레벨을 갖는 제2전원전압VCC2를 발생한다. 여기서 상기 제1전원전압VCC1이 외부 전원전압(external VCC)이라면, 상기 제2전원전압VCC2는 내부 전원전압(internal VCC)이 될 수 있다. 상기 제1전원전압VCC1이 내부 전원전압이라면, 상기 제2전원전압VCC2는 내부 전원전압(internal VCC)보다 낮은 레벨의 전압으로 할 수 있다. 즉, 상기 제1전원전압VCC1은 VTH+α 이상의 전원전압으로 하고, 상기 제2전원전압VCC2는 회로14의 논리상태를 유지할 수 있는 VTH이상의 전원전압으로 설정하면 된다. 상기 제1전원전압발생회로11를 출력하는 제1전원전압VCC1및 상기 제2전원전압발생회로12를 출력하는 제2전원전압VCC2는 스위치회로13으로 입력된다. 상기 스위치회로13의 제어단은 모드제어신호를 입력하여, 모드에 따라 상기 제1전원전압VCC1및 제2전원전압VCC2를 선택하여 회로14로 출력한다.
제3도는 상기 제2a도와 같은 제1전압구동회로에 대한 실시예의 특성을 도시하고 있으며, 제4도는 상기 제3도의 동작 특성을 도시하는 도면이다. 제4도의 411과 같은 Φ는 모드제어신호로서, 본 발명에서는 대기모드 및 노말모드를 선택하는 신호로 정의한다. 따라서 상기 Φ는 다이내믹 랜덤 억세스 메모리장치인 경우 로우어드레스스트로브RAS를 사용할 수 있고, 스테틱 랜덤 억세스 메모리장치인 경우 칩선택신호CS를 사용할 수 있으며, 불휘발성 메모리 장치인 경우에는 칩인에이블신호CE를 사용할 수 있다. 먼저 상기 제1전원전압VCC1및 제2전원전압VCC2는 상기한 바와 같이 제1전원전압발생회로11 및 제2전원전압발생회로12에서 발생된다. 피모오스트랜지스터31은 상기 제1전원전압VCC1및 회로14 사이에 연결되며, 게이트 전극이 모드제어신호Φ에 연결된다. 인버터34는 상기 모드제어신호Φ를 반전하여 출력한다. 피모오스트랜지스터32는 상기 제2전원전압VCC2와 회로14 사이에 연결되며, 게이트 전극이 상기 인버터34의 출력단에 연결된다. 엔모오스트랜지스터33은 상기 제2전원전압VCC2와 회로14 사이에 연결되며 게이트 전극이 상기 모드제어신호Φ에 연결된다. 상기와 같은 구성은 제2a도의 스위치회로13에 대응된다. 먼저 상기 제4도의 411과 같은 모드제어신호Φ가 동작모드임을 나타내는 로우 논리신호로 입력되면 피모오스트랜지스터31은 온되고 엔모오스트랜지스터33은 오프된다. 또한 인버터34에 의해 피모오스트랜지스터32도 오프된다. 따라서 상기 피모오스트랜지스터31이 온되면 제1전원전압발생회로11로부터 출력되는 상기 제1전원전압VCC1이 제4도의 412와 같이 회로14로 공급된다. 이때 상기 피모오스트랜지스터32 및 엔모오스트랜지스터33은 오프상태이므로 상기 제2전원전압VCC2의 통로는 차단된 상태이다. 따라서 동작모드에서 상기 회로14는 상기 제1전원전압VCC1을 동작전원으로 입력하여 기능을 수행한다. 이후 제4도의 411과 같이 모드제어신호Φ가 하이 논리상태로 천이되면, 피모오스트랜지스터31은 오프되고 엔모오스트랜지스터33은 온된다. 또한 인버터34에 의해 피모오스트랜지스터32도 온된다. 따라서 상기 피모오스트랜지스터32 및 엔모오스트랜지스터33이 온되면 제2전원전압발생회로12로부터 출력되는 상기 제2전원전압VCC2이 제4도의 412와 같이 회로14로 공급된다. 이때 상기 피모오스트랜지스터31이 오프상태이므로 상기 제1전원전압VCC1의 통로는 차단된 상태이다. 따라서 대기모드에서 상기 회로14는 상기 제2전원전압VCC2를 동작전원으로 입력하여 해당하는 상태를 유지한다.
제2b도는 본 발명에 따른 제2전압구동회로의 구성도로서, 제1접지전압발생회로15는 제1접지전압VSS1을 발생한다. 제2접지전압발생회로16은 상기 제1접지전압VSS1보다 높은 전압 레벨을 갖는 제2접지전압VSS2를 발생한다. 여기서 상기 제1접지전압VSS1이 외부 접지전압(external VSS)이라면, 상기 제2접지전압VSS2는 내부 접지전압(internal VSS)이 될 수 있다. 상기 제1접지전압VSS1이 내부 접지전압이라면, 상기 제2접지전압VSS2는 내부 접지전압보다 높은 레벨의 전압으로 할 수 있다. 즉, 상기 제1접지전압VSS1은 0V로 하고, 상기 제2접지전압VSS2는 VCC-VTH-α 이상의 전압으로 설정하면 된다. 상기 제1접지전압발생회로15를 출력하는 제1접지전압VSS1및 상기 제2접지전압발생회로12를 출력하는 제2접지전압VSS2는 스위치회로13으로 입력된다. 상기 스위치회로13의 제어단은 모드제어신호를 입력하여, 모드에 따라 상기 제1접지전압VSS1및 제2접지전압VSS2를 선택하여 회로14로 출력한다.
제2c도는 상기 제2a도의 제1전원전압VCC1및 제2전원전압VCC2와 제2b도의 제1접지전압VSS1및 제2접지전압VSS2를 사용하는 제3전압구동회로의 구성을 도시하고 있다. 여기서 상기 제1전원전압VCC1은 내부 전원전압 이상의 전원전압을 사용하고, 제2전원전압VCC2는(VTH+α)로 하며, 제1접지전압VSS1은 0V로 하고 제2접지전압VSS2는(VTH+α)로 사용할 수 있다.
상술한 바와 같이 반도체 메모리장치의 모드에 따라 각각 최적의 전압들을 공급할 수 있으며, 또한 회로들의 동작에 적절한 전압으로 선택 구동할 수 있어 서브드레시홀드 누설전류를 방지할 수 있는 동시에 대기모드 등에서 불필요하게 소모되는 전류를 절약할 수 있는 이점이 있다.

Claims (6)

  1. 동작모드 및 대기모드를 수행하는 반도체 메모리장치에 있어서, 모오스 트랜지스터들을 구비하며, 상기 모오스 트랜지스터들이 동작모드 동안 제1임계전압을 가지고 대기모드 동안 제1임계전압을 가지는 메모리회로와, 제1전압을 발생하는 제1발생기와, 상기 제1전압과 다른 제2전압을 발생하는 제2발생기와, 상기 제1발생기와 상기 메모리회로 사이에 연결되는 제1스위치와, 상기 제2발생기와 상기 메모리회로 사이에 연결되는 제2스위치로 구성되어, 상기 제1스위치 및 제2스위치들의 제어단이 모드신호에 공통으로 연결되어 동작모드시 상기 메모리회로에 제1전압을 공급하고 대기모드시 상기 메모리회로에 상기 제2전압을 공급하는 것을 특징으로 하는 반도체 메모리장치의 전압 구동회로.
  2. 제1항에 있어서, 상기 제1전압 및 제2전압이 상기 메모리회로에 공급되는 전원전압이며, 상기 제1전원전압이 상기 제2전원전압보다 더 높은 것을 특징으로 하는 반도체 메모리장치의 전압 구동회로.
  3. 제1항에 있어서, 상기 제1전압 및 제2전압이 상기 메모리회로에 공급되는 접지전압이며, 상기 제1접지전압이 상기 제2접지전압보다 더 낮은 것을 특징으로 하는 반도체 메모리장치의 전압 구동회로.
  4. 제2항 또는 제3항에 있어서, 상기 스위치들이 모오스트랜지스터인 것을 특징으로 하는 반도체 메모리장치의 전압 구동회로.
  5. 동작모드 및 대기모드를 수행하는 반도체 메모리장치에 있어서, 제1전원전압을 발생하는 제1전원전압발생기와, 상기 제1전원전압 보다 낮은 제2전원전압을 발생하는 제2전원전압발생기와, 상기 제1 및 제2전원전압발생기들에 연결되는 제1입력단들과, 메모리 회로에 연결되는 제1출력단들과, 상기 모드신호를 입력하는 제1제어단들을 구비하여, 상기 모드신호에 의해 동작모드 동안 상기 메모리회로에 제1전원전압을 공급하고 대기모드 동안 상기 메모리회로에 상기 제2전원전압을 공급하는 제1스위치와, 제1접지전압을 발생하는 제1접지전압발생기와, 상기 제1접지전압 보다 높은 제2접지전압을 발생하는 제2접지전압발생기와, 상기 제1 및 제2접지전압발생기들에 연결되는 제2입력단들과, 상기 메모리회로에 연결되는 제2출력단과, 상기 모드신호를 수신하는 제2제어단들을 구비하여, 상기 모드신호에 의해 동작모드 동안 상기 메모리회로에 제1접지전압을 공급하고 대기모드 동안 상기 메모리회로에 상기 제2접지전압을 공급하는 제2스위치로 구성된 것을 특징으로 하는 반도체 메모리장치의 반도체 메모리장치의 전압 구동회로.
  6. 제5항에 있어서, 상기 제1스위치 및 제2스위치가 모오스트랜지스터인 것을 특징으로 하는 반도체 메모리장치의 전압 구동회로.
KR1019950001100A 1995-01-23 1995-01-23 반도체 메모리장치의 전압 구동회로 KR0164814B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019950001100A KR0164814B1 (ko) 1995-01-23 1995-01-23 반도체 메모리장치의 전압 구동회로
GB9601205A GB2297182B (en) 1995-01-23 1996-01-22 Voltage driving circuits
JP8008459A JPH08241591A (ja) 1995-01-23 1996-01-22 半導体メモリ装置の電圧駆動回路
US08/590,301 US5656946A (en) 1995-01-23 1996-01-23 Mode-selectable voltage driving circuit for use in semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950001100A KR0164814B1 (ko) 1995-01-23 1995-01-23 반도체 메모리장치의 전압 구동회로

Publications (2)

Publication Number Publication Date
KR960030231A KR960030231A (ko) 1996-08-17
KR0164814B1 true KR0164814B1 (ko) 1999-02-01

Family

ID=19407101

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950001100A KR0164814B1 (ko) 1995-01-23 1995-01-23 반도체 메모리장치의 전압 구동회로

Country Status (4)

Country Link
US (1) US5656946A (ko)
JP (1) JPH08241591A (ko)
KR (1) KR0164814B1 (ko)
GB (1) GB2297182B (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100504969B1 (ko) * 1997-04-07 2005-10-24 프리스케일 세미컨덕터, 인크. 메모리용대기제어부를가진집적회로
KR100542398B1 (ko) * 2001-12-04 2006-01-10 주식회사 하이닉스반도체 전압 공급 회로
KR100718429B1 (ko) * 2000-03-30 2007-05-14 마츠시타 덴끼 산교 가부시키가이샤 반도체 기억장치, 반도체 집적회로장치 및 휴대기기
US7372747B2 (en) 2005-09-08 2008-05-13 Samsung Electronics Co., Ltd. Flash memory device and voltage generating circuit for the same
US7684268B2 (en) 2006-09-28 2010-03-23 Hynix Semiconductor, Inc. Semiconductor memory device

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5663919A (en) * 1996-02-28 1997-09-02 Micron Technology, Inc. Memory device with regulated power supply control
US5923601A (en) * 1996-09-30 1999-07-13 Advanced Micro Devices, Inc. Memory array sense amplifier test and characterization
US5920517A (en) * 1996-09-30 1999-07-06 Advanced Micro Devices, Inc. Memory array test and characterization using isolated memory cell power supply
US5936892A (en) * 1996-09-30 1999-08-10 Advanced Micro Devices, Inc. Memory cell DC characterization apparatus and method
US5930185A (en) * 1997-09-26 1999-07-27 Advanced Micro Devices, Inc. Data retention test for static memory cell
US6347379B1 (en) * 1998-09-25 2002-02-12 Intel Corporation Reducing power consumption of an electronic device
JP3737397B2 (ja) * 2001-07-16 2006-01-18 富士通株式会社 半導体集積回路
US6512705B1 (en) * 2001-11-21 2003-01-28 Micron Technology, Inc. Method and apparatus for standby power reduction in semiconductor devices
US6976181B2 (en) * 2001-12-20 2005-12-13 Intel Corporation Method and apparatus for enabling a low power mode for a processor
JP3681063B2 (ja) * 2002-10-04 2005-08-10 松下電器産業株式会社 バイアス電位発生回路
JP2004265944A (ja) * 2003-02-21 2004-09-24 Handotai Rikougaku Kenkyu Center:Kk 半導体記憶装置
US20050105372A1 (en) * 2003-10-30 2005-05-19 Fujitsu Limited Semiconductor memory
JP4437710B2 (ja) * 2003-10-30 2010-03-24 富士通マイクロエレクトロニクス株式会社 半導体メモリ
WO2006038249A1 (ja) * 2004-09-30 2006-04-13 Spansion Llc 半導体装置及びその制御方法
KR20060104905A (ko) * 2005-03-31 2006-10-09 주식회사 하이닉스반도체 반도체 소자의 데이터 입력 버퍼
US7362167B2 (en) 2005-09-29 2008-04-22 Hynix Semiconductor Inc. Voltage generator
KR100761370B1 (ko) * 2005-09-29 2007-09-27 주식회사 하이닉스반도체 전압 발생 장치
AU2009273748A1 (en) 2008-07-21 2010-01-28 Sato Holdings Corporation A device having data storage
EP2372493B1 (en) 2010-03-30 2020-05-13 Electrolux Home Products Corporation N.V. Device for reducing standby-mode energy consumption of an electric household appliance
EP2407851B1 (en) 2010-03-30 2018-08-08 Electrolux Home Products Corporation N.V. Household appliance circuit arrangement
EP2434613B1 (en) 2010-09-28 2018-02-21 Electrolux Home Products Corporation N.V. Electronic control device and method for reducing stand-by state energy consumption of an electric household appliance
EP2434612B1 (en) 2010-09-28 2020-09-09 Electrolux Home Products Corporation N.V. Electronic control device and method for reducing stand-by state energy consumption of an electric household appliance
EP2434611B1 (en) * 2010-09-28 2016-03-02 Electrolux Home Products Corporation N.V. Electronic control device and method for reducing stand-by state energy consumption of an electric household appliance
EP2738115A1 (en) * 2012-12-03 2014-06-04 The Procter and Gamble Company Child deterrent package
GB2545408B (en) * 2015-12-10 2019-11-20 Advanced Risc Mach Ltd Data buffer
KR102643283B1 (ko) 2018-10-22 2024-03-06 삼성전자주식회사 메모리 장치의 동적 전원 제어 시스템 및 이를 적용한 메모리 장치

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4337524A (en) * 1980-02-07 1982-06-29 Mostek Corporation Backup power circuit for biasing bit lines of a static semiconductor memory
US4384350A (en) * 1980-11-03 1983-05-17 Fairchild Camera & Instrument Corp. MOS Battery backup controller for microcomputer random access memory
US4422163A (en) * 1981-09-03 1983-12-20 Vend-A-Copy, Inc. Power down circuit for data protection in a microprocessor-based system
JPS60103587A (ja) * 1983-11-09 1985-06-07 Toshiba Corp 半導体記憶装置のメモリセルキヤパシタ電圧印加回路
DE3429572A1 (de) * 1984-08-10 1986-02-20 Siemens AG, 1000 Berlin und 8000 München Einrichtung zur unterbrechungsfreien spannungsumschaltung
JPS61160124A (ja) * 1984-12-29 1986-07-19 Hitachi Ltd メモリ給電方式
JP2850544B2 (ja) * 1990-01-30 1999-01-27 日本電気株式会社 集積回路装置
JPH041992A (ja) * 1990-04-18 1992-01-07 Toshiba Corp 半導体記憶装置
US5274828A (en) * 1992-02-24 1993-12-28 Texas Instruments Incorporated Computer including an integrated circuit having an on-chip high voltage source
JP3216925B2 (ja) * 1992-04-14 2001-10-09 株式会社日立製作所 半導体集積回路
JPH06237164A (ja) * 1993-02-10 1994-08-23 Hitachi Ltd 電力低減機構を持つ半導体集積回路とそれを用いた電子装置
US5416747A (en) * 1992-07-15 1995-05-16 Kawasaki Steel Corporation Semiconductor memory driven at low voltage
KR100281600B1 (ko) * 1993-01-07 2001-03-02 가나이 쓰도무 전력저감 기구를 가지는 반도체 집적회로
JPH06208790A (ja) * 1993-01-12 1994-07-26 Toshiba Corp 半導体装置
JPH06275076A (ja) * 1993-03-19 1994-09-30 Fujitsu Ltd 半導体記憶装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100504969B1 (ko) * 1997-04-07 2005-10-24 프리스케일 세미컨덕터, 인크. 메모리용대기제어부를가진집적회로
KR100718429B1 (ko) * 2000-03-30 2007-05-14 마츠시타 덴끼 산교 가부시키가이샤 반도체 기억장치, 반도체 집적회로장치 및 휴대기기
KR100542398B1 (ko) * 2001-12-04 2006-01-10 주식회사 하이닉스반도체 전압 공급 회로
US7372747B2 (en) 2005-09-08 2008-05-13 Samsung Electronics Co., Ltd. Flash memory device and voltage generating circuit for the same
US7684268B2 (en) 2006-09-28 2010-03-23 Hynix Semiconductor, Inc. Semiconductor memory device

Also Published As

Publication number Publication date
GB2297182B (en) 1997-05-14
JPH08241591A (ja) 1996-09-17
KR960030231A (ko) 1996-08-17
GB2297182A (en) 1996-07-24
GB9601205D0 (en) 1996-03-20
US5656946A (en) 1997-08-12

Similar Documents

Publication Publication Date Title
KR0164814B1 (ko) 반도체 메모리장치의 전압 구동회로
KR960009394B1 (ko) 동적 임의 접근 메모리용 전원 회로
KR930004177B1 (ko) 반도체 기억장치
KR940001251B1 (ko) 전압 제어회로
KR100210716B1 (ko) 반도체 집적 회로 장치
KR100240423B1 (ko) 반도체 장치의 레벨 검출 회로
JP2007150761A (ja) 半導体集積回路及びリーク電流低減方法
KR950006850A (ko) 선택기 회로
KR100247785B1 (ko) 온-칩 전압강하 변환기를 갖는 집적회로용 스트레스 모드회로
KR100954110B1 (ko) 파워업 신호 생성회로 및 그를 이용한 집적회로
KR100267011B1 (ko) 반도체 메모리 장치의 내부 전원 전압 발생 회로
KR100269568B1 (ko) 반도체 집적 회로
KR100293012B1 (ko) 반도체장치및그의입력회로와출력회로
KR100230372B1 (ko) 반도체 메모리 장치의 내부 전압 변환기
KR101053526B1 (ko) 벌크 바이어스 전압 생성장치 및 이를 포함하는 반도체 메모리 장치
US6914844B2 (en) Deep power down switch for memory device
KR100282437B1 (ko) 내부전압 발생장치
KR100224666B1 (ko) 반도체장치의 전원제어회로
KR20110047892A (ko) 집적회로 및 그 구동방법
KR970003189A (ko) 복수의 접지전원을 갖는 반도체 메모리장치
KR950007445B1 (ko) 반도체 메모리의 기준전압 발생기
KR19990010763A (ko) 반도체 메모리장치의 내부 전원전압 발생기
KR100264727B1 (ko) 반도체 메모리 소자의 내부 전압 발생기
KR940003398B1 (ko) 전원 온(on) 검출회로
KR100541695B1 (ko) 반도체 장치의 내부 전원전압 공급회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120831

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20130902

Year of fee payment: 16

EXPY Expiration of term