KR19990010763A - 반도체 메모리장치의 내부 전원전압 발생기 - Google Patents

Abstract

반도체 메모리장치의 내부 전원전압 발생기가 개시된다. 상기 내부 전원전압 발생기는, 전원전압으로 외부 전원전압이 사용되고 기준전압을 입력으로 하여 내부 전원전압을 발생하는 내부 전원전압 발생부와, 상기 내부 전원전압 발생부의 전원 공급능력을 가변하는 전원 제어부를 구비하는 것을 특징으로 한다. 따라서 상기 내부 전원전압 발생기는, 내부 전원전압 발생부의 전원 공급능력을 가변하는 전원 제어부를 구비함으로써, 전류소모가 크게 증가하지 않으면서 IVCC 딥을 방지할 수 있는 장점이 있다.

Description

반도체 메모리장치의 내부 전원전압 발생기

본 발명은 반도체 메모리장치에 관한 것으로, 특히 반도체 메모리장치의 내부 전원전압 발생기에 관한 것이다.

디램에서는 전원전압으로 외부 전원전압(External VCC, EVCC) 또는 내부 전원전압(Internal VCC, IVCC)가 사용되고 있다. 통상 전원전압으로 외부 전원전압을 사용하는 경우에는 반도체 메모리장치에서 소모하는 전력을 외부에서 직접 공급받게 되므로 VCC 딥이 발생하기 어렵다. 그러나 내부 전원전압 발생기를 사용하는 경우에는 정해진 수량의 내부 전원전압 발생기를 사용하여 전원전압을 공급하게 되고 또한 하나의 내부 전원전압 발생기는 정해진 트랜지스터 폭을 갖고 있으므로, 내부적으로 전류소모가 많을 시에 VCC 딥이 발생할 가능성이 많다. VCC 딥이 발생하는 경우에는 낮은 VCC(Low VCC)에서 동작특성이 나빠지게 된다. 또한 상기 VCC 딥을 방지하기 위해 여러개의 내부 전원전압 발생기를 사용하게 되면 불필요한 전류소모가 발생하게 된다.

도 1은 종래의 내부 전원전압 발생기의 회로도이다.

반도체 메모리장치에서는 엑티브 동작시 상기 여러개의 내부 전원전압 발생기들이 로우 어드레스 스트로브 신호(RAS)를 받아 동시에 동작하는 구조로 되어 있다. 그런데 반도체 메모리장치의 전류소모가 많을 때를 기준으로 하여 상기 내부 전원전압 발생기의 수 및 상기 내부 전원전압 발생기에 포함되어 있는 드라이브 트랜지스터(T1,T2)의 크기를 결정하게 되면, 반도체 메모리장치의 스탠바이 때나 전류소모가 적을 경우에는 불필요한 전류를 소모하게 된다. 반면에 반도체 메모리장치의 전류소모가 적을 때를 기준으로 하여 상기 내부 전원전압 발생기의 수 및 상기 드라이브 트랜지스터(T1,T2)의 크기를 결정하게 되면, 전류소모가 클 때 IVCC 딥이 발생할 소지가 많다.

따라서 본 발명의 목적은, 전류소모가 크게 증가하지 않으면서 IVCC 딥을 방지할 수 있는 내부 전원전압 발생기를 제공하는 데 있다.

도 1은 종래의 내부 전원전압 발생기의 회로도

도 2는 본 발명에 따른 내부 전원전압 발생기의 회로도

도 3은 도 2의 제1제어신호를 발생하는 레벨쉬프터의 회로도

상기 목적을 달성하기 위한 본 발명에 따른 내부 전원전압 발생기는, 전원전압으로 외부 전원전압이 사용되고 기준전압을 입력으로 하여 내부 전원전압을 발생하는 내부 전원전압 발생부와, 상기 내부 전원전압 발생부의 전원 공급능력을 가변하는 전원 제어부를 구비하는 것을 특징으로 한다.

이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.

도 2는 본 발명에 따른 내부 전원전압 발생기의 회로도이다.

도 2를 참조하면, 상기 내부 전원전압 발생기는, 내부 전원전압 발생부(21)과, 전원 제어부(23)을 구비한다.

상기 내부 전원전압 발생부(21)은, 전원전압으로 외부 전원전압(EVCC)가 사용되고 기준전압(VREFP)를 입력으로 하여 제1출력단(O1)으로 내부 전원전압(IVCC)를 발생하여, 이의 내부 구성은 당업계에서 통상의 지식을 가진자에게 널리 알려진 것이므로 여기에서 상세한 설명은 생략하겠다. 상기 전원 제어부(23)은, 제1제어신호(PIRP) 및 제2제어신호(PULSE)에 응답하여 상기 내부 전원전압 발생부(21)의 전원 공급능력을 가변시킨다.

상기 전원 제어부(23)은, 전원전압으로 외부 전원전압(EVCC)가 사용되고 상기 제1제어신호(PIRP)를 반전시키는 인버터(I)와, 소오스에 상기 내부 전원전압 발생부(21)의 제2출력단(O2)이 접속되고 게이트에 상기 인버터(I)의 출력단이 접속되는 제1피모스 트랜지스터(T6)와, 소오스에 외부 전원전압(EVCC)가 인가되고 게이트에 상기 제1제어신호(PIRP)가 인가되며 드레인이 상기 제1피모스 트랜지스터(T6)의 드레인에 공통 접속되는 제2피모스 트랜지스터(T8)과, 소오스에 외부 전원전압(EVCC)가 인가되고 게이트에 상기 제1 및 제2피모스 트랜지스터(T6,T8)의 드레인들이 공통 접속되는 제3피모스 트랜지스터(T5)와, 드레인에 상기 제3피모스 트랜지스터(T5)의 게이트가 접속되고 게이트에 상기 제2제어신호(PULSE)가 인가되며 소오스에 접지전압(VSS)가 인가되는 엔모스 트랜지스터(T7)을 구비한다.

상기 제1제어신호(PIRP)는 칩 내부에서 발생되는 신호이고, 필요에 따라 특정한 낮은 전압을 감지할 수 있는(LVDET) 회로(23a)를 경유하여 상기 전원 제어부(23)에 입력될 수 있으며, 이에 따라 낮은 전압 영역에서 사용이 가능하다. 상기 제2제어신호(PULSE)는 상기 제1제어신호(PIRP)에 의해 발생되는 펄스신호이다. 참고로 도 3에 도 2의 제1제어신호(PIRP)를 발생하는 레벨쉬프터가 도시되어 있으며, 이는 통상 사용되는 회로이므로 상세한 설명은 생략한다.

좀더 설명하면, 상기 내부 전원전압 발생부(21)의 T3,T4는 항시 동작하는 드라이브 트랜지스터이고, 상기 전원 제어부(23)의 제3피모스 트랜지스터(T5)는 상기 제1제어신호(PIRP)에 의해 동작하는 트랜지스터이다. 상기 제3피모스 트랜지스터(T5)는 상기 제1제어신호(PIRP)가 논리하이로 인에이블될 때, 상기 제1피모스 트랜지스터(T6)가 턴온되어 상기 T3,T4와 동일한 게이트 입력을 받아 동작한다. 상기 제1제어신호(PIRP)가 논리로우로 될 때는, 외부 전원전압(EVCC)가 상기 제3피모스 트랜지스터(T5)의 게이트로 입력되어 상기 제3피모스 트랜지스터(T5)가 디스에이블된다. 상기 엔모스 트랜지스터(T7)은 상기 제3피모스 트랜지스터(T5)가 인에이블될 때 노드(N)에 있는 전하를 빼주기위한 것이다. 만약에 상기 제1제어신호(PIRP)가 논리로우일 때 상기 제3피모스 트랜지스터(T5)를 동작시키려면, 인버터(I)의 출력을 상기 제2피모스 트랜지스터(T8)의 게이트에 연결하면 된다. 또한 상기 엔모스 트랜지스터(T7)은, 상기 제3피모스 트랜지스터(T5)가 인에이블될 때 게이트 레벨이 부하에 의해 빨리 기준전압(VREFP) 레벨로 되지 못해 IVCC 딥이 심해지는 것을 방지한다. 즉 전류소스(Current Source) 트랜지스터가 일정할 경우 드라이브 트랜지스터가 커지면 응답시간이 늦어짐으로 인해 IVCC 딥이 심해지는 것을 방지한다.

이상과 같이, 본 발명을 일실시예를 들어 한정적으로 설명하였으나 이에 한정되지 않으며 본 발명의 사상의 범위 내에서 당해 분야의 통상의 지식을 가진 자에 의해 본원 발명에 대한 각종 변형이 가능함은 자명하다.

결론적으로 상술한 바와 같은 본 발명에 따른 내부 전원전압 발생기는, 내부 전원전압 발생부의 전원 공급능력을 가변하는 전원 제어부를 구비함으로써, 전류소모가 크게 증가하지 않으면서 IVCC 딥을 방지할 수 있는 장점이 있다.

Claims (4)

1. 전원전압으로 외부 전원전압이 사용되고 기준전압을 입력으로 하여 내부 전원전압을 발생하는 내부 전원전압 발생부; 및 상기 내부 전원전압 발생부의 전원 공급능력을 가변하는 전원 제어부를 구비하는 것을 특징으로 하는 반도체 메모리장치의 내부 전원전압 발생기.
2. 제1항에 있어서, 상기 전원 제어부는, 전원전압으로 외부 전원전압이 사용되고 제1제어신호를 반전시키는 인버터와, 소오스에 상기 내부 전원전압 발생부의 출력단이 접속되고 게이트에 상기 인버터의 출력단이 접속되는 제1피모스 트랜지스터와, 소오스에 외부 전원전압이 인가되고 게이트에 상기 제1제어신호가 인가되며 드레인이 상기 제1피모스 트랜지스터의 드레인에 공통 접속되는 제2피모스 트랜지스터와, 소오스에 외부 전원전압이 인가되고 게이트에 상기 제1 및 제2피모스 트랜지스터의 드레인들이 공통 접속되는 제3피모스 트랜지스터와, 드레인에 상기 제3피모스 트랜지스터의 게이트가 접속되고 게이트에 제2제어신호가 인가되며 소오스에 접지전압이 인가되는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치의 내부 전원전압 발생기.
3. 제2항에 있어서, 상기 제1제어신호는 칩 내부에서 발생되는 신호이고, 특정한 낮은 전압을 감지할 수 있는(LVDET) 회로를 경유하여 발생되는 신호인 것을 특징으로 하는 반도체 메모리장치의 내부 전원전압 발생기.
4. 제2항에 있어서, 상기 제2제어신호는 상기 제1제어신호에 의해 발생되는 펄스신호인 것을 특징으로 하는 반도체 메모리장치의 내부 전원전압 발생기.