KR100449265B1

KR100449265B1 - 고전압 발생 회로를 갖는 반도체 메모리 장치

Info

Publication number: KR100449265B1
Application number: KR1019970036633A
Authority: KR
Inventors: 김영배
Original assignee: 삼성전자주식회사
Priority date: 1997-07-31
Filing date: 1997-07-31
Publication date: 2004-12-17
Also published as: KR19990013050A

Abstract

본 발명은 반도체 메모리 장치에 관한 관한 것으로서, 더 구체적으로는 고전압 발생 회로를 갖는 반도체 메모리 장치에 관한 것으로서, 대기 상태일 때 고전압 발생하는 메인 펌프 회로를 갖는 반도체 메모리 장치에 있어서, 상기 메인 펌프 회로는 외부로부터 인가된 셀프 리프래시 진입 신호에 응답하여 외부로부터 인가된 고전압의 레벨을 검출하고, 검출 신호를 발생하는 검출 수단과; 소정 주기를 갖는 발진 신호를 발생하는 발진 수단과; 상기 발진 신호에 응답하여 소정 레벨의 고전압을 출력하는 고전압 발생 수단을 포함하는 것을 특징으로 한다. 이와 같은 회로에 의해서 셀프 리프래시 모드로 진입하여도 검출부에서 소모되던 전류의 줄일 수가 있다.

Description

고전압 발생 회로를 갖는 반도체 메모리 장치(semiconductor memory device having high voltage generation circuit)

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 고전압 발생 회로를 갖는 반도체 메모리 장치에 관한 것이다.

반도체 메모리 장치는 워드 라인(word line)들 또는 절연 트랜지스터(isolation transistor)의 제어를 위하여 인가되는 전원전압보다 높은 고전압(Vpp)을 필요로 한다. 그러므로 반도체 메모리 장치는 내부적으로 고전압 발생 회로를 포함하여 필요한 고전압을 발생시키며, 이때 고전압 발생 회로는 스탠바이시 칩이 파워업(power-up)초기 상태에서 정상적인 상태로 될때까지 동작하는 메인 펌프 회로(main pump circuit)와 액티브시 칩(chip)이 정상적인 상태로 될 때 동작하는 액티브 킥커(active kicker)를 구비하고 있다. 이중 메인 펌프 회로는 스탠바이 상태(standby state)일 때 동작하므로 파워업 초기부터 정상적인 구간까지만 고전압을 발생한다.

도 1A는 대기 동작시 메인 펌프 회로의 구성을 보여주는 블록도이다.

정상적인 경우에 메인 펌프 회로는 검출부(10'), 발진부(20'), 그리고 고전압 발생부(30')를 포함하며, 검출부(10')는 인가받은 고전압(Vpp)이 기준 전압 레벨보다 낮은지 높은지를 판단한다. 상기 고전압(Vpp)에 대한 검출 신호가 발생되면 이는 발진부(20')에 인가됨으로써 발진 신호(OSCoutput)가 발생되고 이는 고전압 발생부(30')에 인가되어 전보다 더 높은 레벨의 고전압(Vpp)을 발생하게 된다. 이는 스탠바이 상태에서 정상적인 경우에 한정된 동작이다.

도 1B는 대기 동작시 셀프 리프래시 모드로 진입할 때 메인 펌프 회로의 구성을 보여주는 블록도이다.

대기 동작 상태에서 고전압 발생 회로는 셀프 리프래시 모드로 진입하게 되면 검출부(10), 발진부(20), 그리고 고전압 발생부(30)는 도1A에서와 같은 동일한 동작에 의해 고전압(Vpp)이 발생된다.

그러나 상술한 바와 같은 메인 펌프 회로는 스탠바이 상태일 때 정상적인 경우에는 별 무리가 발생하지는 않지만 셀프 리프래시 모드로 동작할 때는 전류의 소모를 줄이는 것이 최우선인데 전류 분배기로 구성된 검출부로부터 많은 양의 전류가 소모되는 문제점이 발생하게 된다.

따라서 본 발명의 목적은 대기 상태에서 메인 펌프 회로가 셀프 리프래시 모드로 진입하게 되면 검출부의 동작을 중단시켜 그로 인한 전류 소모의 양을 줄이기 위한 것이다.

도 1A는 종래의 기술에 따른 스탠 바이시 고전압 발생 회로의 구성을 개략적으로 보여주는 블록도:

도 1B는 도 1A의 셀프 리프래시 모드에서 고전압 발생 회로를 보여주는 블록도:

도 2A는 본 발명의 실시예에 따른 대기 동작시 고전압 발생 회로의 구성을 보여주는 블록도:

도 2B는 본 발명의 실시예에 따른 셀프 리프래시 모드시 고전압 발생 회로의 구성을 보여주는 블록도;

도 3은 본 발명의 실시예에 따른 검출부의 구성을 상세하게 보여주는 회로도:

도 4는 발진부의 구성을 보여주는 회로도:

도 5는 셀프 리프래시 모드시 메인 펌프 회로의 출력 타이밍도:

*도면의 주요부분에 대한 부호 설명

110 : 검출부 120 : 발진부

130 : 고전압 발생부

(구성)

상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 대기 상태일 때 고전압을 발생하는 메인 펌프 회로를 갖는 반도체 메모리 장치에 있어서, 상기 대기시의 셀프 리프래시 모드에서 메인 펌프 회로는 외부로부터 인가된 셀프 리프래시 진입 신호에 응답하여 외부로부터 인가된 고전압의 레벨을 검출하고, 검출 신호를 발생하는 검출 수단과; 소정 주기를 갖는 발진 신호를 발생하는 발진 수단과; 상기 발진 신호에 응답하여 고전압을 발생하는 고전압 발생 수단을 포함하는 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 검출 수단은 활성화되는 셀프 리프래시 진입 신호가 인가될 때, 비활성화되는 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 검출 수단은 내부 전원전압이 인가되는 전원 단자와; 접지전압이 인가되는 접지 단자와; 제 1 노드와; 게이트가 접지되고, 소오스가 전원 단자에 접속되는 PMOS 트랜지스터와; 게이트가 상기 셀프 리프래시 진입 신호를 인가받고, 소오스가 상기 PMOS 트랜지스터의 드레인에 접속되는 PMOS 트랜지스터와; 게이트에 펌프 전압이 인가되고, 드레인이 상기 제 2 PMOS 트랜지스터의 드레인에 접속되고, 소오스가 제 1 노드에 접속되는 제 1 NMOS 트랜지스터와; 게이트에 내부 전원전압이 인가되고, 타 게이트에 고전압이 인가되고 상기 제 1 노드와 접지단자사이에 드레인과 소오스가 직렬 접속되는 NMOS 트랜지스터들과; 상기 제 1 노드와 출력단 사이에 접속되는 인버터를 포함한다.

바람직한 실시예에 있어서 상기 발진 수단은 상기 검출 신호가 하이레벨일 때, 주기를 갖는 발진 신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치의 고전압 발생 회로.

바람직한 실시예에 있어서, 상기 고전압 발생 수단은 상기 발진 신호의 주기에 따라 그 전압 레벨이 결정되는 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 검출 수단은 상기 셀프 리프래시 진입 신호에 응답하여 온오프되는 상기 제 2 PMOS 트랜지스터에 따라 검출 신호의 레벨이 결정되는 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 발진 수단은 복수 개의 인버터들과 MOS 트랜지스터들을 포함한다.

(실시예)

이하 본 발명의 바람직한 실시예에 따른 참고 도면들 도 2A내지 도 2B, 도 3, 도 4, 도 5에 의거하여 설명하면 다음과 같다.

도 2는 대기 상태에서 메인 펌프 회로의 구성을 보여주는 블록도이다.

메인 펌프 회로는 정상적인 경우에 검출부(110'), 발진부(120'), 그리고 고전압 발생부(130')를 구비하고 있으며, 검출부(110')는 인가받은 고전압(Vpp)의 레벨을 검출하고 이에 따른 검출 신호(OSCinput)를 발생한다. 발진부(120')는 주기를 조절하여 발진 신호(OSCoutput)를 출력하며, 고전압 발생부(130)는 소정 주기를 갖는 발진 신호(OSCoutput)를 인가받아 승압된 고전압(Vpp)을 출력한다. 상기 고전압(Vpp)은 다시 검출부(110')에 인가됨으로써, 그 전압이 얻고자 하는 고전압 레벨인지를 판단하고, 그것의 아직 전압 레벨이 낮다면 발진부(120')와 고전압 발생부(130')를 동작시켜 좀더 승압된 전압(Vpp)을 공급하도록 한다.

도 2B는 셀프 리프래시 모드 진입시 메인 펌프 회로의 구성을 보여주는 블록도이다.

셀프 리프래시 모드로 진입하게 되면 메인 펌프 회로를 구성하고 있는 검출부(110), 발진부(120), 그리고 고전압 발생부(130)는 동작이 수행된다. 여기서 상기 정상적인 경우와 동작을 비교하기 위하여 참조번호는 도 2A와 동일시 하지 않는다. 스탠바이 상태에서 셀프 리프래시 모드로 진입할 때, 하이레벨의 리프래시 진입 신호(PSELF)가 검출부(110)에 인가되면 상기 검출부(110)는 동작을 중단하게 되고, 상기 검출부의 동작 중단에 의해 검출부(110)로부터 소모되는 전류의 양은 줄어들게 된다. 발진부(120)는 외부나 자체로서 주기를 짧게 하여 발진 신호(OSCoutput)를 고전압 발생부(130)에 인가함으로써 승압된 고전압(Vpp)이 발생된다. 그래서 상기 발진 신호(OSCoutput)의 주기 조절에 따라 고전압(Vpp)의 레벨이 결정된다.

도 3은 검출부의 구성을 보여주는 회로도이다.

검출부(110)는 접지된 게이트와 내부 전원전압(IVC)이 인가되는 소오스와 드레인을 갖는 PMOS 트랜지스터(MP1)와 게이트에 리프래시 진입 신호(PSELF)가 인가되고, 소오스가 상기 PMOS 트랜지스터(MP1)의 드레인에 접속되는 PMOS 트랜지스터(MP2)와 상기 PMOS 트랜지스터(MP2)의 드레인과 접지사이에 직렬 연결되는 NMOS 트랜지스터들(MN1, MN2, MN3)과 인버터(I1)를 포함한다. 만일 스탠바이 상태에서 셀프 리프래시 모드로 진입하게 되면 하이레벨의 리프래시 진입 신호(PSELF)가 PMOS 트랜지스터의 게이트에 전달됨에 따라 상기 PMOS 트랜지스터(MP2)는 턴-오프된다. 그로 인해 검출부(110)는 동작을 중단하고, 발진부(120)에서 주기를 달리 조절하여 발진 신호(OSCoutput)를 출력하며, 이는 고전압 발생부(130)에 인가됨으로써 고전압을 공급한다. 이때 상기 검출부(110)가 동작을 중단함에 따라 검출부(110)가 소모하던 전류를 줄일 수 있게 되었으며, 대신 발진 신호(OSCinput)의 주기를 조절함으로써 고전압의 출력을 조절할 수가 있게 되었다.

도 4는 발진 회로의 구성을 보여주는 회로도이고, 도 5는 셀프 리프래시 모드에서 신호들의 출력 파형도이다.

발진부(120)는 제 3 노드(N2)에 접속되는 게이트와 내부 전원전압(IVC)이 인가되는 소오스와 제 2 노드(N2)에 접속되는 드레인을 갖는 PMOS 트랜지스터(MP3)를 갖고, 제 3 노드(N3)에 접속되는 게이트와 제 2 노드(N2)에 접속되는 드레인을 갖는 NMOS 트랜지스터(MN4)를 포함한다. 그리고 게이트에 상기 검출 신호(OSCinput)가 인가되고, 드레인이 상기 NMOS 트랜지스터(MN4)의 소오스에 접속되고, 드레인이 접지되는 NMOS 트랜지스터(MN5)와 제 2 노드(N2)와 제 3 노드(N3)에 직렬 연결되는 복수 개의 인버터들(I1, I2, I3, I4)을 포함한다.

도 4 및 도 5를 참고하면, 상기 셀프 리프래시 진입 신호(PSELF)가 활성화될 때, 검출부(110)로부터 ″H″의 검출 신호(OSCinput)가 출력되며, 이는 발진부(120)의 입력단에 전달된다. 상기 신호에 응답하여 전류가 접지로 디스챠아지되어 ″L″의 신호를 제 1 인버터(I1)에 전달한다. 이는 반전되어 제 2 인버터(I2)의 입력단에 ″H″의 신호로 전달되면 이는 또 다시 반전되어 ″L″의 발진 신호(OSCoutput)를 출력한다. 상기 발진 신호(OSCoutput)를 제 3 인버터(I3) 및 제 4 인버터(I4)를 거쳐 ″L″의 신호를 PMOS 트랜지스터(MP3)의 게이트에 전달함으로써 제 2 노드(N2)는 ″H″의 신호를 유지한다. 그러면 상기와 같은 동작에 의해 인버터들(I1, I2)은 신호를 반전시켜 ″H″의 발진 신호(OSCoutput)를 출력하고, 이는 다시 인버터들(I3, I4)을 거쳐 ″H″의 신호가 NMOS 트랜지스터(MN4)의 게이트에 전달됨으로써 제 2 노드(N2)로 로우 레벨의 신호가 전달된다.

상기와 같은 동작에 의해 상기 발진부(120)는 일정 주기를 갖고 토글링되는 발진 신호(OSCoutput)를 출력하며, 도 4에는 도시되지 않았지만 발진부(120)의 인버터들(I1, I2, I3, I4) 사이에는 일단이 접지된 커패시터들의 타단이 연결되어 각 인버터를 거쳐 커패시터에 챠지(charge)되었다가 디스챠아지(discharge)됨으로써 발진 신호(OSCoutput)가 출력된다. 상기 발진 신호(OSCoutput)의 주기는 외부나 내부에서 조절이 가능하므로 검출 회로(110)가 동작하지 않아도 발진 신호(OSCoutput)를 발생시킬 수가 있다. 그러므로 도 5에서와 같이 상기 발진 신호(OSCoutput)에 따라 고전압 발생부(130)도 동작을 수행한다.

그 결과, 셀프 리프래시 구간에서는 스탠 바이시 고전압(Vpp)을 검출하기 위한 검출부(110)를 사용하지 않고도 발진부(120)의 주기에 따라 고전압을 발생하게 된다. 그러므로 셀프 리프래시 구간에서 상기 검출부(110)가 소모하는 전류를 줄일 수 있으며, 셀프 리프래시 구간에 대해서 워드(word)나 바이트 단위(byte)로 고전압의 소모를 예측할 수가 있으므로 고전압 발생 회로를 최적화할 수 있는 장점들을 지니게 된다.

상술한 바와 같이, 셀프 리프래시 구간 동안에 검출부의 동작을 중단시켜 검출부로부터 소모되던 전류의 양을 줄일 수 있는 효과가 있다.

Claims

스탠바이 상태일 때, 고전압을 발생하는 메인 펌프 회로를 갖는 반도체 메모리 장치에 있어서,

스탠바이시 셀프 리프래시 모드에서 메인 펌프 회로는

외부로부터 인가된 셀프 리프래시 진입 신호(PSELF)에 응답하여 외부로부터 인가된 고전압의 레벨을 검출하고, 검출 신호(OSCinput)를 발생하는 검출 수단(110)과;

소정 주기를 갖는 발진 신호(OSCoutput)를 발생하는 발진 수단(120)과;

상기 발진 신호(OSCoutput)에 응답하여 고전압(Vpp)을 발생하는 고전압 발생 수단(130)을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 고전압 발생 회로.
제 1 항에 있어서,

상기 검출 수단(110)은

활성화되는 셀프 리프래시 진입 신호(PSELF)가 인가될 때, 비활성화되는 것을 특징으로 하는 반도체 메모리 장치의 고전압 발생 회로.
제 1 항에 있어서,

상기 검출 수단(110)은

내부 전원전압(IVC)이 인가되는 전원 단자(1)와;

접지전압(VSS)이 인가되는 접지 단자(2)와;

제 1 노드(N1)와;

게이트가 접지되고, 소오스가 전원 단자(1)에 접속되는 제 1 PMOS 트랜지스터(MP1)와;

게이트가 상기 셀프 리프래시 진입 신호(PSELF)를 인가받고, 소오스가 상기 제 1 PMOS 트랜지스터(MP1)의 드레인에 접속되는 제 2 PMOS 트랜지스터(MP2)와;

게이트에 고전압(Vpp)이 인가되고, 드레인이 상기 제 2 PMOS 트랜지스터(MP2)의 드레인에 접속되고, 소오스가 제 1 노드(N1)에 접속되는 제 1 NMOS 트랜지스터(MN1)와;

게이트에 내부 전원전압(IVC)이 인가되고, 타 게이트에 고전압(Vpp)이 인가되고 상기 제 1 노드(N1)와 접지단자(2)사이에 드레인과 소오스가 직렬 접속되는 NMOS 트랜지스터들(MN2, MN3)과;

상기 제 1 노드(N1)와 검출 신호 출력단 사이에 접속되는 인버터(I1)를 포함하는 반도체 메모리 장치의 고전압 발생 회로.
제 1 항에 있어서,

상기 발진 수단(120)은

상기 검출 신호(OSCinput)가 하이레벨일 때, 일정 주기를 갖는 발진 신호(OSCoutput)를 발생하는 것을 특징으로 하는 반도체 메모리 장치의 고전압 발생 회로.
제 1 항에 있어서,

상기 고전압 발생 수단(130)은

상기 발진 신호(OSCoutput)의 주기에 따라 고전압 레벨이 결정되는 것을 특징으로 하는 반도체 메모리 장치의 고전압 발생 회로.
제 3 항에 있어서,

상기 검출 수단(110)은

상기 셀프 리프래시 진입 신호(PSELF)에 응답하여 온오프되는 상기 제 2 PMOS 트랜지스터(MP2)에 따라 검출 신호(OSCinput)의 레벨이 결정되는 것을 특징으로 하는 반도체 메모리 장치의 고전압 발생 회로.
제 1 항에 있어서,

상기 발진 수단(130)은

PMOS 트랜지스터(MP3)와 NMOS 트랜지스터들(MN4, MN5)과 짝수개의 인버터들(I1, I2, I3, I4)을 포함하는 반도체 메모리 장치의 고전압 발생 회로.