KR20220006002A

KR20220006002A - 전원제어회로

Info

Publication number: KR20220006002A
Application number: KR1020210088121A
Authority: KR
Inventors: 타카히코 사토
Original assignee: 윈본드 일렉트로닉스 코포레이션
Priority date: 2020-07-07
Filing date: 2021-07-05
Publication date: 2022-01-14
Also published as: KR102551496B1; JP2022014550A; TW202203537A; CN113922352B; TWI754596B; US11502600B2; JP7018095B2; US20220014096A1; CN113922352A

Abstract

[과제] 외부전원이 순시에 차단되었을 경우이더라도 내부전원을 확실하게 방전하는 것이 가능한 전원제어회로를 제공한다.
[해결 수단] 전원제어회로는, 외부전원의 전압을 검출하는 전압검출부(10)와, 외부전원에 의거해서 내부전원을 생성하는 내부전원 생성부(20, 30)와, 검출된 외부전원의 전압이 소정값 이하로 강하되었을 경우에, 외부전원의 전압(VDD)을 갖는 제1 제어신호(S1) 및 내부전원의 전압(V1)을 갖는 제2 제어신호(S2) 중 적어도 제2 제어신호(S2)에 의거해서 내부전원을 방전하도록 제어하는 제어부(40)를 포함한다.

Description

전원제어회로{POWER SUPPLY CONTROL CIRCUIT}

본 발명은 전원제어회로에 관한 것이다.

종래의 전원제어회로로서, 파워-온-리셋(power-on-reset) 회로가 알려져 있다(예를 들어, 특허문헌 1 내지 3). 파워-온-리셋 회로는, 예를 들어, 외부전원이 투입된 직후에 전원전압을 확보할 수 없는 상태에서 다른 회로의 동작이 안정하지 않게 되는 것을 피하기 위하여, 해당 다른 회로의 동작을 리셋 상태로 유지하고, 동작 전원이 확보되고 나서 리셋 상태를 해제하도록 구성되어 있다.

또한, 이러한 다른 회로를 구동하기 위한 내부전원이 외부전원으로부터 생성될 경우에는, 해당 다른 회로에 대한 파워-온-리셋을 실행하기 위하여, 외부전원의 차단(파워-오프(power-off)) 시에 내부전원을 방전해서, 해당 다른 회로의 동작을 정지할 필요가 있다. 그리고, 외부전원이 차단되었을 경우에 내부전원을 방전하도록 구성된 전원제어회로가 알려져 있다.

이 전원제어회로는, 예를 들어, 외부전원의 전압이 접지 레벨(0V)까지 서서히 강하되도록 외부전원이 차단될 경우에, 외부전원에 의해서 구동하는 회로를 이용해서 내부전원을 방전하도록 구성되어 있다.

CN

102377416

A

US

7816957

B

TW I543527 B

그러나, 예를 들어, 외부전원의 전압이 접지 레벨까지 순시에 강하되도록 외부전원이 차단될 경우에는, 내부전원을 방전하기 위한 회로의 동작이 순시에 정지함으로써, 내부전원을 방전하는 것이 곤란해진다. 이 경우, 외부전원이 차단되고 있는 동안뿐만 아니라 외부전원의 재투입 시에도 내부전원의 공급에 의해 계속해서 동작함으로써, 외부전원의 재투입 시에 파워-온-리셋이 실행되지 않는 회로가 존재할 수 있다. 이것에 의해, 외부전원의 재투입 시에 파워-온-리셋이 실행되는 회로와, 해당 파워-온-리셋이 실행되지 않는 회로가 혼재할 수 있으므로, 이들 회로 간에 동작의 불량이 발생하고, 나아가서는, 이들 회로를 설치한 디바이스가 고장날 가능성이 있다.

본 발명은 상기 과제를 감안하여 이루어진 것으로, 외부전원이 순시에 차단되었을 경우이더라도 내부전원을 확실하게 방전하는 것이 가능한 전원제어회로를 제공하는 것을 목적으로 한다.

상기 과제를 해결하기 위해서, 본 발명은, 외부전원의 전압을 검출하는 전압검출부와, 상기 외부전원에 의거해서 내부전원을 생성하는 내부전원 생성부와, 검출된 상기 외부전원의 전압이 소정값 이하로 강하되었을 경우에, 상기 외부전원의 전압을 갖는 제1 제어신호 및 상기 내부전원의 전압을 갖는 제2 제어신호 중 적어도 상기 제2 제어신호에 의거해서 상기 내부전원을 방전하도록 제어하는 제어부를 포함하는 전원제어회로를 제공한다.

본 발명의 전원제어회로에 따르면, 외부전원이 순시에 차단되었을 경우이더라도 내부전원을 확실하게 방전할 수 있다.

도 1은 본 발명의 제1 실시형태에 따른 전원제어회로의 구성예를 도시하는 블록도이다.
도 2는 본 발명의 제1 실시형태에 따른 전원제어회로의 제1 내부전원 생성부 및 제어부의 구성예를 도시하는 도면이다.
도 3(a)는 외부전원의 전압이 서서히 강하될 경우의 제1 내부전원의 전압의 추이를 나타내는 타임 차트이며, (b)는 외부전원의 전압이 서서히 강하될 경우의 제1 제어신호 및 제2 제어신호의 각각의 전압의 추이를 나타내는 타임 차트이다.
도 4(a)는 외부전원의 전압이 순시에 강하될 경우의 제1 내부전원의 전압의 추이를 나타내는 타임 차트이며, (b)는 외부전원의 전압이 순시에 강하될 경우의 제1 제어신호 및 제2 제어신호의 각각의 전압의 추이를 나타내는 타임 차트이다.
도 5는 본 발명의 제2 실시형태에 따른 전원제어회로의 제2 내부전원 생성부 및 제어부의 구성예를 도시하는 도면이다.
도 6(a)는 외부전원의 전압이 서서히 강하될 경우의 제1 내부전원 및 제2 내부전원의 각각의 전압의 추이를 나타내는 타임 차트이며, (b)는 외부전원의 전압이 서서히 강하될 경우의 제1 제어신호 및 제2 제어신호의 각각의 전압의 추이를 나타내는 타임 차트이다.
도 7(a)는 외부전원의 전압이 순시에 강하될 경우의 제1 내부전원 및 제2 내부전원의 각각의 전압의 추이를 나타내는 타임 차트이며, (b)는 외부전원의 전압이 순시에 강하될 경우의 제1 제어신호 및 제2 제어신호의 각각의 전압의 추이를 나타내는 타임 차트이다.
도 8은 본 발명의 제3 실시형태에 따른 전원제어회로의 제1 내부생성 회로, 제2 내부전원 생성부 및 제어부의 구성예를 도시하는 도면이다.
도 9(a)는 외부전원의 전압이 순시에 강하될 경우의 제1 내부전원 및 제2 내부전원의 각각의 전압의 추이를 나타내는 타임 차트이며, (b)는 외부전원의 전압이 순시에 강하될 경우의 제1 제어신호 및 제2 제어신호의 각각의 전압의 추이를 나타내는 타임 차트이다.

이하, 본 발명의 실시형태에 따른 전원제어회로에 대해서 첨부 도면을 참조해서 상세히 설명한다. 단, 이 실시형태는 예시이며, 본 발명은 이것으로 한정되는 것은 아니다.

또, 본 명세서 등에 있어서의 "제1", "제2", "제3" 등의 표기는, 어떤 구성 요소를 다른 구성 요소와 구별하기 위해서 사용되는 것이며, 해당 구성 요소의 수, 순서 또는 우선도 등을 한정하기 위한 것은 아니다. 예를 들면, "제1 요소" 및 "제2 요소"라는 기재가 존재할 경우, "제1 요소" 및 "제2 요소"라고 하는 2개의 요소만이 채용되는 것을 의미하는 것은 아니고, "제1 요소"가 "제2 요소"에 선행하지 않으면 안되는 것을 의미하는 것도 아니다.

(제1 실시형태)

도 1은 본 발명의 제1 실시형태에 따른 전원제어회로의 구성예를 도시하는 블록도이다. 전원제어회로는, 전압검출부(10)와, 제1 내부전원 생성부(20)와, 제2 내부전원 생성부(30)와, 제어부(40)를 포함한다. 또, 전압검출부(10), 제1 내부전원 생성부(20), 제2 내부전원 생성부(30) 및 제어부(40)의 각각에는, 외부전원의 전압(VDD)이 공급되고 있다. 또한, 제1 내부전원 생성부(20) 및 제2 내부전원 생성부(30)의 각각은 본 발명에 있어서의 "내부전원 생성부"의 일례이다.

여기서, 본 실시형태에서는, 제1 내부전원을 방전할 경우를 일례로서 설명한다.

이 전원제어회로는, 임의의 전자 디바이스에 설치되어도 되고, 예를 들면 DRAM(Dynamic Random Access Memory) 등의 메모리 디바이스에 설치되어도 된다. 이러한 메모리 디바이스는, 소비전력 및 속도성능을 최적화하기 위하여, 전압이 다른 몇개의 내부전원을 가지고 있다. 또한, 최근의 IoT(Internet of Things) 에지 디바이스(예를 들어, 스마트폰 등)에 이용되는 메모리 디바이스는, 주기적으로 단시간 동작한다. 여기서, 비동작 시의 대기 시간이 긴 것을 고려하면, 해당 대기 시간에 있어서 전원을 차단하는 것은, 메모리 디바이스의 소비 전력의 삭감이라고 하는 관점에 있어서 유효하다.

또, 이러한 메모리 디바이스에서는, 디커플링 커패시터가 커지면, 전원투입 전류나 스탠바이 누설 전류가 커지므로 바람직하지 못하다. 한편, 디커플링 커패시터가 작아지면, 공급되는 전력신호의 슬루레이트(slew rate)가 빨라진다(즉, 외부전원의 온/오프가 순시에 행해진다). 이 경우, 메모리 디바이스 내의 회로에 대해서 파워-온-리셋을 실행하기 위하여, 외부전원이 순시에 차단될 경우이더라도 내부전원을 확실하게 방전하는 것이 요구되고 있다.

그래서, 본 실시형태의 전원제어회로를 메모리 디바이스에 설치한 경우에는, 외부전원이 순시에 차단된 경우더라도 내부전원을 확실하게 방전할 수 있고, 메모리 디바이스 내의 회로에 대해서 파워-온-리셋을 확실하게 실행할 수 있으므로, 바람직하다.

전압검출부(10)는 외부전원의 전압(VDD)을 검출한다. 또, 전압검출부(10)는, 검출된 외부전원의 전압(VDD)이 소정의 역치전압(Vth)(도 3에 도시함)보다도 높은지의 여부를 판별한다. 또한, 전압검출부(10)는, 검출된 외부전원의 전압(VDD)이 역치전압(Vth) 이하라고 판별한 경우에, 전압(VDD)을 갖는(전압(VDD)의 전위와 동등한 전위를 갖는) 검출전압신호(S)를 제어부(40)에 출력한다. 또, 전압검출부(10)는 주지의 전압검출회로에 의해서 구성되어도 된다.

제1 내부전원 생성부(20)는, 외부전원에 의거해서 제1 내부전원을 생성한다. 여기서, 제1 내부전원은, 전압(V1)(예를 들어, V1 <VDD)을 갖는다. 또, 제1 내부전원 생성부(20)는, 생성한 제1 내부전원을, 제1 내부전원에 의해서 구동하는 다른 회로(도시 생략)에 공급한다. 또한, 제1 내부전원 생성부(20)는, 제1 내부전원이 공급되는 회로에 따라서 전압(V1)의 레벨을 변환하기 위한 레벨 컨버터나 제어 회로 등을 구비해도 된다.

제2 내부전원 생성부(30)는, 외부전원에 의거해서 제2 내부전원을 생성한다. 여기서, 제2 내부전원은, 예를 들어, 제1 내부전원의 전압(V1)보다도 높은 전압(V2)(예를 들어, V2>VDD)을 가져도 된다. 또한, 제2 내부전원 생성부(30)는, 생성된 제2 내부전원을, 제2 내부전원에 의해 구동하는 다른 회로(도시 생략)에 공급한다. 또, 제2 내부전원 생성부(30)는, 제2 내부전원이 공급되는 회로에 따라서 전압(V2)의 레벨을 변환하기 위한 레벨 컨버터나 제어 회로 등을 구비해도 된다.

제어부(40)는, 검출된 외부전원의 전압(VDD)이 역치전압(Vth) 이하로 강하된 경우에, 외부전원의 전압(VDD)을 갖는 제1 제어신호(S1) 및 제1 내부전원(내부전원)의 전압을 갖는 제2 제어신호(S2) 중 적어도 제2 제어신호(S2)에 의거해서 제1 내부전원을 방전하도록 제어한다. 또, 역치전압(Vth)은 본 발명에 있어서의 "소정값"의 일례이다.

도 2는 본 실시형태에 따른 전원제어회로의 제1 내부전원 생성부(20) 및 제어부(40)의 구성예를 도시하는 도면이다. 제1 내부전원 생성부(20)는, 외부전원에 의거해서 제1 내부전원을 생성하는 제1 내부전원 생성회로(21)와, 제1 내부전원(내부전원)과 접지 사이에 접속된 스위치부(22)를 구비해도 된다. 또, 스위치부(22)는 본 발명에 있어서의 "제1 스위치부"의 일례이다.

제1 내부전원 생성회로(21)는, 예를 들면 레귤레이터(regulator) 등을 이용해서 전압(VDD)을 전압(V1)으로 강압하는 것 등에 의해서 생성된 제1 내부전원을, 다른 회로에 공급(출력)해도 된다. 또한, 제1 내부전원 생성회로(21)는 주지의 내부전원 생성회로에 의해서 구성되어도 된다.

스위치부(22)는, 제1 내부전원(내부전원)과 접지 사이에 접속된 N채널형의 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)(22a)이며, 외부전원의 전압(VDD)이 역치전압(Vth)(소정값) 이하로 강하되었을 경우에, 제1 제어신호(S1)의 입력에 의해서 온 상태가 되는 MOSFET(22a)를 구비해도 된다. 이것에 의해, 외부전원의 전압(VDD)이 역치전압(Vth) 이하로 강하되었을 경우에, 제1 제어신호(S1)의 입력에 의해서, 제1 내부전원으로부터 접지에의 MOSFET(22a)를 개재한 전류경로를 형성할 수 있다. 또한, MOSFET(22a)는 본 발명에 있어서의 "제2트랜지스터"의 일례이다.

본 실시형태에 있어서, MOSFET(22a)의 드레인은 제1 내부전원 생성회로(21)의 출력 전압(V1)에 접속되어 있다. 또, MOSFET(22a)의 소스는 접지에 접속되어 있다. 또한, MOSFET(22a)의 게이트에는 제어부(40)로부터 출력된 제1 제어신호(S1)가 인가된다.

또한, 스위치부(22)는, 제1 내부전원(내부전원)과 접지 사이에 접속된 N채널형의 MOSFET(22b)이며, 외부전원의 전압(VDD)이 역치전압(Vth)(소정값) 이하로 강하되었을 경우에, 제2 제어신호(S2)의 입력에 의해 온 상태가 되는 MOSFET(22b)를 구비해도 된다. 이것에 의해, 외부전원의 전압(VDD)이 역치전압(Vth) 이하로 강하되었을 경우에, 제2 제어신호(S2)의 입력에 의해서, 제1 내부전원으로부터 접지에의 MOSFET(22b)를 개재한 전류경로를 형성할 수 있다. 또, MOSFET(22b)는 본 발명에 있어서의 "제1 트랜지스터"의 일례이다.

본 실시형태에 있어서, MOSFET(22b)의 드레인은 제1 내부전원 생성회로(21)의 출력 전압(V1)에 접속되어 있다. 또한, MOSFET(22b)의 소스는 접지에 접속되어 있다. 또한, MOSFET(22b)의 게이트에는 제어부(40)로부터 출력된 제2 제어신호(S2)가 인가된다.

제어부(40)는, 외부전원을 이용해서 검출전압신호(S)(외부전원의 전압을 갖는 신호)를 논리반전시킨 신호를 반전 신호로서 출력하는 제1 인버터(41)와, 제1 내부전원(내부전원)을 이용해서 반전 신호를 논리반전시킨 신호를 제2 제어신호(S2)로서 출력하는 제2 인버터(42)를 구비해도 된다. 이것에 의해, 제어부(40)는, 예를 들어, 검출전압신호(S)가 하이 레벨인 경우에, 하이 레벨의 제2 제어신호(S2)를 출력할 수 있다. 또한, 외부전원의 전압(VDD)이 접지 레벨인 경우에는, 로(low) 레벨의 신호가 제2 인버터(42)에 입력되고, 하이 레벨의 제2 제어신호(S2)가 제2 인버터(42)로부터 출력된다. 따라서, 제어부(40)는, 예를 들어, 외부전원의 전압(VDD)이 접지 레벨인 경우이더라도, 하이 레벨의 제2 제어신호(S2)를 출력할 수 있다.

또한, 제어부(40)는, 외부전원을 이용해서 반전 신호를 논리반전시킨 신호를 제1 제어신호(S1)로서 출력하는 제3 인버터(43)을 구비해도 된다. 이것에 의해, 제어부(40)는, 예를 들어, 검출전압신호(S)가 하이 레벨인 경우에는, 하이 레벨의 제1 제어신호(S1)를 출력할 수 있다. 또한, 제어부(40)는, 검출전압신호(S)가 로(low) 레벨인 경우에, 로 레벨의 제1 제어신호(S1)를 출력한다.

본 실시형태에 있어서, 제1 인버터(41)에는 외부전원의 전압(VDD)이 공급되고 있다. 또한, 제1 인버터(41)의 입력 단자는 검출전압신호(S)에 접속되어 있다.

본 실시형태에 있어서, 제2 인버터(42)에는, 제1 내부전원의 전압(V1)이 공급되고 있다. 또, 제2 인버터(42)의 입력 단자는 제1 인버터(41)의 출력 단자에 접속되어 있다. 또한, 제2 인버터(42)의 출력 단자는 MOSFET(22b)의 게이트에 접속되어 있다.

본 실시형태에 있어서, 제3 인버터(43)에는, 외부전원의 전압(VDD)이 공급되고 있다. 또, 제3 인버터(43)의 입력 단자는 제1 인버터(41)의 출력 단자에 접속되어 있다. 또한, 제3 인버터(43)의 출력 단자는 MOSFET(22a)의 게이트에 접속되어 있다.

또한, 제어부(40)는 제1 제어신호(S1) 및/또는 제2 제어신호(S2)에 의거해서, 제1 내부전원(내부전원)과 접지 사이에 접속된 스위치부(22)(제1 스위치부)를 온 상태로 함으로써, 제1 내부전원을 방전하도록 제어해도 된다. 이 경우, 제1 제어신호(S1) 및/또는 제2 제어신호(S2)에 의거해서 스위치부(22)를 온 상태로 함으로써, 제1 내부전원으로부터 접지에의 전류경로가 형성되므로, 제1 내부전원을 방전할 수 있다.

본 실시형태에 있어서, 제어부(40)는, 하이 레벨의 제1 제어신호(S1)를 MOSFET(22a)의 게이트에 출력해서 MOSFET(22a)를 온 상태로 함으로써, 제1 내부전원을 방전하도록 제어한다. 또한, 본 실시형태에 있어서, 제어부(40)는, 하이 레벨의 제2 제어신호(S2)를 MOSFET(22b)의 게이트에 출력해서 MOSFET(22b)를 온 상태로 함으로써, 제1 내부전원을 방전하도록 제어한다.

다음에, 본 실시형태의 전원제어회로의 동작에 대해서 도 3을 참조해서 설명한다. 도 3(a)는 외부전원의 전압(VDD)이 서서히 강하될 경우의 제1 내부전원의 전압(V1)의 추이를 나타내는 타임 차트이고, 도 3(b)는 외부전원의 전압(VDD)이 서서히 강하할 경우의 제1 제어신호(S1) 및 제2 제어신호(S2)의 각각의 전압의 추이를 나타내는 타임 차트이다.

도 3(a)에 나타낸 바와 같이, 외부전원으로부터 일정한 전압(VDD)(>Vth)이 공급되고 있는 동안, 제1 내부전원 생성부(20)에 의해서, 회로 구동용의 일정한 전압(V1)이 생성된다. 이 기간에서는, 전압(VDD)이 역치전압(Vth)보다도 높으므로, 전압검출부(10)는 로 레벨의 검출전압신호(S)를 제어부(40)에 출력한다.

이 경우, 제1 내부전원 생성부(20)의 MOSFET(22a)는, 제어부(40)로부터 출력된 로 레벨의 제1 제어신호(S1)가 게이트에 인가되는 것에 의해서 오프 상태가 된다. 또한, 제어부(40)의 제1 인버터(41)는, 로 레벨의 검출전압신호(S)가 입력되면, 로 레벨로부터 하이 레벨로 논리반전된 반전 신호를 출력한다. 또한, 제어부(40)의 제2 인버터(42)는, 하이 레벨의 반전 신호가 입력되면, 하이 레벨로부터 로 레벨로 논리반전된 신호를 제2 제어신호(S2)로서 출력한다. 이 경우, 제1 내부전원 생성부(20)의 MOSFET(22b)는, 로 레벨의 제2 제어신호(S2)가 게이트에 인가되는 것에 의해서 오프 상태가 된다. 이것에 의해, 제1 내부전원의 전압(V1)로부터 접지에의 전류경로가 형성되지 않으므로, 제1 내부전원은 다른 회로에 공급된다.

다음에, 시간 t1에 있어서 외부전원의 차단이 개시됨으로써 외부전원의 전압(VDD)이 서서히 강하되고, 시간 t2에 있어서 외부전원의 전압(VDD)이 역치전압(Vth) 이하가 되면, 전압검출부(10)는 하이 레벨의 검출전압신호(S)를 출력한다. 여기서, 제어부(40)의 제1 인버터(41)는, 하이 레벨의 검출전압신호(S)가 입력되면, 하이 레벨로부터 로 레벨로 논리반전된 반전 신호를 출력한다. 또한, 제어부(40)의 제2 인버터(42)는, 로 레벨의 반전 신호가 입력되면, 로 레벨로부터 하이 레벨로 논리반전된 신호를 제2 제어신호(S2)로서 출력한다. 또, 제2 제어신호(S2)의 전압은, 도 3(b)에 나타낸 바와 같이, 제1 내부전원의 전압(V1)과 동등하다. 또한, 제어부(40)의 제3 인버터(43)는, 로 레벨의 반전 신호가 입력되면, 로 레벨로부터 하이 레벨로 논리반전된 신호를 제1 제어신호(S1)로서 출력한다. 또, 제1 제어신호(S1)의 전압은, 도 3(b)에 나타낸 바와 같이, 외부전원의 전압(VDD)과 동등하다.

이 경우, 제1 내부전원 생성부(20)의 MOSFET(22a)는, 하이 레벨의 제1 제어신호(S1)가 게이트에 인가되는 것에 의해서 온 상태가 된다. 이것에 의해, 제1 내부전원으로부터 접지에의 MOSFET(22a)를 개재한 전류경로가 형성되고, 제1 내부전원이 방전된다. 또한, 제1 내부전원 생성부(20)의 MOSFET(22b)는, 하이 레벨의 제2 제어신호(S2)가 게이트에 인가되는 것에 의해서 온 상태가 된다. 이것에 의해, 제1 내부전원으로부터 접지에의 MOSFET(22b)를 개재한 전류경로가 형성되고, 제1 내부전원이 방전된다.

다음에, 외부전원의 전압(VDD)이 순시에 강하될 경우의 본 실시형태의 전원제어회로의 동작에 대해서 도 4를 참조해서 설명한다. 도 4(a)는 외부전원의 전압(VDD)이 순시에 강하될 경우의 제1 내부전원의 전압(V1)의 추이를 나타내는 타임 차트이고, 도 4(b)는 외부전원의 전압(VDD)이 순시에 강하될 경우의 제1 제어신호(S1) 및 제2 제어신호(S2)의 각각의 전압의 추이를 나타내는 타임 차트이다.

도 3을 참조해서 설명한 경우와 마찬가지로, 외부전원으로부터 일정한 전압(VDD)(>Vth)이 공급되고 있는 동안, 전압검출부(10)는 로 레벨의 검출전압신호(S)를 출력한다. 또한, 제어부(40)는 로 레벨의 제1 제어신호(S1)와 로 레벨의 제2 제어신호(S2)를 출력한다. 따라서, 제1 내부전원은 방전될 일 없이 다른 회로에 공급된다.

다음에, 시간 t3에 있어서 외부전원이 차단되면, 외부전원의 전압(VDD)이 순시에 접지 레벨까지 강하된다. 이때, 전압검출부(10)는, 시간 t3에 있어서 하이 레벨의 검출전압신호(S)를 출력하지만, 이 검출전압신호(S)는, 하이 레벨로부터 로 레벨로 즉시 변화되어, 로 레벨의 상태를 유지한다.

한편, 제어부(40)의 제1 인버터(41)는, 로 레벨의 검출전압신호(S)를 논리반전시켜, 하이 레벨의 반전 신호로서 출력한다. 여기서, 반전 신호의 전압은 외부전원의 전압(VDD)(접지 레벨)와 동등하므로, 로 레벨의 신호가 제2 인버터(42)에 입력된다. 그리고, 제2 인버터(42)는, 로 레벨의 반전 신호를 논리반전시켜, 하이 레벨의 제2 제어신호(S2)로서 출력한다. 여기서, 제2 제어신호(S2)의 전압은, 도 4(b)에 나타낸 바와 같이, 제1 내부전원의 전압(V1)과 동등하다. 또, 제3 인버터(43)로부터 출력되는 제1 제어신호(S1)는, 도 4(b)에 나타낸 바와 같이, 시간 t3에 있어서 하이 레벨이 되지만, 검출전압신호(S)와 마찬가지로, 즉시 로 레벨로 변화되어, 로 레벨의 상태를 유지한다.

제1 내부전원 생성부(20)의 MOSFET(22b)는, 하이 레벨의 제2 제어신호(S2)가 게이트에 인가되는 것에 의해서 온 상태가 된다. 이것에 의해, 제2 제어신호(S2)가 하이 레벨인 동안(제1 내부전원이 잔존하는 동안), 제1 내부전원으로부터 접지에의 MOSFET(22b)를 개재한 전류경로가 형성되어, 제1 내부전원이 방전된다.

전술한 바와 같이, 본 실시형태의 전원제어회로에 따르면, 제1 내부전원(내부전원)의 전압(V1)을 갖는 제2 제어신호(S2)에 의거해서 제1 내부전원이 방전되므로, 예를 들어, 외부전원이 순시에 차단되었을 경우이더라도, 제1 내부전원이 잔존하는 동안, 제2 제어신호(S2)에 의거해서 제1 내부전원을 방전하는 것이 가능하게 된다. 이것에 의해, 외부전원이 순시에 차단되었을 경우이더라도 제1 내부전원을 확실하게 방전할 수 있다.

(제2 실시형태)

이하, 본 발명의 제2 실시형태에 대해서 설명한다. 본 실시형태의 전원제어회로는, 제2 내부전원을 방전하는 점에 있어서, 제1 실시형태와 다르다. 이하, 제1 실시형태와 다른 구성에 대해서 설명한다.

도 5는 본 실시형태에 따른 전원제어회로의 제2 내부전원 생성부(30) 및 제어부(40)의 구성예를 도시하는 도면이다. 제2 내부전원 생성부(30)는, 외부전원에 의거해서 제2 내부전원을 생성하는 제2 내부전원 생성회로(31)와, 제1 레벨 시프트 회로(32)와, 제2 레벨 시프트 회로(33)와, NOR 회로(34)와, 제2 내부전원(내부전원)과 외부전원 사이에 접속된 스위치부(35)를 구비해도 된다. 또, 스위치부(35)는 본 발명에 있어서의 "제2 스위치부"의 일례이다.

제2 내부전원 생성회로(31)는, 예를 들면 차지 펌프 등을 이용해서 전압(VDD)을 전압(V2)으로 승압하는 등에 의해서 생성한 제2 내부전원을, 다른 회로에 공급(출력)해도 된다. 또한, 제2 내부전원 생성회로(31)는 주지의 내부전원 생성회로에 의해서 구성되어도 된다.

제1 레벨 시프트 회로(32)는, 외부전원의 전압(VDD)이 공급되는 인버터(32a)와, 2개의 N채널형의 MOSFET(32b, 32c)와, 2개의 P채널형의 MOSFET(32d, 32e)를 포함한다.

MOSFET(32b)의 드레인은 MOSFET(32d)의 드레인-소스 간을 개재해서 제2 내부전원의 출력 전압(V2)에 접속되어 있고, MOSFET(32e)의 게이트에도 접속되어 있다. 또한, MOSFET(32b)의 게이트는, 인버터(32a)의 입력 단자에 접속되어 있고, 제어부(40)의 제3 인버터(43)의 출력 단자에도 접속되어 있다. 이것에 의해, MOSFET(32b)의 게이트 및 인버터(32a)의 입력 단자의 각각에는, 제어부(40)로부터 출력된 제1 제어신호(S1')가 인가된다. 또, 제1 제어신호(S1')의 전압은, 외부전원의 전압(VDD)과 동등하다. 또한, MOSFET(32b)의 소스는 접지에 접속되어 있다.

MOSFET(32c)의 드레인은, MOSFET(32e)의 드레인-소스 간을 개재해서 제2 내부전원의 출력 전압(V2)에 접속되어 있고, MOSFET(32d)의 게이트 및 NOR 회로(34)의 한쪽의 입력 단자의 각각에도 접속되어 있다. 또, MOSFET(32c)의 게이트는, 인버터(32a)의 출력 단자 및 스위치부(35)의 MOSFET(35b)(후술함)의 게이트의 각각에 접속되어 있다. 또한, MOSFET(32c)의 소스는 접지에 접속되어 있다.

제2 레벨 시프트 회로(33)는, 제1 내부전원의 전압(V1)이 공급되는 인버터(33a)와, 2개의 N채널형의 MOSFET(33b, 33c)와, 2개의 P채널형의 MOSFET(33d, 33e)를 포함한다.

MOSFET(33b)의 드레인은, MOSFET(33d)의 드레인-소스 간을 개재해서 제2 내부전원의 출력 전압(V2)에 접속되어 있고, MOSFET(33e)의 게이트에도 접속되어 있다. 또한, MOSFET(33b)의 게이트는, 인버터(33a)의 입력 단자에 접속되어 있고, 제어부(40)의 제2 인버터(42)의 출력 단자에도 접속되어 있다. 이것에 의해, MOSFET(33b)의 게이트 및 인버터(33a)의 입력 단자의 각각에는, 제어부(40)로부터 출력된 제2 제어신호(S2')가 인가된다. 또, 제2 제어신호(S2')의 전압은, 제1 내부전원의 전압(V1)과 동등하다. 또한, MOSFET(33b)의 소스는 접지에 접속되어 있다.

MOSFET(33c)의 드레인은, MOSFET(33e)의 드레인-소스 간을 개재해서 제2 내부전원의 출력 전압(V2)에 접속되어 있고, MOSFET(33d)의 게이트 및 NOR 회로(34)의 다른 쪽의 입력 단자의 각각에도 접속되어 있다. 또, MOSFET(33c)의 게이트는, 인버터(33a)의 출력 단자에 접속되어 있다. 또한, MOSFET(33c)의 소스는 접지에 접속되어 있다.

NOR 회로(34)에는 제2 내부전원의 전압(V2)이 공급되고 있다. 또한, NOR 회로(34)의 출력 단자는 스위치부(35)의 MOSFET(35a)(후술함)의 게이트에 접속되어 있다.

스위치부(35)는, 외부전원의 전압(VDD)이 역치전압(Vth)(소정값) 이하로 강하되었을 경우에, 제1 제어신호(S1') 및/또는 제2 제어신호(S2')의 입력에 의해서 온 상태가 되는 P채널형의 MOSFET(35a)를 구비해도 된다. 이것에 의해, 외부전원의 전압(VDD)이 역치전압(Vth) 이하로 강하되었을 경우에, 제1 제어신호(S1') 및/또는 제2 제어신호(S2')의 입력에 의해서, 제2 내부전원으로부터 외부전원에의 MOSFET(35a)를 개재한 전류경로를 형성할 수 있다. 또, MOSFET(35a)는 본 발명에 있어서의 "제3트랜지스터"의 일례이다.

또한, 스위치부(35)는, 외부전원의 전압(VDD)이 역치전압(Vth)(소정값) 이하로 강하되었을 경우 또는 외부전원이 오프 상태인 경우(외부전원의 전압(VDD)이 접지 레벨인 경우)에 온 상태가 되는 P채널형의 MOSFET(35b)를 구비해도 된다. 또, MOSFET(35a) 및 MOSFET(35b)는, 제2 내부전원(내부전원)과 외부전원 사이에 직렬로 접속되어도 된다. 이것에 의해, 외부전원의 전압(VDD)이 역치전압(Vth) 이하로 강하되었을 경우 또는 외부전원이 오프 상태일 경우에, 제2 내부전원으로부터 외부전원에의 MOSFET(35a) 및 MOSFET(35b)를 개재한 전류경로를 형성할 수 있다. 또, MOSFET(35b)는 본 발명에 있어서의 "제4 트랜지스터"의 일례이다.

본 실시형태에 있어서, MOSFET(35a)의 소스는, 제2 내부전원 생성회로(31)의 출력 전압(V2)에 접속되어 있다. 또한, MOSFET(35a)의 드레인은 MOSFET(35b)의 드레인-소스 간을 개재해서 외부전원의 출력 전압(VDD)에 접속되어 있다. 또, MOSFET(35a)와 MOSFET(35b)의 위치는 교체해도 된다.

제어부(40)는, 제1 제어신호(S1') 및/또는 제2 제어신호(S2')에 의거해서, 제2 내부전원(내부전원)과 외부전원 사이에 접속된 스위치부(35)(제2 스위치부)를 온 상태로 함으로써, 제2 내부전원을 방전하도록 제어해도 된다. 이 경우, 제1 제어신호(S1') 및/또는 제2 제어신호(S2')에 의거해서 스위치부(35)를 온 상태로 함으로써, 제2 내부전원으로부터 외부전원에의 전류경로가 형성되므로, 제2 내부전원을 방전할 수 있다.

본 실시형태에 있어서, 제어부(40)는 하이 레벨의 제1 제어신호(S1')를 제1 레벨 시프트 회로(32)에 출력해서 스위치부(35)의 MOSFET(35a) 및 MOSFET(35b)의 각각을 온 상태로 함으로써, 제2 내부전원을 방전하도록 제어한다. 또한, 본 실시형태에 있어서, 제어부(40)는 하이 레벨의 제2 제어신호(S2')를 제2 레벨 시프트 회로(33)에 출력해서 스위치부(35)의 MOSFET(35a)를 온 상태로 함으로써, 제2 내부전원을 방전하도록 제어한다.

다음에, 본 실시형태의 전원제어회로의 동작에 대해서 도 6을 참조해서 설명한다. 도 6(a)는 외부전원의 전압(VDD)이 서서히 강하할 경우의 제1 내부전원 및 제2 내부전원의 각각의 전압(V1, V2)의 추이를 나타내는 타임 차트이며, 도 6(b)는 외부전원의 전압(VDD)이 서서히 강하할 경우의 제1 제어신호(S1') 및 제2 제어신호(S2')의 각각의 전압의 추이를 나타내는 타임 차트이다.

또, 제1 내부전원의 전압(V1)의 추이에 대해서는 전술한 제1 실시형태와 마찬가지이므로, 여기서는, 제2 내부전원의 전압(V2)의 추이에 대해서 설명한다.

도 6(a)에 나타낸 바와 같이, 외부전원으로부터 일정한 전압(VDD)(>Vth)이 공급되고 있는 동안, 제2 내부전원 생성부(30)에 의해서, 회로 구동용의 일정한 전압(V2)이 생성된다. 이 기간에서는, 전압(VDD)이 역치전압(Vth)보다도 높으므로, 전압검출부(10)는 로 레벨의 검출전압신호(S)를 제어부(40)에 출력한다.

이 경우, 제어부(40)는, 전술한 제1 실시형태와 마찬가지로, 로 레벨의 제1 제어신호(S1')와 로 레벨의 제2 제어신호(S2')를 출력한다. 이때, 제2 내부전원 생성부(30)의 제1 레벨 시프트 회로(32)의 인버터(32a)는, 제1 제어신호(S1')가 입력되면, 제1 제어신호(S1')를 논리반전시킨 반전 신호를 출력한다. 따라서, 제2 내부전원 생성부(30)의 스위치부(35)의 MOSFET(35b)는, 인버터(32a)에 의해서 로 레벨로부터 하이 레벨로 논리반전된 신호가 게이트에 인가되는 것에 의해, 오프 상태가 된다.

또한, 제2 내부전원 생성부(30)의 제1 레벨 시프트 회로(32)에서는, 제1 제어신호(S1')가 로 레벨인 경우, MOSFET(32b)가 오프 상태로 되고 있고, MOSFET(32c)가 온 상태로 되고 있다. 이 경우, 제1 레벨 시프트 회로(32)는, 로 레벨의 신호를 NOR 회로(34)에 출력한다. 또, 제1 레벨 시프트 회로(32)의 상세한 동작은, 주지의 레벨 시프트 회로와 마찬가지여도 된다.

한편, 제2 내부전원 생성부(30)의 제2 레벨 시프트 회로(33)에서는, 제2 제어신호(S2')가 로 레벨인 경우, MOSFET(33b)가 오프 상태로 되고 있고, MOSFET(33c)가 온 상태로 되고 있다. 이 경우, 제2 레벨 시프트 회로(33)는, 로 레벨의 신호를 NOR 회로(34)에 출력한다. 또, 제2 레벨 시프트 회로(33)의 상세한 동작은, 주지의 레벨 시프트 회로와 마찬가지여도 된다. 그리고, 제2 내부전원 생성부(30)의 스위치부(35)의 MOSFET(35a)는, NOR 회로(34)에 있어서의 논리연산의 결과인 하이 레벨의 신호가 게이트에 인가되는 것에 의해서, 오프 상태가 된다.

따라서, 제2 내부전원의 전압(V2)으로부터 외부전원의 전압(VDD)에의 MOSFET(35a, 35b)를 개재한 전류경로가 형성되지 않으므로, 제2 내부전원은 다른 회로에 공급된다.

다음에, 시간 t4에 있어서 외부전원의 차단이 개시됨으로써 외부전원의 전압(VDD)이 서서히 강하되고, 시간 t5에 있어서 외부전원의 전압(VDD)이 역치전압(Vth) 이하가 되면, 전압검출부(10)는 하이 레벨의 검출전압신호(S)를 출력한다. 또, 제어부(40)는, 전술한 제1 실시형태와 마찬가지로, 하이 레벨의 제1 제어신호(S1')와 하이 레벨의 제2 제어신호(S2')를 출력한다. 여기서, 제1 제어신호(S1')의 전압은, 도 6(b)에 나타낸 바와 같이, 외부전원의 전압(VDD)과 동등하다. 또한, 제2 제어신호(S2')의 전압은, 도 6(b)에 나타낸 바와 같이, 제1 내부전원의 전압(V1)과 동등하다.

이 경우, 제2 내부전원 생성부(30)의 제1 레벨 시프트 회로(32)의 인버터(32a)는, 제1 제어신호(S1')가 입력되면, 제1 제어신호(S1')를 논리반전시킨 반전 신호를 출력한다. 따라서, 제2 내부전원 생성부(30)의 스위치부(35)의 MOSFET(35b)는, 인버터(32a)에 의해서 하이 레벨로부터 로 레벨로 논리반전된 신호가 게이트에 인가되는 것에 의해서, 온 상태가 된다.

또, 제2 내부전원 생성부(30)의 제1 레벨 시프트 회로(32)에서는, 제1 제어신호(S1')가 하이 레벨인 경우, MOSFET(32b)가 온 상태로 되고 있고, MOSFET(32c)가 오프 상태로 되고 있다. 이 경우, 제1 레벨 시프트 회로(32)는, 하이 레벨의 신호를 NOR 회로(34)에 출력한다. 한편, 제2 내부전원 생성부(30)의 제2 레벨 시프트 회로(33)에서는, 제2 제어신호(S2')가 하이 레벨인 경우, MOSFET(33b)가 온 상태로 되고 있고, MOSFET(33c)가 오프 상태로 되고 있다. 이 경우, 제2 레벨 시프트 회로(33)는, 하이 레벨의 신호를 NOR 회로(34)에 출력한다. 그리고, 제2 내부전원 생성부(30)의 스위치부(35)의 MOSFET(35a)는, NOR 회로(34)에 있어서의 논리연산의 결과인 로 레벨의 신호가 게이트에 인가되는 것에 의해서, 온 상태로 된다.

따라서, 제2 내부전원의 전압(V2)으로부터 외부전원의 전압(VDD)에의 MOSFET(35a, 35b)를 개재한 전류경로가 형성되어, 제2 내부전원이 방전된다(제2 내부전원의 전압(V2)이, 외부전원의 전압(VDD)과 함께 접지 레벨까지 강하된다).

다음에, 외부전원의 전압(VDD)이 순시에 강하될 경우의 본 실시형태의 전원제어회로의 동작에 대해서 도 7을 참조해서 설명한다. 도 7(a)는 외부전원의 전압(VDD)이 순시에 강하될 경우의 제1 내부전원 및 제2 내부전원의 각각의 전압(V1, V2)의 추이를 나타내는 타임 차트이며, 도 7(b)는 외부전원의 전압(VDD)이 순시에 강하될 경우의 제1 제어신호(S1') 및 제2 제어신호(S2')의 각각의 전압의 추이를 나타내는 타임 차트이다.

또, 여기서는, 제1 내부전원 및 제2 내부전원 중 제2 내부전원만을 방전할 경우를 일례로서 설명한다.

도 6을 참조해서 설명한 경우와 마찬가지로, 외부전원으로부터 일정한 전압(VDD)(>Vth)이 공급되고 있는 동안, 전압검출부(10)는 로 레벨의 검출전압신호(S)를 출력한다. 또한, 제어부(40)는 로 레벨의 제1 제어신호(S1')와 로 레벨의 제2 제어신호(S2')를 출력한다. 따라서, 제2 내부전원은 방전되는 일 없이 다른 회로에 공급된다.

다음에, 시간 t6에 있어서 외부전원이 차단되면, 외부전원의 전압(VDD)이 순시에 접지 레벨까지 강하된다. 이때, 전압검출부(10)는 시간 t6에 있어서 하이 레벨의 검출전압신호(S)를 출력하지만, 이 검출전압신호(S)는 하이 레벨로부터 로 레벨로 즉시 변화되어, 로 레벨의 상태를 유지한다.

이 경우, 제어부(40)는, 전술한 제1 실시형태와 마찬가지로, 하이 레벨의 제2 제어신호(S2')를 출력한다. 여기서, 제2 제어신호(S2')의 전압은 제1 내부전원의 전압(V1)과 동등하다. 또한, 제어부(40)는 로 레벨의 제1 제어신호(S1')를 출력한다.

제2 내부전원 생성부(30)의 제1 레벨 시프트 회로(32)의 인버터(32a)는, 로 레벨의 제1 제어신호(S1')가 입력되면, 제1 제어신호(S1')를 논리반전시킨 하이 레벨의 반전 신호를 출력한다. 여기서, 이 반전 신호의 전압은 외부전원의 전압(VDD)(접지 레벨)과 동등하므로, 로 레벨의 신호가 스위치부(35)의 MOSFET(35b)의 게이트에 인가된다. 이것에 의해, MOSFET(35b)는 온 상태가 된다.

또한, 제2 내부전원 생성부(30)의 제1 레벨 시프트 회로(32)에서는, 제1 제어신호(S1')가 로 레벨인 경우, MOSFET(32b)가 오프 상태로 되고 있고, MOSFET(32c)가 온 상태로 되고 있다. 이 경우, 제1 레벨 시프트 회로(32)는 로 레벨의 신호를 NOR 회로(34)에 출력한다. 한편, 제2 내부전원 생성부(30)의 제2 레벨 시프트 회로(33)에서는, 제2 제어신호(S2')가 하이 레벨인 경우, MOSFET(33b)가 온 상태로 되고 있고, MOSFET(33c)가 오프 상태로 되고 있다. 이 경우, 제2 레벨 시프트 회로(33)는 하이 레벨의 신호를 NOR 회로(34)에 출력한다. 그리고, 제2 내부전원 생성부(30)의 스위치부(35)의 MOSFET(35a)는, NOR 회로(34)에 있어서의 논리연산의 결과인 로 레벨의 신호가 게이트에 인가되는 것에 의해서, 온 상태가 된다.

따라서, 제2 내부전원의 전압(V2)으로부터 외부전원의 전압(VDD)에의 MOSFET(35a, 35b)를 개재한 전류경로가 형성되어, 제2 내부전원이 방전된다(제2 내부전원의 전압(V2)이 외부전원의 전압(VDD)과 함께 접지 레벨까지 강하된다).

전술한 바와 같이, 본 실시형태의 전원제어회로에 따르면, 제1 내부전원(내부전원)의 전압(V1)을 갖는 제2 제어신호(S2')에 의거해서 제2 내부전원이 방전되므로, 예를 들어, 외부전원이 순시에 차단되었을 경우이더라도, 제1 내부전원이 잔존하는 동안, 제2 제어신호(S2')에 의거해서 제2 내부전원을 방전하는 것이 가능하게 된다. 이것에 의해, 외부전원이 순시에 차단되었을 경우이더라도 제2 내부전원을 확실하게 방전할 수 있다.

(제3 실시형태)

이하, 본 발명의 제3 실시형태에 대해서 설명한다. 본 실시형태의 전원제어회로는, 제1 내부전원 및 제2 내부전원의 각각을 방전하는 점에 있어서, 상기 각 실시형태와 다르다. 이하, 상기 각 실시형태와 다른 구성에 대해서 설명한다.

도 8은 본 실시형태에 따른 전원제어회로의 제1 내부전원 생성부(20), 제2 내부전원 생성부(30) 및 제어부(40)의 구성예를 도시하는 도면이다.

본 실시형태에 있어서, 제어부(40)는, 검출된 외부전원의 전압(VDD)이 역치전압(Vth)(소정값) 이하로 강하되었을 경우에, 제1 제어신호(S1, S1') 및 제2 제어신호(S2, S2') 중 적어도 제2 제어신호(S2, S2')에 의거해서, 제1 내부전원 및 제2 내부전원을 방전하도록 제어해도 된다.

또한, 본 실시형태에 있어서, 제2 내부전원은, 제1 내부전원의 전압(V1)보다도 높은 전압(V2)을 가져도 된다. 이 경우, 제1 내부전원 및 제2 내부전원의 각각의 전압(V1, V2)이 다른 경우이더라도, 제2 제어신호(S2, S2')에 의거해서 제1 내부전원 및 제2 내부전원의 각각을 방전할 수 있다.

그런데, 예를 들어, 제2 제어신호(S2, S2')의 전압이 제1 내부전원의 전압(V1)과 동등할 경우에는, 제2 내부전원의 방전이 완료되기 전에 제1 내부전원의 방전이 완료되는(예를 들어, 제2 내부전원의 전압(V2)이 접지 레벨까지 강하되기 전에 제2 제어신호(S2, S2')가 로 레벨로 변화되는) 것에 의해, 제2 내부전원의 방전이 정지할(제2 내부전원이 잔존할) 가능성이 있다. 그래서, 제어부(40)는, 제2 내부전원의 방전이 완료된 후에 제1 내부전원의 방전이 완료되도록 제어해도 된다. 이것에 의해, 제2 제어신호(S2, S2')의 전압이 제1 내부전원의 전압(V1)과 동등한 경우이더라도, 제2 제어신호(S2, S2')에 의거해서 제1 내부전원 및 제2 내부전원의 각각을 방전할 수 있다.

본 실시형태에 있어서, 제1 내부전원 생성부(20)의 스위치부(22)는, 제2 내부전원의 전압(V2)이 제1 내부전원의 전압(V1)보다도 낮을 경우에 온 상태가 되는 P채널형의 MOSFET(22c)와, 외부전원의 전압(VDD)이 역치전압(Vth)(소정값) 이하로 강하되었을 경우에, 제2 제어신호(S2, S2')의 입력에 의해서 온 상태가 되는 N채널형의 MOSFET(22b)를 구비해도 된다. 또, MOSFET(22c) 및 MOSFET(22b)는, 제1 내부전원과 외부전원 사이에 직렬로 접속되어도 된다. 이것에 의해, 외부전원의 전압(VDD)이 역치전압(Vth) 이하로 강하되었을 경우로서, 제2 내부전원의 전압(V2)이 제1 내부전원의 전압(V1)보다도 낮아졌을 경우에, 제2 제어신호(S2, S2')의 입력에 의해서, 제1 내부전원으로부터 접지에의 MOSFET(22c) 및 MOSFET(22b)를 개재한 전류경로가 형성되므로, 제2 내부전원의 전압(V2)이 제1 내부전원의 전압(V1)보다도 낮아질 때까지 제1 내부전원의 방전을 대기시킬 수 있다. 따라서, 제2 내부전원의 방전이 완료된 후에 제1 내부전원의 방전을 완료시킬 수 있다. 또, MOSFET(22c)는 본 발명에 있어서의 "제5 트랜지스터"의 일례이며, MOSFET(22b)는 본 발명에 있어서의 "제6 트랜지스터"의 일례이다.

본 실시형태에 있어서, MOSFET(22b)의 드레인은 MOSFET(22c)의 드레인-소스 간을 개재해서 제1 내부전원 생성회로(21)의 출력 전압(V1)에 접속되어 있다. 또, MOSFET(22b)의 소스는 접지에 접속되어 있다. 또한, MOSFET(22b)의 게이트에는 제2 제어신호(S2)가 인가된다. 또한, MOSFET(22c)의 게이트는 제2 내부전원 생성부(30)의 출력 전압(V2)에 접속되어 있다. 또, MOSFET(22b)와 MOSFET(22c)의 위치는 교체해도 된다.

다음에, 본 실시형태의 전원제어회로의 동작에 대해서 도 9를 참조해서 설명한다. 도 9(a)는 외부전원의 전압(VDD)이 순시에 강하될 경우의 제1 내부전원 및 제2 내부전원의 각각의 전압(V1, V2)의 추이를 나타내는 타임 차트이며, 도 9(b)는 외부전원의 전압(VDD)이 순시에 강하될 경우의 제1 제어신호(S1, S1') 및 제2 제어신호(S2, S2')의 각각의 전압의 추이를 나타내는 타임 차트이다.

또, 외부전원의 전압(VDD)이 서서히 강하될 경우의 제1 내부전원 및 제2 내부전원의 각각의 전압(V1, V2)의 추이에 대해서는, 전술한 각 실시형태와 마찬가지이다.

전술한 각 실시형태와 마찬가지로, 외부전원으로부터 일정한 전압(VDD)(>Vth)이 공급되고 있는 동안, 전압검출부(10)는 로 레벨의 검출전압신호(S)를 출력한다. 또한, 제어부(40)는 로 레벨의 제1 제어신호(S1, S1')와 로 레벨의 제2 제어신호(S2, S2')를 출력한다. 따라서, 제1 내부전원 및 제2 내부전원은 방전되는 일 없이 다른 회로에 공급된다.

다음에, 시간 t7에 있어서 외부전원이 차단되면, 외부전원의 전압(VDD)이 순시에 접지 레벨까지 강하된다. 이때, 전압검출부(10)는, 시간 t7에 있어서 하이 레벨의 검출전압신호(S)를 출력하지만, 이 검출전압신호(S)는, 하이 레벨로부터 로 레벨로 즉시 변화되어, 로 레벨의 상태를 유지한다.

이 경우, 제어부(40)는, 전술한 각 실시형태와 마찬가지로, 하이 레벨의 제2 제어신호(S2, S2')를 출력한다. 여기서, 제2 제어신호(S2, S2')의 전압은 제1 내부전원의 전압(V1)과 동등하다. 또, 제어부(40)는 로 레벨의 제1 제어신호(S1, S1')를 출력한다.

제1 내부전원 생성부(20)에 있어서, 스위치부(22)의 MOSFET(22a)는 로 레벨의 제1 제어신호(S1)가 게이트에 인가되는 것에 의해서 오프 상태가 된다. 또한, MOSFET(22b)는 하이 레벨의 제2 제어신호(S2)가 게이트에 인가되는 것에 의해서 온 상태가 된다. 한편, MOSFET(22c)는, 제2 내부전원의 전압(V2)이 제1 내부전원의 전압(V1)보다도 높으므로, 하이 레벨의 신호가 게이트에 인가된다. 이것에 의해, MOSFET(22c)는 오프 상태가 된다. 따라서, 제1 내부전원의 전압(V1)으로부터 접지에의 전류경로가 형성되지 않으므로, 제1 내부전원은 다른 회로에 공급된다.

제2 내부전원 생성부(30)에서는, 전술한 제2 실시형태와 마찬가지로, 제2 내부전원의 전압(V2)으로부터 외부전원의 전압(VDD)에의 MOSFET(35a, 35b)를 개재한 전류경로가 형성된다. 이것에 의해, 제2 내부전원이 방전된다.

그리고, 제2 내부전원이 방전되는 것에 의해서 제2 내부전원의 전압(V2)이 제1 내부전원의 전압(V1)보다도 낮아진 경우, 제1 내부전원 생성부(20)의 스위치부(22)의 MOSFET(22c)는, 로 레벨의 신호가 게이트에 인가되므로, 온 상태가 된다. 이것에 의해, 제1 내부전원의 전압(V1)으로부터 접지에의 MOSFET(22b) 및 MOSFET(22c)를 개재한 전류경로가 형성되므로, 제1 내부전원의 방전이 행해진다.

이와 같이, 제2 내부전원의 전압(V2)이 제1 내부전원의 전압(V1)보다도 낮을 경우에 제1 내부전원의 방전이 행해지므로, 제2 내부전원의 방전이 완료된 후에 제1 내부전원의 방전을 완료시킬 수 있다.

전술한 바와 같이, 본 실시형태의 전원제어회로에 따르면, 제2 제어신호(S2, S2')에 의거해서 제1 내부전원 및 제2 내부전원의 각각이 방전되므로, 예를 들어, 외부전원이 순시에 차단되었을 경우이더라도, 제1 내부전원 및 제2 내부전원의 각각이 잔존하는 동안, 제2 제어신호(S2, S2')에 의거해서 제1 내부전원 및 제2 내부전원의 각각을 방전할 수 있다.

이상 설명한 각 실시형태는, 본 발명의 이해를 쉽게 하기 위하여 기재된 것일 뿐, 본 발명을 한정하기 위하여 기재된 것은 아니다. 따라서, 상기 각 실시형태에 개시된 각 요소는, 본 발명의 기술적 범위에 속하는 모든 설계 변경이나 균등물도 포함하는 취지이다.

예를 들면, 전술한 각 실시형태에서는, 제2 제어신호(S2, S2')가 제1 내부전원의 전압(V1)을 가질 경우를 일례로서 설명했지만, 본 발명은 이 경우로 한정되지 않는다. 예를 들면, 제2 제어신호(S2, S2')는 제2 내부전원의 전압(V2)을 가져도 된다.

또, 전술한 각 실시형태에서는, 제1 내부전원 생성부(20) 및 제2 내부전원 생성부(30)를 구비할 경우를 일례로서 설명했지만, 본 발명은 이 경우로 한정되지 않는다. 예를 들면, 전원제어회로는, 제1 내부전원 생성부(20) 및 제2 내부전원 생성부(30) 중 어느 한쪽을 구비해도 된다.

또한, 전술한 제3 실시형태에서는, 제어부(40)가, 제2 내부전원의 방전이 완료된 후에 제1 내부전원의 방전이 완료되도록 제어할 경우를 일례로서 설명했지만, 본 발명은 이 경우로 한정되지 않는다. 예를 들면, 제어부(40)는, 제1 내부전원의 방전이 완료된 후에 제2 내부전원의 방전이 완료되도록 제어해도 되고, 제1 내부전원 및 제2 내부전원의 각각을 독립적으로 방전하도록 제어해도 된다.

또한, 전술한 각 실시형태에서는, 외부전원으로부터 제1 내부전원 및 제2 내부전원이 직접 생성될 경우를 일례로서 설명했지만, 본 발명은 이 경우로 한정되지 않는다. 예를 들면, 전원제어회로는 소정의 기준전압을 갖는 기준전원을 생성하는 기준전원생성부를 구비해도 된다. 이 경우, 제1 내부전원 생성부(20)는 기준전원에 의거해서 제1 내부전원을 생성해도 된다. 또한, 제2 내부전원 생성부(30)는 기준전원에 의거해서 제2 내부전원을 생성해도 된다.

또한, 전술한 각 실시형태에서는, 전압검출부(10)로부터 출력된 검출전압신호(S)에 의거하는 제1 제어신호(S1, S1')가, 제어부(40)로부터 제1 내부전원 생성부(20) 및 제2 내부전원 생성부(30)에 출력될 경우를 일례로서 설명했지만, 본 발명은 이 경우로 한정되지 않는다. 예를 들면, 제1 제어신호(S1, S1')는 전압검출부(10)로부터 제1 내부전원 생성부(20), 제2 내부전원 생성부(30) 및 제어부(40)의 각각에 직접 출력되어도 된다.

또한, 전술한 실시형태에서는, 제어부(40)의 단일인 제2 인버터(42)가 제2 제어신호(S2, S2')를 출력할 경우를 일례로서 설명했지만, 본 발명은 이 경우로 한정되지 않는다. 예를 들면, 제어부(40)는 제2 제어신호(S2, S2')마다 개별의 제2 인버터(42)를 구비해도 된다.

또한, 전술한 각 실시형태에서는, MOSFET(22a, 22b, 22c, 35a, 35b)가 본 발명에 있어서의 "제1 트랜지스터" 내지 "제6 트랜지스터"일 경우를 일례로서 설명했지만, 본 발명은 이 경우로 한정되지 않는다. 예를 들면, MOSFET 대신에 다른 트랜지스터가 이용되어도 되고, 다른 스위칭 소자가 이용되어도 된다.

또한, 전술한 각 실시형태에서는, 제1 내부전원 생성부(20) 및 제2 내부전원 생성부(30)가 정전압(접지 레벨보다도 높은 전압)을 생성할 경우, 즉, 제1 제어신호(S1, S1') 및 제2 제어신호(S2, S2')가 정전압을 가질 경우를 일례로서 설명했지만, 본 발명은 이 경우로 한정되지 않는다. 예를 들면, 제1 내부전원 생성부(20) 및 제2 내부전원 생성부(30) 중 한쪽은 부전압(접지 레벨보다도 낮은 전압)을 생성해도 된다. 여기서, 제어부(40)는, 제1 제어신호(S1, S1') 및 제2 제어신호(S2, S2') 중 적어도 한쪽이 부전압을 가질 경우이더라도, 적어도 제2 제어신호(S2, S2')에 의거해서 내부전원(제1 내부전원 및/또는 제2 내부전원)을 방전하도록 제어해도 된다.

또한, 전술한 각 실시형태에서는, 제2 내부전원이 제1 내부전원의 전압(V1)보다도 높은 전압(V2)을 가질 경우를 일례로서 설명했지만, 본 발명은 이 경우로 한정되지 않는다. 예를 들면, 제2 내부전원의 전압(V2)은 제1 내부전원의 전압(V1)과 동등해도 된다.

10: 전압검출부 20: 제1 내부전원 생성부
22: 스위치부 22a, 22b, 22c: MOSFET
30: 제2 내부전원 생성부 35: 스위치부
35a, 35b: MOSFET 40: 제어부
41: 제1 인버터 42: 제2 인버터
43: 제3 인버터 S: 검출전압신호
S1,S1': 제1 제어신호 S2,S2': 제2 제어신호
VDD: 외부전원의 전압 V1: 제1 내부전원의 전압
V2: 제2 내부전원의 전압

Claims

전원제어회로로서,
외부전원의 전압을 검출하는 전압검출부;
상기 외부전원에 의거해서 내부전원을 생성하는 내부전원 생성부; 및
검출된 상기 외부전원의 전압이 소정값 이하로 강하되었을 경우에, 상기 외부전원의 전압을 갖는 제1 제어신호 및 상기 내부전원의 전압을 갖는 제2 제어신호 중 적어도 상기 제2 제어신호에 의거해서 상기 내부전원을 방전하도록 제어하는 제어부
를 포함하는 전원제어회로.
제1항에 있어서, 상기 제어부는,
상기 외부전원을 이용해서 상기 외부전원의 전압을 갖는 신호를 논리반전시킨 신호를 반전 신호로서 출력하는 제1 인버터와,
상기 내부전원을 이용해서 상기 반전 신호를 논리반전시킨 신호를 상기 제2 제어신호로서 출력하는 제2 인버터
를 포함하는, 전원제어회로.
제1항 또는 제2항에 있어서, 상기 제어부는, 상기 제1 제어신호 및/또는 상기 제2 제어신호에 의거해서, 상기 내부전원과 접지 사이에 접속된 제1 스위치부를 온 상태로 함으로써, 상기 내부전원을 방전하도록 제어하는, 전원제어회로.
제3항에 있어서, 상기 제1 스위치부는, 상기 내부전원과 상기 접지 사이에 접속된 제1 트랜지스터로서, 상기 외부전원의 전압이 소정값 이하로 강하되었을 경우에, 상기 제2 제어신호의 입력에 의해서 온 상태가 되는 제1 트랜지스터를 구비하는, 전원제어회로.
제4항에 있어서, 상기 제1 스위치부는, 상기 내부전원과 상기 접지 사이에 접속된 제2트랜지스터로서, 상기 외부전원의 전압이 소정값 이하로 강하되었을 경우에, 상기 제1 제어신호의 입력에 의해 온 상태가 되는 제2트랜지스터를 구비하는, 전원제어회로.
제1항에 있어서, 상기 제어부는, 상기 제1 제어신호 및/또는 상기 제2 제어신호에 의거해서, 상기 내부전원과 상기 외부전원 사이에 접속된 제2 스위치부를 온 상태로 함으로써, 상기 내부전원을 방전하도록 제어하는, 전원제어회로.
제6항에 있어서, 상기 제2 스위치부는, 상기 외부전원의 전압이 소정값 이하로 강하되었을 경우에, 상기 제1 제어신호 및/또는 상기 제2 제어신호의 입력에 의해서 온 상태가 되는 제3트랜지스터를 구비하는, 전원제어회로.
제7항에 있어서, 상기 제2 스위치부는, 상기 외부전원의 전압이 소정값 이하로 강하되었을 경우 또는 상기 외부전원이 오프 상태인 경우에 온 상태가 되는 제4트랜지스터를 구비하고,
상기 제3트랜지스터 및 상기 제4트랜지스터는 상기 내부전원과 상기 외부전원 사이에 직렬로 접속되어 있는, 전원제어회로.
제1항 내지 제8항 중 어느 한 항에 있어서, 상기 내부전원 생성부는,
상기 외부전원에 의거해서 제1 내부전원을 생성하는 제1 내부전원 생성부와,
상기 외부전원에 의거해서 제2 내부전원을 생성하는 제2 내부전원 생성부
를 구비하고,
상기 제어부는, 검출된 상기 외부전원의 전압이 소정값 이하로 강하되었을 경우에, 상기 제1 제어신호 및 상기 제2 제어신호 중 적어도 상기 제2 제어신호에 의거해서, 상기 제1 내부전원 및 상기 제2 내부전원을 방전하도록 제어하는, 전원제어회로.
제9항에 있어서, 상기 제2 내부전원은 상기 제1 내부전원의 전압보다도 높은 전압을 갖는, 전원제어회로.
제9항에 있어서, 상기 제어부는 상기 제2 내부전원의 방전이 완료된 후에 상기 제1 내부전원의 방전이 완료되도록 제어하는, 전원제어회로.
제11항에 있어서, 상기 제어부는, 상기 제2 제어신호에 의거해서, 상기 제1 내부전원과 접지 사이에 접속된 제3 스위치부를 온 상태로 함으로써, 상기 제1 내부전원을 방전하도록 제어하고,
상기 제3 스위치부는, 상기 제2 내부전원의 전압이 상기 제1 내부전원의 전압보다도 낮을 경우에 온 상태가 되는 제5 트랜지스터와, 상기 외부전원의 전압이 소정값 이하로 강하되었을 경우에 상기 제2 제어신호의 입력에 의해 온 상태가 되는 제6 트랜지스터를 구비하고,
상기 제5 트랜지스터 및 상기 제6 트랜지스터는 상기 제1 내부전원과 상기 접지 사이에 직렬로 접속되어 있는, 전원제어회로.