JP2022014550A - 電源制御回路 - Google Patents

電源制御回路 Download PDF

Info

Publication number
JP2022014550A
JP2022014550A JP2020116915A JP2020116915A JP2022014550A JP 2022014550 A JP2022014550 A JP 2022014550A JP 2020116915 A JP2020116915 A JP 2020116915A JP 2020116915 A JP2020116915 A JP 2020116915A JP 2022014550 A JP2022014550 A JP 2022014550A
Authority
JP
Japan
Prior art keywords
power supply
internal power
voltage
control signal
external power
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2020116915A
Other languages
English (en)
Other versions
JP7018095B2 (ja
Inventor
貴彦 佐藤
Takahiko Sato
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Winbond Electronics Corp
Original Assignee
Winbond Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Winbond Electronics Corp filed Critical Winbond Electronics Corp
Priority to JP2020116915A priority Critical patent/JP7018095B2/ja
Priority to TW110121525A priority patent/TWI754596B/zh
Priority to KR1020210088121A priority patent/KR102551496B1/ko
Priority to US17/368,081 priority patent/US11502600B2/en
Priority to CN202110762166.7A priority patent/CN113922352B/zh
Publication of JP2022014550A publication Critical patent/JP2022014550A/ja
Application granted granted Critical
Publication of JP7018095B2 publication Critical patent/JP7018095B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J1/00—Circuit arrangements for dc mains or dc distribution networks
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/0003—Details of control, feedback or regulation circuits
    • H02M1/0006—Arrangements for supplying an adequate voltage to the control circuit of converters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/36—Means for starting or stopping converters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/0096—Means for increasing hold-up time, i.e. the duration of time that a converter's output will remain within regulated limits following a loss of input power

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)
  • Direct Current Feeding And Distribution (AREA)
  • Dram (AREA)

Abstract

Figure 2022014550000001
【課題】外部電源が瞬時に遮断された場合であっても内部電源を確実に放電することの可能な電源制御回路を提供する。
【解決手段】電源制御回路は、外部電源の電圧を検出する電圧検出部１０と、外部電源に基づいて内部電源を生成する内部電源生成部２０，３０と、検出された外部電源の電圧が所定値以下に降下した場合に、外部電源の電圧ＶＤＤを有する第１制御信号Ｓ１及び内部電源の電圧Ｖ１を有する第２制御信号Ｓ２のうち少なくとも第２制御信号Ｓ２に基づいて内部電源を放電するように制御する制御部４０と、を備える。
【選択図】図１

Description

本発明は、電源制御回路に関する。
従来の電源制御回路として、パワーオンリセット回路が知られている（例えば、特許文献１～３）。パワーオンリセット回路は、例えば、外部電源が投入された直後に電源電圧が確保できない状態で他の回路の動作が安定しなくなることを避けるために、当該他の回路の動作をリセット状態に保持し、動作電源が確保されてからリセット状態を解除するように構成されている。
また、このような他の回路を駆動するための内部電源が外部電源から生成される場合には、当該他の回路に対するパワーオンリセットを実行するために、外部電源の遮断（パワーオフ）時に内部電源を放電して、当該他の回路の動作を停止する必要がある。そこで、外部電源が遮断された場合に内部電源を放電するように構成された電源制御回路が知られている。
この電源制御回路は、例えば、外部電源の電圧がグラウンドレベル（０Ｖ）まで徐々に降下するように外部電源が遮断される場合に、外部電源によって駆動する回路を用いて内部電源を放電するように構成されている。
中国特許公開公報第１０２３７７４１６号 米国特許公報第７８１６９５７号 台湾特許公報第Ｉ５４３５２７号
しかしながら、例えば、外部電源の電圧がグラウンドレベルまで瞬時に降下するように外部電源が遮断される場合には、内部電源を放電するための回路の動作が瞬時に停止することによって、内部電源を放電することが困難になる。この場合、外部電源が遮断されている間だけでなく外部電源の再投入時も内部電源の供給によって継続して動作することによって、外部電源の再投入時にパワーオンリセットが実行されない回路が存在し得る。これにより、外部電源の再投入時にパワーオンリセットが実行される回路と、当該パワーオンリセットが実行されない回路とが混在し得ることから、これらの回路間で動作の不具合が発生し、ひいては、これらの回路を設けたデバイスが故障する可能性がある。
本発明は上記課題に鑑みてなされたものであり、外部電源が瞬時に遮断された場合であっても内部電源を確実に放電することの可能な電源制御回路を提供することを目的とする。
上記課題を解決するために、本発明は、外部電源の電圧を検出する電圧検出部と、前記外部電源に基づいて内部電源を生成する内部電源生成部と、検出された前記外部電源の電圧が所定値以下に降下した場合に、前記外部電源の電圧を有する第１制御信号及び前記内部電源の電圧を有する第２制御信号のうち少なくとも前記第２制御信号に基づいて前記内部電源を放電するように制御する制御部と、を備える電源制御回路を提供する（発明１）。
かかる発明（発明１）によれば、内部電源の電圧を有する第２制御信号に基づいて内部電源が放電されるので、例えば、外部電源が瞬時に遮断された場合であっても、内部電源が残存する間、第２制御信号に基づいて内部電源を放電することが可能になる。これにより、外部電源が瞬時に遮断された場合であっても内部電源を確実に放電することができる。
上記発明（発明１）においては、前記制御部は、前記外部電源を用いて前記外部電源の電圧を有する信号を論理反転した信号を反転信号として出力する第１インバータと、前記内部電源を用いて前記反転信号を論理反転した信号を前記第２制御信号として出力する第２インバータと、を備えてもよい（発明２）。
かかる発明（発明２）によれば、例えば、外部電源の電圧を有する信号がハイレベルの場合には、ハイレベルの第２制御信号を出力することができる。また、例えば、外部電源の電圧がグラウンドレベルの場合には、ローレベルの信号が第２インバータに入力され、ハイレベルの第２制御信号が第２インバータから出力される。したがって、例えば、外部電源の電圧がグラウンドレベルの場合であっても、ハイレベルの第２制御信号を出力することができる。
上記発明（発明１～２）においては、前記制御部は、前記第１制御信号及び／又は前記第２制御信号に基づいて、前記内部電源とグラウンドとの間に接続された第１スイッチ部をオンにすることによって、前記内部電源を放電するように制御してもよい（発明３）。
かかる発明（発明３）によれば、第１制御信号及び／又は第２制御信号に基づいて第１スイッチ部をオンにすることによって、内部電源からグラウンドへの電流経路が形成されるので、内部電源を放電することができる。
上記発明（発明３）においては、前記第１スイッチ部は、前記内部電源と前記グラウンドとの間に接続された第１トランジスタであって、前記外部電源の電圧が所定値以下に降下した場合に、前記第２制御信号の入力によってオンになる第１トランジスタを備えてもよい（発明４）。
かかる発明（発明４）によれば、外部電源の電圧が所定値以下に降下した場合に、第２制御信号の入力によって、内部電源からグラウンドへの第１トランジスタを介した電流経路を形成することができる。
上記発明（発明４）においては、前記第１スイッチ部は、前記内部電源と前記グラウンドとの間に接続された第２トランジスタであって、前記外部電源の電圧が所定値以下に降下した場合に、前記第１制御信号の入力によってオンになる第２トランジスタを備えてもよい（発明５）。
かかる発明（発明５）によれば、外部電源の電圧が所定値以下に降下した場合に、第１制御信号の入力によって、内部電源からグラウンドへの第２トランジスタを介した電流経路を形成することができる。
上記発明（発明１～５）においては、前記制御部は、前記第１制御信号及び／又は前記第２制御信号に基づいて、前記内部電源と前記外部電源との間に接続された第２スイッチ部をオンにすることによって、前記内部電源を放電するように制御してもよい（発明６）。
かかる発明（発明６）によれば、第１制御信号及び／又は第２制御信号に基づいて第２スイッチ部をオンにすることによって、内部電源から外部電源への電流経路が形成されるので、内部電源を放電することができる。
上記発明（発明６）においては、前記第２スイッチ部は、前記外部電源の電圧が所定値以下に降下した場合に、前記第１制御信号及び／又は前記第２制御信号の入力によってオンになる第３トランジスタを備えてもよい（発明７）。
かかる発明（発明７）によれば、外部電源の電圧が所定値以下に降下した場合に、第１制御信号及び／又は第２制御信号の入力によって、内部電源から外部電源への第３トランジスタを介した電流経路を形成することができる。
上記発明（発明７）においては、前記第２スイッチ部は、前記外部電源の電圧が所定値以下に降下した場合又は前記外部電源がオフの場合にオンになる第４トランジスタを備え、前記第３トランジスタ及び前記第４トランジスタは、前記内部電源と前記外部電源との間に直列に接続されてもよい（発明８）。
かかる発明（発明８）によれば、外部電源の電圧が所定値以下に降下した場合又は外部電源がオフの場合に、内部電源から外部電源への第３トランジスタ及び第４トランジスタを介した電流経路を形成することができる。
上記発明（発明１～８）においては、前記内部電源生成部は、前記外部電源に基づいて第１内部電源を生成する第１内部電源生成部と、前記外部電源に基づいて第２内部電源を生成する第２内部電源生成部と、を備え、前記制御部は、検出された前記外部電源の電圧が所定値以下に降下した場合に、前記第１制御信号及び前記第２制御信号のうち少なくとも前記第２制御信号に基づいて、前記第１内部電源及び前記第２内部電源を放電するように制御してもよい（発明９）。
かかる発明（発明９）によれば、第２制御信号に基づいて第１内部電源及び第２内部電源の各々が放電されるので、例えば、外部電源が瞬時に遮断された場合であっても、第１内部電源及び第２内部電源の各々が残存する間、第２制御信号に基づいて第１内部電源及び第２内部電源の各々を放電することができる。
上記発明（発明９）においては、前記第２内部電源は、前記第１内部電源の電圧よりも高い電圧を有してもよい（発明１０）。
かかる発明（発明１０）によれば、第１内部電源及び第２内部電源の各々の電圧が異なる場合であっても、第２制御信号に基づいて第１内部電源及び第２内部電源の各々を放電することができる。
上記発明（発明９～１０）においては、前記制御部は、前記第２内部電源の放電が完了した後に前記第１内部電源の放電が完了するように制御してもよい（発明１１）。
例えば、第２制御信号の電圧が第１内部電源の電圧と等しい場合には、第２内部電源の放電が完了する前に第１内部電源の放電が完了する（例えば、第２内部電源の電圧がグラウンドレベルまで降下する前に第２制御信号がローレベルに変化する）ことによって、第２内部電源の放電が停止する（第２内部電源が残存する）可能性がある。かかる発明（発明１１）によれば、例えば、第２制御信号の電圧が第１内部電源の電圧と等しい場合であっても、第２制御信号に基づいて第１内部電源及び第２内部電源の各々を放電することができる。
上記発明（発明１１）においては、前記制御部は、前記第２制御信号に基づいて、前記第１内部電源とグラウンドとの間に接続された第３スイッチ部をオンにすることによって、前記第１内部電源を放電するように制御し、前記第３スイッチ部は、前記第２内部電源の電圧が前記第１内部電源の電圧よりも低い場合にオンになる第５トランジスタと、前記外部電源の電圧が所定値以下に降下した場合に、前記第２制御信号の入力によってオンになる第６トランジスタと、を備え、前記第５トランジスタ及び前記第６トランジスタは、前記第１内部電源と前記グラウンドとの間に直列に接続されてもよい（発明１２）。
かかる発明（発明１２）によれば、外部電源の電圧が所定値以下に降下した場合であって、第２内部電源の電圧が第１内部電源の電圧よりも低くなった場合に、第２制御信号の入力によって、第１内部電源からグラウンドへの第５トランジスタ及び第６トランジスタを介した電流経路が形成されるので、第２内部電源の電圧が第１内部電源の電圧よりも低くなるまで第１内部電源の放電を待機させることができる。これにより、第２内部電源の放電が完了した後に第１内部電源の放電を完了させることができる。
本発明の電源制御回路によれば、外部電源が瞬時に遮断された場合であっても内部電源を確実に放電することができる。
本発明の第１実施形態に係る電源制御回路の構成例を示すブロック図である。 本発明の第１実施形態に係る電源制御回路の第１内部電源生成部及び制御部の構成例を示す図である。 （ａ）は、外部電源の電圧が徐々に降下する場合の第１内部電源の電圧の推移を示すタイムチャートであり、（ｂ）は、外部電源の電圧が徐々に降下する場合の第１制御信号及び第２制御信号の各々の電圧の推移を示すタイムチャートである。 （ａ）は、外部電源の電圧が瞬時に降下する場合の第１内部電源の電圧の推移を示すタイムチャートであり、（ｂ）は、外部電源の電圧が瞬時に降下する場合の第１制御信号及び第２制御信号の各々の電圧の推移を示すタイムチャートである。 本発明の第２実施形態に係る電源制御回路の第２内部電源生成部及び制御部の構成例を示す図である。 （ａ）は、外部電源の電圧が徐々に降下する場合の第１内部電源及び第２内部電源の各々の電圧の推移を示すタイムチャートであり、（ｂ）は、外部電源の電圧が徐々に降下する場合の第１制御信号及び第２制御信号の各々の電圧の推移を示すタイムチャートである。 （ａ）は、外部電源の電圧が瞬時に降下する場合の第１内部電源及び第２内部電源の各々の電圧の推移を示すタイムチャートであり、（ｂ）は、外部電源の電圧が瞬時に降下する場合の第１制御信号及び第２制御信号の各々の電圧の推移を示すタイムチャートである。 本発明の第３実施形態に係る電源制御回路の第１内部生成回路、第２内部電源生成部及び制御部の構成例を示す図である。 （ａ）は、外部電源の電圧が瞬時に降下する場合の第１内部電源及び第２内部電源の各々の電圧の推移を示すタイムチャートであり、（ｂ）は、外部電源の電圧が瞬時に降下する場合の第１制御信号及び第２制御信号の各々の電圧の推移を示すタイムチャートである。
以下、本発明の実施形態に係る電源制御回路について添付図面を参照して詳細に説明する。ただし、この実施形態は例示であり、本発明はこれに限定されるものではない。
また、本明細書等における「第１」、「第２」、「第３」等の表記は、或る構成要素を他の構成要素と区別するために使用されるものであって、当該構成要素の数、順序又は優先度等を限定するためのものではない。例えば、「第１要素」及び「第２要素」との記載が存在する場合、「第１要素」及び「第２要素」という２つの要素のみが採用されることを意味するものではないし、「第１要素」が「第２要素」に先行しなければならないことを意味するものでもない。
（第１実施形態）
図１は、本発明の第１実施形態に係る電源制御回路の構成例を示すブロック図である。電源制御回路は、電圧検出部１０と、第１内部電源生成部２０と、第２内部電源生成部３０と、制御部４０と、を備える。また、電圧検出部１０、第１内部電源生成部２０、第２内部電源生成部３０及び制御部４０の各々には、外部電源の電圧ＶＤＤが供給されている。なお、第１内部電源生成部２０及び第２内部電源生成部３０の各々は、本発明における「内部電源生成部」の一例である。
ここで、本実施形態では、第１内部電源を放電する場合を一例として説明する。
この電源制御回路は、任意の電子デバイスに設けられてもよく、例えばＤＲＡＭ（Dynamic Random Access Memory）等のメモリデバイスに設けられてもよい。このようなメモリデバイスは、消費電力及び速度性能を最適化するために、電圧が異なるいくつかの内部電源を有している。また、最近のＩｏＴ（Internet of Things）エッジデバイス（例えば、スマートフォン等）に用いられるメモリデバイスは、周期的に短時間動作する。ここで、非動作時の待機時間が長いことを考慮すると、当該待機時間において電源を遮断することは、メモリデバイスの消費電力の削減という観点において有効である。
なお、このようなメモリデバイスでは、デカップリングキャパシタが大きくなると、電源投入電流やスタンバイリーク電流が大きくなるので好ましくない。一方、デカップリングキャパシタが小さくなると、供給される電力信号のスルーレートが速くなる（つまり、外部電源のオンオフが瞬時に行われる）。この場合、メモリデバイス内の回路に対してパワーオンリセットを実行するために、外部電源が瞬時に遮断される場合であっても内部電源を確実に放電することが求められている。
そこで、本実施形態の電源制御回路をメモリデバイスに設けた場合には、外部電源が瞬時に遮断された場合であっても内部電源を確実に放電することができ、メモリデバイス内の回路に対してパワーオンリセットを確実に実行することができるので、好適である。
電圧検出部１０は、外部電源の電圧ＶＤＤを検出する。また、電圧検出部１０は、検出された外部電源の電圧ＶＤＤが所定の閾値電圧Ｖｔｈ（図３に示す）よりも高いか否かを判別する。また、電圧検出部１０は、検出された外部電源の電圧ＶＤＤが閾値電圧Ｖｔｈ以下であると判別した場合に、電圧ＶＤＤを有する（電圧ＶＤＤの電位と等しい電位を有する）検出電圧信号Ｓを制御部４０に出力する。なお、電圧検出部１０は、周知の電圧検出回路によって構成されてもよい。
第１内部電源生成部２０は、外部電源に基づいて第１内部電源を生成する。ここで、第１内部電源は、電圧Ｖ１（例えば、Ｖ１＜ＶＤＤ）を有する。また、第１内部電源生成部２０は、生成した第１内部電源を、第１内部電源によって駆動する他の回路（図示省略）に供給する。さらに、第１内部電源生成部２０は、第１内部電源が供給される回路に応じて電圧Ｖ１のレベルを変換するためのレベルコンバータや制御回路等を備えてもよい。
第２内部電源生成部３０は、外部電源に基づいて第２内部電源を生成する。ここで、第２内部電源は、例えば、第１内部電源の電圧Ｖ１よりも高い電圧Ｖ２（例えば、Ｖ２＞ＶＤＤ）を有してもよい。また、第２内部電源生成部３０は、生成した第２内部電源を、第２内部電源によって駆動する他の回路（図示省略）に供給する。さらに、第２内部電源生成部３０は、第２内部電源が供給される回路に応じて電圧Ｖ２のレベルを変換するためのレベルコンバータや制御回路等を備えてもよい。
制御部４０は、検出された外部電源の電圧ＶＤＤが閾値電圧Ｖｔｈ以下に降下した場合に、外部電源の電圧ＶＤＤを有する第１制御信号Ｓ１及び第１内部電源（内部電源）の電圧を有する第２制御信号Ｓ２のうち少なくとも第２制御信号Ｓ２に基づいて第１内部電源を放電するように制御する。なお、閾値電圧Ｖｔｈは、本発明における「所定値」の一例である。
図２は、本実施形態に係る電源制御回路の第１内部電源生成部２０及び制御部４０の構成例を示す図である。第１内部電源生成部２０は、外部電源に基づいて第１内部電源を生成する第１内部電源生成回路２１と、第１内部電源（内部電源）とグラウンドとの間に接続されたスイッチ部２２と、を備えてもよい。なお、スイッチ部２２は、本発明における「第１スイッチ部」の一例である。
第１内部電源生成回路２１は、例えばレギュレータ等を用いて電圧ＶＤＤを電圧Ｖ１に降圧すること等によって生成した第１内部電源を、他の回路に供給（出力）してもよい。また、第１内部電源生成回路２１は、周知の内部電源生成回路によって構成されてもよい。
スイッチ部２２は、第１内部電源（内部電源）とグラウンドとの間に接続されたＮチャンネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）２２ａであって、外部電源の電圧ＶＤＤが閾値電圧Ｖｔｈ（所定値）以下に降下した場合に、第１制御信号Ｓ１の入力によってオンになるＭＯＳＦＥＴ２２ａを備えてもよい。これにより、外部電源の電圧ＶＤＤが閾値電圧Ｖｔｈ以下に降下した場合に、第１制御信号Ｓ１の入力によって、第１内部電源からグラウンドへのＭＯＳＦＥＴ２２ａを介した電流経路を形成することができる。なお、ＭＯＳＦＥＴ２２ａは、本発明における「第２トランジスタ」の一例である。
本実施形態において、ＭＯＳＦＥＴ２２ａのドレインは、第１内部電源生成回路２１の出力電圧Ｖ１に接続されている。また、ＭＯＳＦＥＴ２２ａのソースは、グラウンドに接続されている。さらに、ＭＯＳＦＥＴ２２ａのゲートには、制御部４０から出力された第１制御信号Ｓ１が印加される。
また、スイッチ部２２は、第１内部電源（内部電源）とグラウンドとの間に接続されたＮチャンネル型のＭＯＳＦＥＴ２２ｂであって、外部電源の電圧ＶＤＤが閾値電圧Ｖｔｈ（所定値）以下に降下した場合に、第２制御信号Ｓ２の入力によってオンになるＭＯＳＦＥＴ２２ｂを備えてもよい。これにより、外部電源の電圧ＶＤＤが閾値電圧Ｖｔｈ以下に降下した場合に、第２制御信号Ｓ２の入力によって、第１内部電源からグラウンドへのＭＯＳＦＥＴ２２ｂを介した電流経路を形成することができる。なお、ＭＯＳＦＥＴ２２ｂは、本発明における「第１トランジスタ」の一例である。
本実施形態において、ＭＯＳＦＥＴ２２ｂのドレインは、第１内部電源生成回路２１の出力電圧Ｖ１に接続されている。また、ＭＯＳＦＥＴ２２ｂのソースは、グラウンドに接続されている。さらに、ＭＯＳＦＥＴ２２ｂのゲートには、制御部４０から出力された第２制御信号Ｓ２が印加される。
制御部４０は、外部電源を用いて検出電圧信号Ｓ（外部電源の電圧を有する信号）を論理反転した信号を反転信号として出力する第１インバータ４１と、第１内部電源（内部電源）を用いて反転信号を論理反転した信号を第２制御信号Ｓ２として出力する第２インバータ４２と、を備えてもよい。これにより、制御部４０は、例えば、検出電圧信号Ｓがハイレベルの場合に、ハイレベルの第２制御信号Ｓ２を出力することができる。また、外部電源の電圧ＶＤＤがグラウンドレベルの場合には、ローレベルの信号が第２インバータ４２に入力され、ハイレベルの第２制御信号Ｓ２が第２インバータ４２から出力される。したがって、制御部４０は、例えば、外部電源の電圧ＶＤＤがグラウンドレベルの場合であっても、ハイレベルの第２制御信号Ｓ２を出力することができる。
また、制御部４０は、外部電源を用いて反転信号を論理反転した信号を第１制御信号Ｓ１として出力する第３インバータ４３を備えてもよい。これにより、制御部４０は、例えば、検出電圧信号Ｓがハイレベルの場合には、ハイレベルの第１制御信号Ｓ１を出力することができる。また、制御部４０は、検出電圧信号Ｓがローレベルの場合に、ローレベルの第１制御信号Ｓ１を出力する。
本実施形態において、第１インバータ４１には、外部電源の電圧ＶＤＤが供給されている。また、第１インバータ４１の入力端子は、検出電圧信号Ｓに接続されている。
本実施形態において、第２インバータ４２には、第１内部電源の電圧Ｖ１が供給されている。さらに、第２インバータ４２の入力端子は、第１インバータ４１の出力端子に接続されている。さらにまた、第２インバータ４２の出力端子は、ＭＯＳＦＥＴ２２ｂのゲートに接続されている。
本実施形態において、第３インバータ４３には、外部電源の電圧ＶＤＤが供給されている。また、第３インバータ４３の入力端子は、第１インバータ４１の出力端子に接続されている。さらに、第３インバータ４３の出力端子は、ＭＯＳＦＥＴ２２ａのゲートに接続されている。
また、制御部４０は、第１制御信号Ｓ１及び／又は第２制御信号Ｓ２に基づいて、第１内部電源（内部電源）とグラウンドとの間に接続されたスイッチ部２２（第１スイッチ部）をオンにすることによって、第１内部電源を放電するように制御してもよい。この場合、第１制御信号Ｓ１及び／又は第２制御信号Ｓ２に基づいてスイッチ部２２をオンにすることによって、第１内部電源からグラウンドへの電流経路が形成されるので、第１内部電源を放電することができる。
本実施形態において、制御部４０は、ハイレベルの第１制御信号Ｓ１をＭＯＳＦＥＴ２２ａのゲートに出力してＭＯＳＦＥＴ２２ａをオンにすることによって、第１内部電源を放電するように制御する。また、本実施形態において、制御部４０は、ハイレベルの第２制御信号Ｓ２をＭＯＳＦＥＴ２２ｂのゲートに出力してＭＯＳＦＥＴ２２ｂをオンにすることによって、第１内部電源を放電するように制御する。
次に、本実施形態の電源制御回路の動作について図３を参照して説明する。図３（ａ）は、外部電源の電圧ＶＤＤが徐々に降下する場合の第１内部電源の電圧Ｖ１の推移を示すタイムチャートであり、図３（ｂ）は、外部電源の電圧ＶＤＤが徐々に降下する場合の第１制御信号Ｓ１及び第２制御信号Ｓ２の各々の電圧の推移を示すタイムチャートである。
図３（ａ）に示すように、外部電源から一定の電圧ＶＤＤ（＞Ｖｔｈ）が供給されている間、第１内部電源生成部２０によって、回路駆動用の一定の電圧Ｖ１が生成される。この期間では、電圧ＶＤＤが閾値電圧Ｖｔｈよりも高いので、電圧検出部１０は、ローレベルの検出電圧信号Ｓを制御部４０に出力する。
この場合、第１内部電源生成部２０のＭＯＳＦＥＴ２２ａは、制御部４０から出力されたローレベルの第１制御信号Ｓ１がゲートに印加されることによってオフ状態になる。また、制御部４０の第１インバータ４１は、ローレベルの検出電圧信号Ｓが入力されると、ローレベルからハイレベルに論理反転した反転信号を出力する。さらに、制御部４０の第２インバータ４２は、ハイレベルの反転信号が入力されると、ハイレベルからローレベルに論理反転した信号を第２制御信号Ｓ２として出力する。この場合、第１内部電源生成部２０のＭＯＳＦＥＴ２２ｂは、ローレベルの第２制御信号Ｓ２がゲートに印加されることによってオフ状態になる。これにより、第１内部電源の電圧Ｖ１からグラウンドへの電流経路が形成されないので、第１内部電源は他の回路に供給される。
次に、時間ｔ１において外部電源の遮断が開始することによって外部電源の電圧ＶＤＤが徐々に降下し、時間ｔ２において外部電源の電圧ＶＤＤが閾値電圧Ｖｔｈ以下になると、電圧検出部１０は、ハイレベルの検出電圧信号Ｓを出力する。ここで、制御部４０の第１インバータ４１は、ハイレベルの検出電圧信号Ｓが入力されると、ハイレベルからローレベルに論理反転した反転信号を出力する。また、制御部４０の第２インバータ４２は、ローレベルの反転信号が入力されると、ローレベルからハイレベルに論理反転した信号を第２制御信号Ｓ２として出力する。なお、第２制御信号Ｓ２の電圧は、図３（ｂ）に示すように、第１内部電源の電圧Ｖ１と等しい。さらに、制御部４０の第３インバータ４３は、ローレベルの反転信号が入力されると、ローレベルからハイレベルに論理反転した信号を第１制御信号Ｓ１として出力する。なお、第１制御信号Ｓ１の電圧は、図３（ｂ）に示すように、外部電源の電圧ＶＤＤと等しい。
この場合、第１内部電源生成部２０のＭＯＳＦＥＴ２２ａは、ハイレベルの第１制御信号Ｓ１がゲートに印加されることによってオン状態になる。これにより、第１内部電源からグラウンドへのＭＯＳＦＥＴ２２ａを介した電流経路が形成され、第１内部電源が放電される。また、第１内部電源生成部２０のＭＯＳＦＥＴ２２ｂは、ハイレベルの第２制御信号Ｓ２がゲートに印加されることによってオン状態になる。これにより、第１内部電源からグラウンドへのＭＯＳＦＥＴ２２ｂを介した電流経路が形成され、第１内部電源が放電される。
次に、外部電源の電圧ＶＤＤが瞬時に降下する場合の本実施形態の電源制御回路の動作について図４を参照して説明する。図４（ａ）は、外部電源の電圧ＶＤＤが瞬時に降下する場合の第１内部電源の電圧Ｖ１の推移を示すタイムチャートであり、図４（ｂ）は、外部電源の電圧ＶＤＤが瞬時に降下する場合の第１制御信号Ｓ１及び第２制御信号Ｓ２の各々の電圧の推移を示すタイムチャートである。
図３を参照して説明した場合と同様に、外部電源から一定の電圧ＶＤＤ（＞Ｖｔｈ）が供給されている間、電圧検出部１０は、ローレベルの検出電圧信号Ｓを出力する。また、制御部４０は、ローレベルの第１制御信号Ｓ１と、ローレベルの第２制御信号Ｓ２とを出力する。したがって、第１内部電源は、放電されることなく他の回路に供給される。
次に、時間ｔ３において外部電源が遮断されると、外部電源の電圧ＶＤＤが瞬時にグラウンドレベルまで降下する。このとき、電圧検出部１０は、時間ｔ３においてハイレベルの検出電圧信号Ｓを出力するが、この検出電圧信号Ｓは、ハイレベルからローレベルに直ちに変化し、ローレベルの状態を維持する。
一方、制御部４０の第１インバータ４１は、ローレベルの検出電圧信号Ｓを論理反転し、ハイレベルの反転信号として出力する。ここで、反転信号の電圧は外部電源の電圧ＶＤＤ（グラウンドレベル）と等しいので、ローレベルの信号が第２インバータ４２に入力される。そして、第２インバータ４２は、ローレベルの反転信号を論理反転し、ハイレベルの第２制御信号Ｓ２として出力する。ここで、第２制御信号Ｓ２の電圧は、図４（ｂ）に示すように、第１内部電源の電圧Ｖ１と等しい。なお、第３インバータ４３から出力される第１制御信号Ｓ１は、図４（ｂ）に示すように、時間ｔ３においてハイレベルになるが、検出電圧信号Ｓと同様に、直ちにローレベルに変化し、ローレベルの状態を維持する。
第１内部電源生成部２０のＭＯＳＦＥＴ２２ｂは、ハイレベルの第２制御信号Ｓ２がゲートに印加されることによってオン状態になる。これにより、第２制御信号Ｓ２がハイレベルの間（第１内部電源が残存する間）、第１内部電源からグラウンドへのＭＯＳＦＥＴ２２ｂを介した電流経路が形成され、第１内部電源が放電される。
上述したように、本実施形態の電源制御回路によれば、第１内部電源（内部電源）の電圧Ｖ１を有する第２制御信号Ｓ２に基づいて第１内部電源が放電されるので、例えば、外部電源が瞬時に遮断された場合であっても、第１内部電源が残存する間、第２制御信号Ｓ２に基づいて第１内部電源を放電することが可能になる。これにより、外部電源が瞬時に遮断された場合であっても第１内部電源を確実に放電することができる。
（第２実施形態）
以下、本発明の第２実施形態について説明する。本実施形態の電源制御回路は、第２内部電源を放電する点において、第１実施形態と異なっている。以下、第１実施形態と異なる構成について説明する。
図５は、本実施形態に係る電源制御回路の第２内部電源生成部３０及び制御部４０の構成例を示す図である。第２内部電源生成部３０は、外部電源に基づいて第２内部電源を生成する第２内部電源生成回路３１と、第１レベルシフト回路３２と、第２レベルシフト回路３３と、ＮＯＲ回路３４と、第２内部電源（内部電源）と外部電源との間に接続されたスイッチ部３５と、を備えてもよい。なお、スイッチ部３５は、本発明における「第２スイッチ部」の一例である。
第２内部電源生成回路３１は、例えばチャージポンプ等を用いて電圧ＶＤＤを電圧Ｖ２に昇圧すること等によって生成した第２内部電源を、他の回路に供給（出力）してもよい。また、第２内部電源生成回路３１は、周知の内部電源生成回路によって構成されてもよい。
第１レベルシフト回路３２は、外部電源の電圧ＶＤＤが供給されるインバータ３２ａと、２つのＮチャンネル型のＭＯＳＦＥＴ３２ｂ，３２ｃと、２つのＰチャンネル型のＭＯＳＦＥＴ３２ｄ，３２ｅと、を含む。
ＭＯＳＦＥＴ３２ｂのドレインは、ＭＯＳＦＥＴ３２ｄのドレイン－ソース間を介して第２内部電源の出力電圧Ｖ２に接続されており、ＭＯＳＦＥＴ３２ｅのゲートにも接続されている。また、ＭＯＳＦＥＴ３２ｂのゲートは、インバータ３２ａの入力端子に接続されており、制御部４０の第３インバータ４３の出力端子にも接続されている。これにより、ＭＯＳＦＥＴ３２ｂのゲート及びインバータ３２ａの入力端子の各々には、制御部４０から出力された第１制御信号Ｓ１´が印加される。なお、第１制御信号Ｓ１´の電圧は、外部電源の電圧ＶＤＤと等しい。さらに、ＭＯＳＦＥＴ３２ｂのソースは、グラウンドに接続されている。
ＭＯＳＦＥＴ３２ｃのドレインは、ＭＯＳＦＥＴ３２ｅのドレイン－ソース間を介して第２内部電源の出力電圧Ｖ２に接続されており、ＭＯＳＦＥＴ３２ｄのゲート及びＮＯＲ回路３４の一方の入力端子の各々にも接続されている。また、ＭＯＳＦＥＴ３２ｃのゲートは、インバータ３２ａの出力端子及びスイッチ部３５のＭＯＳＦＥＴ３５ｂ（後述する）のゲートの各々に接続されている。さらに、ＭＯＳＦＥＴ３２ｃのソースは、グラウンドに接続されている。
第２レベルシフト回路３３は、第１内部電源の電圧Ｖ１が供給されるインバータ３３ａと、２つのＮチャンネル型のＭＯＳＦＥＴ３３ｂ，３３ｃと、２つのＰチャンネル型のＭＯＳＦＥＴ３３ｄ，３３ｅと、を含む。
ＭＯＳＦＥＴ３３ｂのドレインは、ＭＯＳＦＥＴ３３ｄのドレイン－ソース間を介して第２内部電源の出力電圧Ｖ２に接続されており、ＭＯＳＦＥＴ３３ｅのゲートにも接続されている。また、ＭＯＳＦＥＴ３３ｂのゲートは、インバータ３３ａの入力端子に接続されており、制御部４０の第２インバータ４２の出力端子にも接続されている。これにより、ＭＯＳＦＥＴ３３ｂのゲート及びインバータ３３ａの入力端子の各々には、制御部４０から出力された第２制御信号Ｓ２´が印加される。なお、第２制御信号Ｓ２´の電圧は、第１内部電源の電圧Ｖ１と等しい。さらに、ＭＯＳＦＥＴ３３ｂのソースは、グラウンドに接続されている。
ＭＯＳＦＥＴ３３ｃのドレインは、ＭＯＳＦＥＴ３３ｅのドレイン－ソース間を介して第２内部電源の出力電圧Ｖ２に接続されており、ＭＯＳＦＥＴ３３ｄのゲート及びＮＯＲ回路３４の他方の入力端子の各々にも接続されている。また、ＭＯＳＦＥＴ３３ｃのゲートは、インバータ３３ａの出力端子に接続されている。さらに、ＭＯＳＦＥＴ３３ｃのソースは、グラウンドに接続されている。
ＮＯＲ回路３４には、第２内部電源の電圧Ｖ２が供給されている。また、ＮＯＲ回路３４の出力端子は、スイッチ部３５のＭＯＳＦＥＴ３５ａ（後述する）のゲートに接続されている。
スイッチ部３５は、外部電源の電圧ＶＤＤが閾値電圧Ｖｔｈ（所定値）以下に降下した場合に、第１制御信号Ｓ１´及び／又は第２制御信号Ｓ２´の入力によってオンになるＰチャンネル型のＭＯＳＦＥＴ３５ａを備えてもよい。これにより、外部電源の電圧ＶＤＤが閾値電圧Ｖｔｈ以下に降下した場合に、第１制御信号Ｓ１´及び／又は第２制御信号Ｓ２´の入力によって、第２内部電源から外部電源へのＭＯＳＦＥＴ３５ａを介した電流経路を形成することができる。なお、ＭＯＳＦＥＴ３５ａは、本発明における「第３トランジスタ」の一例である。
また、スイッチ部３５は、外部電源の電圧ＶＤＤが閾値電圧Ｖｔｈ（所定値）以下に降下した場合又は外部電源がオフの場合（外部電源の電圧ＶＤＤがグラウンドレベルの場合）にオンになるＰチャンネル型のＭＯＳＦＥＴ３５ｂを備えてもよい。さらに、ＭＯＳＦＥＴ３５ａ及びＭＯＳＦＥＴ３５ｂは、第２内部電源（内部電源）と外部電源との間に直列に接続されてもよい。これにより、外部電源の電圧ＶＤＤが閾値電圧Ｖｔｈ以下に降下した場合又は外部電源がオフである場合に、第２内部電源から外部電源へのＭＯＳＦＥＴ３５ａ及びＭＯＳＦＥＴ３５ｂを介した電流経路を形成することができる。なお、ＭＯＳＦＥＴ３５ｂは、本発明における「第４トランジスタ」の一例である。
本実施形態において、ＭＯＳＦＥＴ３５ａのソースは、第２内部電源生成回路３１の出力電圧Ｖ２に接続されている。また、ＭＯＳＦＥＴ３５ａのドレインは、ＭＯＳＦＥＴ３５ｂのドレイン－ソース間を介して外部電源の出力電圧ＶＤＤに接続されている。なお、ＭＯＳＦＥＴ３５ａ及びＭＯＳＦＥＴ３５ｂの位置は、入れ替わってもよい。
制御部４０は、第１制御信号Ｓ１´及び／又は第２制御信号Ｓ２´に基づいて、第２内部電源（内部電源）と外部電源との間に接続されたスイッチ部３５（第２スイッチ部）をオンにすることによって、第２内部電源を放電するように制御してもよい。この場合、第１制御信号Ｓ１´及び／又は第２制御信号Ｓ２´に基づいてスイッチ部３５をオンにすることによって、第２内部電源から外部電源への電流経路が形成されるので、第２内部電源を放電することができる。
本実施形態において、制御部４０は、ハイレベルの第１制御信号Ｓ１´を第１レベルシフト回路３２に出力してスイッチ部３５のＭＯＳＦＥＴ３５ａ及びＭＯＳＦＥＴ３５ｂの各々をオンにすることによって、第２内部電源を放電するように制御する。また、本実施形態において、制御部４０は、ハイレベルの第２制御信号Ｓ２´を第２レベルシフト回路３３に出力してスイッチ部３５のＭＯＳＦＥＴ２２ｂの各々をオンにすることによって、第２内部電源を放電するように制御する。
次に、本実施形態の電源制御回路の動作について図６を参照して説明する。図６（ａ）は、外部電源の電圧ＶＤＤが徐々に降下する場合の第１内部電源及び第２内部電源の各々の電圧Ｖ１，Ｖ２の推移を示すタイムチャートであり、図６（ｂ）は、外部電源の電圧ＶＤＤが徐々に降下する場合の第１制御信号Ｓ１´及び第２制御信号Ｓ２´の各々の電圧の推移を示すタイムチャートである。
なお、第１内部電源の電圧Ｖ１の推移については上述した第１実施形態と同様であるため、ここでは、第２内部電源の電圧Ｖ２の推移について説明する。
図６（ａ）に示すように、外部電源から一定の電圧ＶＤＤ（＞Ｖｔｈ）が供給されている間、第２内部電源生成部３０によって、回路駆動用の一定の電圧Ｖ２が生成される。この期間では、電圧ＶＤＤが閾値電圧Ｖｔｈよりも高いので、電圧検出部１０は、ローレベルの検出電圧信号Ｓを制御部４０に出力する。
この場合、制御部４０は、上述した第１実施形態と同様に、ローレベルの第１制御信号Ｓ１´と、ローレベルの第２制御信号Ｓ２´と、を出力する。このとき、第２内部電源生成部３０の第１レベルシフト回路３２のインバータ３２ａは、第１制御信号Ｓ１´が入力されると、第１制御信号Ｓ１´を論理反転した反転信号を出力する。したがって、第２内部電源生成部３０のスイッチ部３５のＭＯＳＦＥＴ３５ｂは、インバータ３２ａによってローレベルからハイレベルに論理反転した信号がゲートに印加されることによって、オフ状態になる。
また、第２内部電源生成部３０の第１レベルシフト回路３２では、第１制御信号Ｓ１´がローレベルの場合、ＭＯＳＦＥＴ３２ｂがオフ状態になっており、ＭＯＳＦＥＴ３２ｃがオン状態になっている。この場合、第１レベルシフト回路３２は、ローレベルの信号をＮＯＲ回路３４に出力する。なお、第１レベルシフト回路３２の詳細な動作は、周知のレベルシフト回路と同様であってもよい。
一方、第２内部電源生成部３０の第２レベルシフト回路３３では、第２制御信号Ｓ２´がローレベルの場合、ＭＯＳＦＥＴ３３ｂがオフ状態になっており、ＭＯＳＦＥＴ３３ｃがオン状態になっている。この場合、第２レベルシフト回路３３は、ローレベルの信号をＮＯＲ回路３４に出力する。なお、第２レベルシフト回路３３の詳細な動作は、周知のレベルシフト回路と同様であってもよい。そして、第２内部電源生成部３０のスイッチ部３５のＭＯＳＦＥＴ３５ａは、ＮＯＲ回路３４における論理演算の結果であるハイレベルの信号がゲートに印加されることによって、オフ状態になる。
したがって、第２内部電源の電圧Ｖ２から外部電源の電圧ＶＤＤへのＭＯＳＦＥＴ３５ａ，３５ｂを介した電流経路が形成されないので、第２内部電源は他の回路に供給される。
次に、時間ｔ４において外部電源の遮断が開始することによって外部電源の電圧ＶＤＤが徐々に降下し、時間ｔ５において外部電源の電圧ＶＤＤが閾値電圧Ｖｔｈ以下になると、電圧検出部１０は、ハイレベルの検出電圧信号Ｓを出力する。また、制御部４０は、上述した第１実施形態と同様に、ハイレベルの第１制御信号Ｓ１´と、ハイレベルの第２制御信号Ｓ２´とを出力する。ここで、第１制御信号Ｓ１´の電圧は、図６（ｂ）に示すように、外部電源の電圧ＶＤＤと等しい。また、第２制御信号Ｓ２´の電圧は、図６（ｂ）に示すように、第１内部電源の電圧Ｖ１と等しい。
この場合、第２内部電源生成部３０の第１レベルシフト回路３２のインバータ３２ａは、第１制御信号Ｓ１´が入力されると、第１制御信号Ｓ１´を論理反転した反転信号を出力する。したがって、第２内部電源生成部３０のスイッチ部３５のＭＯＳＦＥＴ３５ｂは、インバータ３２ａによってハイレベルからローレベルに論理反転した信号がゲートに印加されることによって、オン状態になる。
また、第２内部電源生成部３０の第１レベルシフト回路３２では、第１制御信号Ｓ１´がハイレベルの場合、ＭＯＳＦＥＴ３２ｂがオン状態になっており、ＭＯＳＦＥＴ３２ｃがオフ状態になっている。この場合、第１レベルシフト回路３２は、ハイレベルの信号をＮＯＲ回路３４に出力する。一方、第２内部電源生成部３０の第２レベルシフト回路３３では、第２制御信号Ｓ２´がハイレベルの場合、ＭＯＳＦＥＴ３３ｂがオン状態になっており、ＭＯＳＦＥＴ３３ｃがオフ状態になっている。この場合、第２レベルシフト回路３３は、ハイレベルの信号をＮＯＲ回路３４に出力する。そして、第２内部電源生成部３０のスイッチ部３５のＭＯＳＦＥＴ３５ａは、ＮＯＲ回路３４における論理演算の結果であるローレベルの信号がゲートに印加されることによって、オン状態になる。
したがって、第２内部電源の電圧Ｖ２から外部電源の電圧ＶＤＤへのＭＯＳＦＥＴ３５ａ，３５ｂを介した電流経路が形成され、第２内部電源が放電される（第２内部電源の電圧Ｖ２が、外部電源の電圧ＶＤＤと共にグラウンドレベルまで降下する）。
次に、外部電源の電圧ＶＤＤが瞬時に降下する場合の本実施形態の電源制御回路の動作について図７を参照して説明する。図７（ａ）は、外部電源の電圧ＶＤＤが瞬時に降下する場合の第１内部電源及び第２内部電源の各々の電圧Ｖ１，Ｖ２の推移を示すタイムチャートであり、図７（ｂ）は、外部電源の電圧ＶＤＤが瞬時に降下する場合の第１制御信号Ｓ１´及び第２制御信号Ｓ２´の各々の電圧の推移を示すタイムチャートである。
なお、ここでは、第１内部電源及び第２内部電源のうち第２内部電源のみを放電する場合を一例として説明する。
図６を参照して説明した場合と同様に、外部電源から一定の電圧ＶＤＤ（＞Ｖｔｈ）が供給されている間、電圧検出部１０は、ローレベルの検出電圧信号Ｓを出力する。また、制御部４０は、ローレベルの第１制御信号Ｓ１´と、ローレベルの第２制御信号Ｓ２´とを出力する。したがって、第２内部電源は、放電されることなく他の回路に供給される。
次に、時間ｔ６において外部電源が遮断されると、外部電源の電圧ＶＤＤが瞬時にグラウンドレベルまで降下する。このとき、電圧検出部１０は、時間ｔ６においてハイレベルの検出電圧信号Ｓを出力するが、この検出電圧信号Ｓは、ハイレベルからローレベルに直ちに変化し、ローレベルの状態を維持する。
この場合、制御部４０は、上述した第１実施形態と同様に、ハイレベルの第２制御信号Ｓ２´を出力する。ここで、第２制御信号Ｓ２´の電圧は、第１内部電源の電圧Ｖ１と等しい。また、制御部４０は、ローレベルの第１制御信号Ｓ１´を出力する。
第２内部電源生成部３０の第１レベルシフト回路３２のインバータ３２ａは、ローレベルの第１制御信号Ｓ１´が入力されると、第１制御信号Ｓ１´を論理反転したハイレベルの反転信号を出力する。ここで、この反転信号の電圧は外部電源の電圧ＶＤＤ（グラウンドレベル）と等しいので、ローレベルの信号がスイッチ部３５のＭＯＳＦＥＴ３５ｂのゲートに印加される。これにより、ＭＯＳＦＥＴ３５ｂはオン状態になる。
また、第２内部電源生成部３０の第１レベルシフト回路３２では、第１制御信号Ｓ１´がローレベルの場合、ＭＯＳＦＥＴ３２ｂがオフ状態になっており、ＭＯＳＦＥＴ３２ｃがオン状態になっている。この場合、第１レベルシフト回路３２は、ローレベルの信号をＮＯＲ回路３４に出力する。一方、第２内部電源生成部３０の第２レベルシフト回路３３では、第２制御信号Ｓ２´がハイレベルの場合、ＭＯＳＦＥＴ３３ｂがオン状態になっており、ＭＯＳＦＥＴ３３ｃがオフ状態になっている。この場合、第２レベルシフト回路３３は、ハイレベルの信号をＮＯＲ回路３４に出力する。そして、第２内部電源生成部３０のスイッチ部３５のＭＯＳＦＥＴ３５ａは、ＮＯＲ回路３４における論理演算の結果であるローレベルの信号がゲートに印加されることによって、オン状態になる。
したがって、第２内部電源の電圧Ｖ２から外部電源の電圧ＶＤＤへのＭＯＳＦＥＴ３５ａ，３５ｂを介した電流経路が形成され、第２内部電源が放電される（第２内部電源の電圧Ｖ２が、外部電源の電圧ＶＤＤと共にグラウンドレベルまで降下する）。
上述したように、本実施形態の電源制御回路によれば、第１内部電源（内部電源）の電圧Ｖ１を有する第２制御信号Ｓ２´に基づいて第２内部電源が放電されるので、例えば、外部電源が瞬時に遮断された場合であっても、第１内部電源が残存する間、第２制御信号Ｓ２´に基づいて第２内部電源を放電することが可能になる。これにより、外部電源が瞬時に遮断された場合であっても第２内部電源を確実に放電することができる。
（第３実施形態）
以下、本発明の第３実施形態について説明する。本実施形態の電源制御回路は、第１内部電源及び第２内部電源の各々を放電する点において、上記各実施形態と異なっている。以下、上記各実施形態と異なる構成について説明する。
図８は、本実施形態に係る電源制御回路の第１内部電源生成部２０、第２内部電源生成部３０及び制御部４０の構成例を示す図である。
本実施形態において、制御部４０は、検出された外部電源の電圧ＶＤＤが閾値電圧Ｖｔｈ（所定値）以下に降下した場合に、第１制御信号Ｓ１，Ｓ１´及び第２制御信号Ｓ２，Ｓ２´のうち少なくとも第２制御信号Ｓ２，Ｓ２´に基づいて、第１内部電源及び第２内部電源を放電するように制御してもよい。
また、本実施形態において、第２内部電源は、第１内部電源の電圧Ｖ１よりも高い電圧Ｖ２を有してもよい。この場合、第１内部電源及び第２内部電源の各々の電圧Ｖ１，Ｖ２が異なる場合であっても、第２制御信号Ｓ２，Ｓ２´に基づいて第１内部電源及び第２内部電源の各々を放電することができる。
ところで、例えば、第２制御信号Ｓ２，Ｓ２´の電圧が第１内部電源の電圧Ｖ１と等しい場合には、第２内部電源の放電が完了する前に第１内部電源の放電が完了する（例えば、第２内部電源の電圧Ｖ２がグラウンドレベルまで降下する前に第２制御信号Ｓ２，Ｓ２´がローレベルに変化する）ことによって、第２内部電源の放電が停止する（第２内部電源が残存する）可能性がある。そこで、制御部４０は、第２内部電源の放電が完了した後に第１内部電源の放電が完了するように制御してもよい。これにより、第２制御信号Ｓ２，Ｓ２´の電圧が第１内部電源の電圧Ｖ１と等しい場合であっても、第２制御信号Ｓ２，Ｓ２´に基づいて第１内部電源及び第２内部電源の各々を放電することができる。
本実施形態において、第１内部電源生成部２０のスイッチ部２２は、第２内部電源の電圧Ｖ２が第１内部電源の電圧Ｖ１よりも低い場合にオンになるＰチャンネル型のＭＯＳＦＥＴ２２ｃと、外部電源の電圧ＶＤＤが閾値電圧Ｖｔｈ（所定値）以下に降下した場合に、第２制御信号Ｓ２，Ｓ２´の入力によってオンになるＮチャンネル型のＭＯＳＦＥＴ２２ｂと、を備えてもよい。また、ＭＯＳＦＥＴ２２ｃ及びＭＯＳＦＥＴ２２ｂは、第１内部電源と外部電源との間に直列に接続されてもよい。これにより、外部電源の電圧ＶＤＤが閾値電圧Ｖｔｈ以下に降下した場合であって、第２内部電源の電圧Ｖ２が第１内部電源の電圧Ｖ１よりも低くなった場合に、第２制御信号Ｓ２，Ｓ２´の入力によって、第１内部電源からグラウンドへのＭＯＳＦＥＴ２２ｃ及びＭＯＳＦＥＴ２２ｂを介した電流経路が形成されるので、第２内部電源の電圧Ｖ２が第１内部電源の電圧Ｖ１よりも低くなるまで第１内部電源の放電を待機させることができる。したがって、第２内部電源の放電が完了した後に第１内部電源の放電を完了させることができる。なお、ＭＯＳＦＥＴ２２ｃは、本発明における「第５トランジスタ」の一例であり、ＭＯＳＦＥＴ２２ｂは、本発明における「第６トランジスタ」の一例である。
本実施形態において、ＭＯＳＦＥＴ２２ｂのドレインは、ＭＯＳＦＥＴ２２ｃのドレイン－ソース間を介して第１内部電源生成回路２１の出力電圧Ｖ１に接続されている。また、ＭＯＳＦＥＴ２２ｂのソースは、グラウンドに接続されている。さらに、ＭＯＳＦＥＴ２２ｂのゲートには、第２制御信号Ｓ２が印加される。また、ＭＯＳＦＥＴ２２ｃのゲートは、第２内部電源生成部３０の出力電圧Ｖ２に接続されている。なお、ＭＯＳＦＥＴ２２ｂ及びＭＯＳＦＥＴ２２ｃの位置は、入れ替わってもよい。
次に、本実施形態の電源制御回路の動作について図９を参照して説明する。図９（ａ）は、外部電源の電圧ＶＤＤが瞬時に降下する場合の第１内部電源及び第２内部電源の各々の電圧Ｖ１，Ｖ２の推移を示すタイムチャートであり、図９（ｂ）は、外部電源の電圧ＶＤＤが瞬時に降下する場合の第１制御信号Ｓ１，Ｓ１´及び第２制御信号Ｓ２，Ｓ２´の各々の電圧の推移を示すタイムチャートである。
なお、外部電源の電圧ＶＤＤが徐々に降下する場合の第１内部電源及び第２内部電源の各々の電圧Ｖ１，Ｖ２の推移については、上述した各実施形態と同様である。
上述した各実施形態と同様に、外部電源から一定の電圧ＶＤＤ（＞Ｖｔｈ）が供給されている間、電圧検出部１０は、ローレベルの検出電圧信号Ｓを出力する。また、制御部４０は、ローレベルの第１制御信号Ｓ１，Ｓ１´と、ローレベルの第２制御信号Ｓ２，Ｓ２´とを出力する。したがって、第１内部電源及び第２内部電源は、放電されることなく他の回路に供給される。
次に、時間ｔ７において外部電源が遮断されると、外部電源の電圧ＶＤＤが瞬時にグラウンドレベルまで降下する。このとき、電圧検出部１０は、時間ｔ７においてハイレベルの検出電圧信号Ｓを出力するが、この検出電圧信号Ｓは、ハイレベルからローレベルに直ちに変化し、ローレベルの状態を維持する。
この場合、制御部４０は、上述した各実施形態と同様に、ハイレベルの第２制御信号Ｓ２，Ｓ２´を出力する。ここで、第２制御信号Ｓ２，Ｓ２´の電圧は、第１内部電源の電圧Ｖ１と等しい。また、制御部４０は、ローレベルの第１制御信号Ｓ１，Ｓ１´を出力する。
第１内部電源生成部２０において、スイッチ部２２のＭＯＳＦＥＴ２２ａは、ローレベルの第１制御信号Ｓ１がゲートに印加されることによってオフ状態になる。また、ＭＯＳＦＥＴ２２ｂは、ハイレベルの第２制御信号Ｓ２がゲートに印加されることによってオン状態になる。一方、ＭＯＳＦＥＴ２２ｃは、第２内部電源の電圧Ｖ２が第１内部電源の電圧Ｖ１よりも高いので、ハイレベルの信号がゲートに印加される。これにより、ＭＯＳＦＥＴ２２ｃはオフ状態になる。したがって、第１内部電源の電圧Ｖ１からグラウンドへの電流経路が形成されないので、第１内部電源は他の回路に供給される。
第２内部電源生成部３０では、上述した第２実施形態と同様に、第２内部電源の電圧Ｖ２から外部電源の電圧ＶＤＤへのＭＯＳＦＥＴ３５ａ，３５ｂを介した電流経路が形成される。これにより、第２内部電源が放電される。
そして、第２内部電源が放電されることによって第２内部電源の電圧Ｖ２が第１内部電源の電圧Ｖ１よりも低くなった場合、第１内部電源生成部２０のスイッチ部２２のＭＯＳＦＥＴ２２ｃは、ローレベルの信号がゲートに印加されるので、オン状態になる。これにより、第１内部電源の電圧Ｖ１からグラウンドへのＭＯＳＦＥＴ２２ｂ及びＭＯＳＦＥＴ２２ｃを介した電流経路が形成されるので、第１内部電源の放電が行われる。
このように、第２内部電源の電圧Ｖ２が第１内部電源の電圧Ｖ１よりも低い場合に第１内部電源の放電が行われるので、第２内部電源の放電が完了した後に第１内部電源の放電を完了させることができる。
上述したように、本実施形態の電源制御回路によれば、第２制御信号Ｓ２，Ｓ２´に基づいて第１内部電源及び第２内部電源の各々が放電されるので、例えば、外部電源が瞬時に遮断された場合であっても、第１内部電源及び第２内部電源の各々が残存する間、第２制御信号Ｓ２，Ｓ２´に基づいて第１内部電源及び第２内部電源の各々を放電することができる。
以上説明した各実施形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記各実施形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。
例えば、上述した各実施形態では、第２制御信号Ｓ２，Ｓ２´が第１内部電源の電圧Ｖ１を有する場合を一例として説明したが、本発明はこの場合に限定されない。例えば、第２制御信号Ｓ２，Ｓ２´は、第２内部電源の電圧Ｖ２を有してもよい。
また、上述した各実施形態では、第１内部電源生成部２０及び第２内部電源生成部３０を備える場合を一例として説明したが、本発明はこの場合に限定されない。例えば、電源制御回路は、第１内部電源生成部２０及び第２内部電源生成部３０のうち何れか一方を備えてもよい。
さらに、上述した第３実施形態では、制御部４０が、第２内部電源の放電が完了した後に第１内部電源の放電が完了するように制御する場合を一例として説明したが、本発明はこの場合に限定されない。例えば、制御部４０は、第１内部電源の放電が完了した後に第２内部電源の放電が完了するように制御してもよいし、第１内部電源及び第２内部電源の各々を独立して放電するように制御してもよい。
さらにまた、上述した各実施形態では、外部電源から第１内部電源及び第２内部電源が直接生成される場合を一例として説明したが、本発明はこの場合に限定されない。例えば、電源制御回路は、所定の基準電圧を有する基準電源を生成する基準電源生成部を備えてもよい。この場合、第１内部電源生成部２０は、基準電源に基づいて第１内部電源を生成してもよい。また、第２内部電源生成部３０は、基準電源に基づいて第２内部電源を生成してもよい。
また、上述した各実施形態では、電圧検出部１０から出力された検出電圧信号Ｓに基づく第１制御信号Ｓ１，Ｓ１´が、制御部４０から第１内部電源生成部２０及び第２内部電源生成部３０に出力される場合を一例として説明したが、本発明はこの場合に限定されない。例えば、第１制御信号Ｓ１，Ｓ１´は、電圧検出部１０から第１内部電源生成部２０、第２内部電源生成部３０及び制御部４０の各々に直接出力されてもよい。
また、上述した実施形態では、制御部４０の単一の第２インバータ４２が第２制御信号Ｓ２，Ｓ２´を出力する場合を一例として説明したが、本発明はこの場合に限定されない。例えば、制御部４０は、第２制御信号Ｓ２，Ｓ２´毎に個別の第２インバータ４２を備えてもよい。
さらに、上述した各実施形態では、ＭＯＳＦＥＴ２２ａ，２２ｂ，２２ｃ，３５ａ，３５ｂが本発明における「第１トランジスタ」～「第６トランジスタ」である場合を一例として説明したが、本発明はこの場合に限定されない。例えば、ＭＯＳＦＥＴの代わりに他のトランジスタが用いられてもよいし、他のスイッチング素子が用いられてもよい。
さらに、上述した各実施形態では、第１内部電源生成部２０及び第２内部電源生成部３０が正電圧（グラウンドレベルよりも高い電圧）を生成する場合、すなわち、第１制御信号Ｓ１，Ｓ１´及び第２制御信号Ｓ２，Ｓ２´が正電圧を有する場合を一例として説明したが、本発明はこの場合に限定されない。例えば、第１内部電源生成部２０及び第２内部電源生成部３０のうち少なくとも一方は、負電圧（グラウンドレベルよりも低い電圧）を生成してもよい。ここで、制御部４０は、第１制御信号Ｓ１，Ｓ１´及び第２制御信号Ｓ２，Ｓ２´のうち少なくとも一方が負電圧を有する場合であっても、少なくとも第２制御信号Ｓ２，Ｓ２´に基づいて内部電源（第１内部電源及び／又は第２内部電源）を放電するように制御してもよい。
さらにまた、上述した各実施形態では、第２内部電源が、第１内部電源の電圧Ｖ１よりも高い電圧Ｖ２を有する場合を一例として説明したが、本発明はこの場合に限定されない。例えば、第２内部電源の電圧Ｖ２は、第１内部電源の電圧Ｖ１と等しくてもよい。
１０…電圧検出部
２０…第１内部電源生成部
２２…スイッチ部
２２ａ，２２ｂ，２２ｃ…ＭＯＳＦＥＴ
３０…第２内部電源生成部
３５…スイッチ部
３５ａ，３５ｂ…ＭＯＳＦＥＴ
４０…制御部
４１…第１インバータ
４２…第２インバータ
４３…第３インバータ
Ｓ…検出電圧信号
Ｓ１，Ｓ１´…第１制御信号
Ｓ２，Ｓ２´…第２制御信号
ＶＤＤ…外部電源の電圧
Ｖ１…第１内部電源の電圧
Ｖ２…第２内部電源の電圧

Claims (12)

  1. 外部電源の電圧を検出する電圧検出部と、
    前記外部電源に基づいて内部電源を生成する内部電源生成部と、
    検出された前記外部電源の電圧が所定値以下に降下した場合に、前記外部電源の電圧を有する第１制御信号及び前記内部電源の電圧を有する第２制御信号のうち少なくとも前記第２制御信号に基づいて前記内部電源を放電するように制御する制御部と、
    を備える電源制御回路。
  2. 前記制御部は、
    前記外部電源を用いて前記外部電源の電圧を有する信号を論理反転した信号を反転信号として出力する第１インバータと、
    前記内部電源を用いて前記反転信号を論理反転した信号を前記第２制御信号として出力する第２インバータと、を備える、請求項１に記載の電源制御回路。
  3. 前記制御部は、前記第１制御信号及び／又は前記第２制御信号に基づいて、前記内部電源とグラウンドとの間に接続された第１スイッチ部をオンにすることによって、前記内部電源を放電するように制御する、請求項１又は２に記載の電源制御回路。
  4. 前記第１スイッチ部は、前記内部電源と前記グラウンドとの間に接続された第１トランジスタであって、前記外部電源の電圧が所定値以下に降下した場合に、前記第２制御信号の入力によってオンになる第１トランジスタを備える、請求項３に記載の電源制御回路。
  5. 前記第１スイッチ部は、前記内部電源と前記グラウンドとの間に接続された第２トランジスタであって、前記外部電源の電圧が所定値以下に降下した場合に、前記第１制御信号の入力によってオンになる第２トランジスタを備える、請求項４に記載の電源制御回路。
  6. 前記制御部は、前記第１制御信号及び／又は前記第２制御信号に基づいて、前記内部電源と前記外部電源との間に接続された第２スイッチ部をオンにすることによって、前記内部電源を放電するように制御する、請求項１～５の何れかに記載の電源制御回路。
  7. 前記第２スイッチ部は、前記外部電源の電圧が所定値以下に降下した場合に、前記第１制御信号及び／又は前記第２制御信号の入力によってオンになる第３トランジスタを備える、請求項６に記載の電源制御回路。
  8. 前記第２スイッチ部は、前記外部電源の電圧が所定値以下に降下した場合又は前記外部電源がオフの場合にオンになる第４トランジスタを備え、
    前記第３トランジスタ及び前記第４トランジスタは、前記内部電源と前記外部電源との間に直列に接続されている、請求項７に記載の電源制御回路。
  9. 前記内部電源生成部は、
    前記外部電源に基づいて第１内部電源を生成する第１内部電源生成部と、
    前記外部電源に基づいて第２内部電源を生成する第２内部電源生成部と、を備え、
    前記制御部は、検出された前記外部電源の電圧が所定値以下に降下した場合に、前記第１制御信号及び前記第２制御信号のうち少なくとも前記第２制御信号に基づいて、前記第１内部電源及び前記第２内部電源を放電するように制御する、請求項１～８の何れかに記載の電源制御回路。
  10. 前記第２内部電源は、前記第１内部電源の電圧よりも高い電圧を有する、請求項９に記載の電源制御回路。
  11. 前記制御部は、前記第２内部電源の放電が完了した後に前記第１内部電源の放電が完了するように制御する、請求項９又は１０に記載の電源制御回路。
  12. 前記制御部は、前記第２制御信号に基づいて、前記第１内部電源とグラウンドとの間に接続された第３スイッチ部をオンにすることによって、前記第１内部電源を放電するように制御し、
    前記第３スイッチ部は、前記第２内部電源の電圧が前記第１内部電源の電圧よりも低い場合にオンになる第５トランジスタと、前記外部電源の電圧が所定値以下に降下した場合に、前記第２制御信号の入力によってオンになる第６トランジスタと、を備え、
    前記第５トランジスタ及び前記第６トランジスタは、前記第１内部電源と前記グラウンドとの間に直列に接続されている、請求項１１に記載の電源制御回路。
JP2020116915A 2020-07-07 2020-07-07 電源制御回路 Active JP7018095B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2020116915A JP7018095B2 (ja) 2020-07-07 2020-07-07 電源制御回路
TW110121525A TWI754596B (zh) 2020-07-07 2021-06-11 電源控制電路
KR1020210088121A KR102551496B1 (ko) 2020-07-07 2021-07-05 전원제어회로
US17/368,081 US11502600B2 (en) 2020-07-07 2021-07-06 Power supply control circuit
CN202110762166.7A CN113922352B (zh) 2020-07-07 2021-07-06 电源控制电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020116915A JP7018095B2 (ja) 2020-07-07 2020-07-07 電源制御回路

Publications (2)

Publication Number Publication Date
JP2022014550A true JP2022014550A (ja) 2022-01-20
JP7018095B2 JP7018095B2 (ja) 2022-02-09

Family

ID=79173123

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020116915A Active JP7018095B2 (ja) 2020-07-07 2020-07-07 電源制御回路

Country Status (5)

Country Link
US (1) US11502600B2 (ja)
JP (1) JP7018095B2 (ja)
KR (1) KR102551496B1 (ja)
CN (1) CN113922352B (ja)
TW (1) TWI754596B (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009087398A (ja) * 2007-09-27 2009-04-23 Toshiba Corp 電源回路
JP2015106967A (ja) * 2013-11-29 2015-06-08 キヤノン株式会社 放電回路および放電回路の駆動制御方法
JP2016082501A (ja) * 2014-10-21 2016-05-16 株式会社デンソー パワーオンリセット回路
JP2016082824A (ja) * 2014-10-21 2016-05-16 株式会社東芝 電源制御装置および情報処理装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100937939B1 (ko) * 2008-04-24 2010-01-21 주식회사 하이닉스반도체 반도체 소자의 내부전압 생성회로
TWI379188B (en) 2008-09-09 2012-12-11 Holtek Semiconductor Inc A power on reset generating circuit and method thereof
JP2010166108A (ja) * 2009-01-13 2010-07-29 Seiko Instruments Inc 遅延回路
JP5225876B2 (ja) * 2009-01-29 2013-07-03 セイコーインスツル株式会社 パワーオンリセット回路
US8351174B1 (en) * 2009-10-29 2013-01-08 Western Digital Technologies, Inc. Apparatus comprising a brown-out protection circuit for memory devices
JP5341781B2 (ja) * 2010-01-04 2013-11-13 ルネサスエレクトロニクス株式会社 電力供給制御回路
CN102377416A (zh) 2010-08-06 2012-03-14 盛群半导体股份有限公司 电源重置电路
US9190120B2 (en) * 2010-10-20 2015-11-17 Samsung Electronics Co., Ltd. Storage device including reset circuit and method of resetting thereof
JP6107132B2 (ja) * 2012-12-28 2017-04-05 富士電機株式会社 スイッチング電源装置
WO2014167938A1 (ja) * 2013-04-08 2014-10-16 富士電機株式会社 パワーデバイスの駆動回路
TWI543527B (zh) 2014-11-28 2016-07-21 天鈺科技股份有限公司 上電復位電路
US10148188B2 (en) * 2016-09-06 2018-12-04 Fairchild Semiconductor Corporation Clamp voltage detection and over-voltage protection for power supply topologies
US10090025B2 (en) * 2016-10-13 2018-10-02 Cisco Technology, Inc. Discharging electric charge in integrated circuit unless in-specification condition(s) detected
JP7075715B2 (ja) * 2016-10-28 2022-05-26 ラピスセミコンダクタ株式会社 半導体装置及びパワーオンリセット信号の生成方法
JP6626431B2 (ja) * 2016-12-20 2019-12-25 株式会社日立産機システム 放電機能を有する電力変換装置
CN106849675B (zh) * 2017-03-28 2019-07-05 无锡芯朋微电子股份有限公司 开关电源的控制电路及其方法
JP2019047621A (ja) * 2017-09-01 2019-03-22 ミツミ電機株式会社 電源制御用半導体装置および電源装置並びにｘコンデンサの放電方法
CN109347314B (zh) * 2018-10-29 2020-12-18 陕西航空电气有限责任公司 带保护功能的高压交直流余电泄放电路
CN109617412B (zh) * 2019-01-14 2024-07-23 泉芯电子技术(深圳)有限公司 基于pfm控制的升压系统响应速度变换电路及其控制方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009087398A (ja) * 2007-09-27 2009-04-23 Toshiba Corp 電源回路
JP2015106967A (ja) * 2013-11-29 2015-06-08 キヤノン株式会社 放電回路および放電回路の駆動制御方法
JP2016082501A (ja) * 2014-10-21 2016-05-16 株式会社デンソー パワーオンリセット回路
JP2016082824A (ja) * 2014-10-21 2016-05-16 株式会社東芝 電源制御装置および情報処理装置

Also Published As

Publication number Publication date
TWI754596B (zh) 2022-02-01
US20220014096A1 (en) 2022-01-13
KR20220006002A (ko) 2022-01-14
US11502600B2 (en) 2022-11-15
CN113922352B (zh) 2024-03-15
CN113922352A (zh) 2022-01-11
KR102551496B1 (ko) 2023-07-04
JP7018095B2 (ja) 2022-02-09
TW202203537A (zh) 2022-01-16

Similar Documents

Publication Publication Date Title
JP3650186B2 (ja) 半導体装置および比較回路
KR100854419B1 (ko) 파워 업 신호 생성장치
KR100908550B1 (ko) 파워 온 리셋 회로
KR100562501B1 (ko) 파워-온 초기화 회로 및 그를 포함하는 반도체 집적 회로장치
JP6335069B2 (ja) パワーオンリセット回路
US5744997A (en) Substrate bias voltage controlling circuit in semiconductor memory device
US20120007573A1 (en) Circuit and method for generating power-up signal
KR100226486B1 (ko) 고출력 전압 생성용 반도체 회로
JP7018095B2 (ja) 電源制御回路
JP2000138348A (ja) 半導体装置
KR20200034604A (ko) 정전류 회로
US9025401B2 (en) Semiconductor memory device including bulk voltage generation circuit
US9473016B2 (en) Semiconductor device and power source control method
KR100554840B1 (ko) 파워 업 신호 발생 회로
JP2001237684A (ja) パワーオンリセット回路
JP2000339047A (ja) 半導体集積回路装置
KR100715601B1 (ko) 파워온 리셋 회로
KR101033489B1 (ko) 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로
KR100390993B1 (ko) 파워 업 발생장치
KR100449265B1 (ko) 고전압 발생 회로를 갖는 반도체 메모리 장치
KR19990001995A (ko) 파워-업 회로
KR20080060614A (ko) 파워 온 리셋 회로
KR20040001934A (ko) Ｐｏｆｒ 회로
KR20030056457A (ko) 반도체 메모리 장치의 레벨 시프트 회로
KR20030002698A (ko) 플래쉬 메모리 장치의 펌핑 회로

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200707

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210928

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211228

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220125

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220128

R150 Certificate of patent or registration of utility model

Ref document number: 7018095

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150