KR20080060614A - 파워 온 리셋 회로 - Google Patents

Abstract

본원 발명의 파워 온 리셋 회로는 전원전압을 분배하여 제1 전압과 상기 제1 전압보다 작은 제2 전압을 출력하되 전원전압의 상승에 따라 그 분배비율이 달라지는 전압분배부와, 상기 전압전원, 상기 제1 전압을 출력하는 출력단 및 상기 제2 전압을 출력하는 출력단과 접속되며 상기 제1 전압이 일정레벨 이상으로 상승하기 전에 상기 전압전원을 상기 제2 전압의 출력단으로 인가하는 전압공급부와, 상기 제2 전압이 일정레벨 이상 상승하면 로우레벨의 리셋신호를 출력하는 인버터부를 포함하는 것을 특징으로 한다.

파워 온 리셋 회로, POR

Description

파워 온 리셋 회로{Power on reset circuit}

도 1은 통상적으로 사용되는 파워 온 리셋 회로를 도시한 회로도이다.

도 2는 상기 통상적으로 사용되는 파워 온 리셋 회로에 인가되는 전원전압과 출력 신호의 시간에 따른 변화를 도시한 그래프이다.

도 3은 본원 발명의 일 실시예에 따른 파워 온 리셋 회로를 도시한 회로도이다.

본원 발명은 파워 온 리셋(Power on reset) 회로에 관한 것이다.

일반적인 메모리 회로나 시스템 IC 등을 동작시키기 위해 상기 장치들의 전원이 꺼진 상태에서 전원을 인가할 경우, 각 장치의 내부 회로들이 정상적인 동작을 하도록 초기화를 시켜야 한다. 상기 파워 온 리셋 회로는 이와 같이 초기 전원 인가시에 리셋 신호를 발생시키는 회로이다.

즉, 외부에서 전원이 인가될 때 전원의 특정 전압 레벨을 감지하여 칩이 정상적인 동작을 할 수 있는 레벨에 이르면, 리셋 신호를 발생시키게 된다. 이때, 특정 전압 레벨을 감지하는 방법 중에서 트랜지스터와 저항을 직렬로 연결하여 기준 노드를 정하고, 기준 노드의 전압레벨을 인버터로 감지하여 인버터의 출력값이 바뀌게 되면 상기 리셋 신호를 발생시키는 방법이 있다. 다만, 이러한 방법의 경우 상기 직렬로 연결된 트랜지스터와 저항에 의하여 형성된 전류 경로를 통해 대기 전류(standby current)가 흐르게 되는 문제점이 있다. 이러한 대기전류를 감소하기 위하여 상기 저항 및 트랜지스터들의 크게 설계하는 방법이 있으나, 이로 인해 상기 특정 전압 레벨을 감지하는데 걸리는 소요시간이 증가하는 문제점이 있다.

상술한 문제점을 해결하기 위하여, 대기 전류를 감소시키면서도 특정 전압 레벨을 감지하는데 걸리는 소요시간을 단축시킬 수 있는 파워 온 리셋 회로를 제공하는 것을 목적으로 한다.

상술한 목적을 달성하기 위한 본원 발명의 파워 온 리셋 회로는 전원전압을 분배하여 제1 전압과 상기 제1 전압보다 작은 제2 전압을 출력하되 전원전압의 상승에 따라 그 분배비율이 달라지는 전압분배부와, 상기 전압전원, 상기 제1 전압을 출력하는 출력단 및 상기 제2 전압을 출력하는 출력단과 접속되며 상기 제1 전압이 일정레벨 이상으로 상승하기 전에 상기 전압전원을 상기 제2 전압의 출력단으로 인가하는 전압공급부와, 상기 제2 전압이 일정레벨 이상 상승하면 로우레벨의 리셋신호를 출력하는 인버터부를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 살펴 보기로 한다.

도 1은 통상적으로 사용되는 파워 온 리셋 회로를 도시한 회로도이다.

상기 파워 온 리셋 회로는 하이레벨(Vcc) 전원을 공급하는 전압전원, 상기 전압전원에 직렬로 접속되며 접지전압원을 게이트로 공급받는 다수 개의 PMOS 트랜지스터(P100, P102, P104, P106), 상기 PMOS 트랜지스터의 일단 및 접지전압원 사이에 접속되는 저항(R)을 포함한다. 이때, 상기 PMOS 트랜지스터(P106)와 상기 저항(R) 간의 접속 노드를 기준 노드(REF)라고 한다.

또한, 상기 파워 온 리셋 회로는 기준 노드(REF)의 전압 신호를 입력으로 하며 직렬로 접속되는 홀수 개의 인버터(IV100, IV102, IV104)를 포함한다. 따라서, 기준 노드(REF)의 전압이 각 인버터(IV100, IV102, IV104)의 문턱전압보다 크게 되면 로우 레벨의 출력신호(POR)을 출력한다.

다음으로 상기 회로의 동작을 살펴보기로 한다.

도 2는 상기 통상적으로 사용되는 파워 온 리셋 회로에 인가되는 전원전압과 출력 신호의 시간에 따른 변화를 도시한 그래프이다.

상기 전압전원에서 전원이 공급되기 시작하고, 상기 전원전압의 레벨이 상기 PMOS 트랜지스터의 문턱전압(Vthp)보다 커지게 되면, 상기 PMOS 트랜지스터들이 턴온되어 전원전압이 기준노드(REF)에 인가되기 시작한다.

기준노드(REF)에 인가되는 전압이 인버터(IV100)의 문턱전압(2Vthn)보다 높아지면, 최종 인버터(IV104)의 출력이 로우레벨로 떨어져 리셋신호(POR)가 출력된 다.

이때, 전원 상승 속도를 빠르게 하면, 전원전압이 상기 문턱전압(Vthp)보다 큰 경우에도, 상기 파워 온 리셋회로는 트랜지스터의 크기가 크고 저항값이 크기 때문에 기준노드(REF)의 전압은 일정시간 지연된 후에 상승되기 시작한다. 따라서, 상기 리셋신호(POR)도 지연되어 출력된다. 이와 같이 통상의 파워 온 리셋 회로는 전원 상승 속도가 빨라질 경우 그 리셋신호(POR)가 지연되어 출력되는 문제점이 있다.

도 3은 본원 발명의 일 실시예에 따른 파워 온 리셋 회로를 도시한 회로도이다.

상기 파워 온 리셋 회로는 하이레벨(Vcc) 전원을 공급하는 전압전원, 전압분배부(310), 전압공급부(320), 인버터부(330)을 포함한다.

상기 전압분배부(310)는 전원전압을 분배하여 제1 전압과 상기 제1 전압보다 작은 제2 전압을 출력하되 전원전압의 상승에 따라 그 분배비율이 달라지는 것을 특징으로 한다.

도시된 바와 같이 전압전원과 직렬로 접속된 다수 개의 PMOS 트랜지스터(P300, P302, P304, P306)와 상기 PMOS 트랜지스터(P300, P302, P304, P306)와 접지전원 사이에 접속된 저항(R)에 의해 전원전압을 분배하여, 제1 전압과 제2 전압을 출력한다. 상기 제1 전압은 상기 저항(R)과 접속된 PMOS 트랜지스터(P306)의 드레인에서 출력되며, 상기 제2 전압은 PMOS 트랜지스터(P306)와 상기 저항(R)의 접속노드에서 출력된다. 따라서, 제2 전압의 레벨은 제1 전압레벨보다 작다. 한편, 상기 PMOS 트랜지스터들의 게이트는 접지 전원과 접속되어 있다.

이때, 전압전원이 일정하게 상승하는 경우 그 전압레벨에 따라 PMOS 트랜지스터들의 턴온여부가 결정되며, 따라서, 상기 전압분배부의 분배비율도 달라지게 된다.

상기 전압공급부(320)는 상기 전압전원, 상기 제1 전압을 출력하는 출력단 및 상기 제2 전압을 출력하는 출력단과 접속되며 상기 제1 전압이 일정레벨 이상으로 상승하기 전에 상기 전압전원을 상기 제2 전압의 출력단으로 인가한다.

이를 위해, 상기 전압공급부(320)는 상기 제1 전압을 출력하는 출력단과 전압전원 사이에 접속된 커패시터(C320), 상기 전압전원과 상기 제2 전압을 출력하는 출력단 사이에 접속되며 상기 제1 전압에 응답하여 턴온되는 NMOS 트랜지스터(N300)를 포함한다.

상기 인버터부(330)는 상기 제2 전압이 일정레벨 이상 상승하면 로우레벨의 리셋신호를 출력한다. 이를 위해, 제2 전압을 입력으로 하며 직렬접속된 홀수 개의 인버터(IV300, IV302, IV304)를 포함하는 것을 특징으로 한다.

본원 발명의 동작을 살펴보기로 한다.

먼저 상기 전압전원이 상승하기 시작하여 PMOS 트랜지스터의 문턱전압(Vthp)에 이르게 되면, 상기 PMOS 트랜지스터가 턴온된다.

또한, 전원전압의 변화에 따라 NMOS 트랜지스터(N300)의 드레인 전압이 상승하게 되며, 커패시터에 의하여 NMOS 트랜지스터(N300)의 게이트 전압도 같이 상승하게 된다. 한편, 기준노드(REF)의 전압, 즉 상기 제2 전압은 상기 저항(R) 및 PMOS 트랜지스터들의 저항등으로 인해 전압의 상승속도가 상기 제1 전압보다 늦게 되는데, 이와 같은 상승 속도의 차이로 인하여 상기 NMOS 트랜지스터(N300)의 게이트 전압의 레벨이 소스의 전압레벨보다 더 높은 구간이 존재하게 된다.

상기 구간 동안에는 게이트의 전압 레벨이 더 크고 그 차이가 NMOS 트랜지스터(N300)의 문턱전압을 초과하게 될 경우, 상기 NMOS 트랜지스터(N300)가 턴온되어 전압공급부(330)에 의해 전압이 공급되게 된다. 따라서, 전압분배부(310)이 기준노드(REF)에 전압을 공급하기 전까지는 전압공급부(330)가 기준노드(REF)에 전압을 공급하게 된다.

다음으로, 일정한 시간이 흘러 제2 전압의 전압레벨이 높아지게 되면, 상기 NMOS 트랜지스터(N300)의 게이트와 소스사이의 전압레벨의 차이가 작아지게 되며, 그 차이가 NMOS 트랜지스터(N300)의 문턱전압보다 낮게 되면 해당 트랜지스터가 턴오프되어 전압공급부(320)에 의한 전압공급이 중단된다. 따라서, 이후부터는 전압분배부(310)에 의해 기준노드(REF)에 전압이 공급된다.

즉, 상기 직렬연결된 PMOS 트랜지스터들의 저항등으로 인해 전압분배부(310)에 의한 전원공급의 속도가 느린 구간에 대해서는, 전압공급부(320)에 의해 기준노드(REF)에 전압을 공급하도록 구성하여, 전원전압의 상승 속도가 빠른 경우에도 지연시간 없이 기준노드(REF)의 전압이 상승하도록 할 수 있다.

상술한 본원 발명의 구성에 따라, 전원전압이 빠른 속도로 상승하는 경우에도 지연시간 없이 리셋 신호를 출력할 수 있다. 또한, 종래와 같이 PMOS 트랜지스터의 크기나 저항의 크기를 키우지 않은 상태에서, NMOS 트랜지스터와 커패시터의 추가만으로도 대기 전류를 감소시킬 수 있다.

Claims (7)

1. 전원전압을 분배하여 제1 전압과 상기 제1 전압보다 작은 제2 전압을 출력하되 전원전압의 상승에 따라 그 분배비율이 달라지는 전압분배부와,

   상기 전압전원, 상기 제1 전압을 출력하는 출력단 및 상기 제2 전압을 출력하는 출력단과 접속되며 상기 제1 전압이 일정레벨 이상으로 상승하기 전에 상기 전압전원을 상기 제2 전압의 출력단으로 인가하는 전압공급부와,

   상기 제2 전압이 일정레벨 이상 상승하면 로우레벨의 리셋신호를 출력하는 인버터부를 포함하는 파워 온 리셋 회로.
2. 제1항에 있어서, 상기 전압분배부는 전압전원과 직렬로 접속된 다수 개의 PMOS 트랜지스터와, 상기 직렬로 접속된 PMOS 트랜지스터와 접지전원 사이에 접속된 저항을 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
3. 제2항에 있어서, 상기 PMOS 트랜지스터와 상기 저항의 접속노드에서 제2 전압을 출력하고, 상기 저항과 접속된 PMOS 트랜지스터의 드레인 노드에서 제1 전압을 출력하는 것을 특징으로 하는 파워 온 리셋 회로.
4. 제2항에 있어서, 상기 PMOS 트랜지스터들의 게이트는 접지전원과 접속되어 있는 것을 특징으로 하는 파워 온 리셋 회로.
5. 제1항에 있어서, 상기 전압공급부는 상기 제1 전압을 출력하는 출력단과 전압전원 사이에 접속된 커패시터, 상기 전압전원과 상기 제2 전압을 출력하는 출력단 사이에 접속되며 상기 제1 전압에 응답하여 턴온되는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
6. 제1항에 있어서, 상기 인버터부는 제2 전압을 입력으로 하며 직렬접속된 홀수 개의 인버터를 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
7. 제1항에 있어서, 상기 제2 전압의 출력단은 일정시간 동안 상기 전압공급부에 의해 전압이 공급된 후 상기 전압분배부에 의해 전압이 공급되는 것을 특징으로 하는 파워 온 리셋 회로.

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