KR101033489B1 - 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로 - Google Patents

반도체 메모리 장치의 파워 온 리셋 신호 생성 회로 Download PDF

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권재관
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Abstract

본 발명은 외부 전압 레벨을 감지하여 외부 전압 감지 신호를 생성하는 외부 전압 레벨 디텍터, 상기 외부 전압 감지 신호에 응답하여 밴드 갭 전압을 생성하는 밴드 갭 전압 생성부, 상기 밴드 갭 전압 레벨에 따라 상기 외부 전압을 전압 분배하여 분배 전압을 생성하는 레벨 감지 전압 분배부, 및 상기 밴드 갭 전압과 상기 분배 전압의 레벨을 비교하여 파워 온 리셋 신호를 생성하는 파워 온 리셋 신호 생성부를 포함한다.
외부 전압, 밴드 갭, 파워 온 리셋

Description

반도체 메모리 장치의 파워 온 리셋 신호 생성 회로{Circuit for Generating Power On Reset signal of a Semiconductor Memory Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로서, 특히 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로에 관한 것이다.
반도체 메모리 장치는 외부 전압을 인가 받아 구동된다. 반도체 메모리 장치가 외부 전압을 인가 받아 구동될 경우, 외부 전압 레벨이 타겟 전압 레벨이상 높아질 때까지 반도체 메모리 장치는 동작하지 않도록 구성된다. 이러한 구성은 반도체 메모리 장치가 타겟 전압 레벨이하의 외부 전압에서 오동작하는 것을 방지하기 위한 것이다.
일반적으로 반도체 메모리 장치는 외부 전압 레벨이 타겟 전압 레벨이상이 되면 반도체 메모리 장치의 내부 회로들을 구동시키는 회로(파워 온 리셋 신호 생성 회로)를 구비한다.
일반적인 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로는 도 1에 도시된 바와 같이, 외부 전압 레벨 디텍터(10), 밴드 갭 전압 생성부(20), 전압 분배부(30), 및 파워 온 리셋 신호 생성부(40)를 포함한다.
상기 외부 전압 레벨 디텍터(10)는 외부 전압(VDD) 레벨을 감지하여 감지 신호(det)를 생성한다. 예를 들어, 상기 외부 전압 레벨 디텍터(10)는 상기 외부 전압(VDD)이 타겟 레벨이상의 전압 레벨이 되면 상기 감지 신호(det)를 인에이블시킨다.
상기 밴드 갭 전압 생성부(20)는 상기 감지 신호(det)가 인에이블되면 밴드 갭 전압(V_bg)을 생성한다. 상기 밴드 갭 전압 생성부(20)는 일반적으로 사용되는 밴드 갭 회로로 구현될 수 있다. 이때, 상기 밴드 갭 전압 생성부(20)는 상기 밴드 갭 전압(V_bg)의 타겟 레벨이 상기 분배 전압(V_dv)의 타겟 전압 레벨보다 낮은 전압 레벨 되도록 설계된다.
상기 전압 분배부(30)는 상기 외부 전압(VDD)을 전압 분배하여 분배 전압(V_dv)을 생성한다.
상기 파워 온 리셋 신호 생성부(40)는 상기 분배 전압(V_dv)과 상기 밴드 갭 전압(V_bg) 레벨을 비교하여 파워 온 리셋 신호(POR_signal)를 생성한다.
이와 같이 구성된 일반적인 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로의 동작을 도 2를 참조하여 설명하면 다음과 같다.
외부 전압(VDD)이 반도체 메모리 장치에 인가되기 시작하면, 상기 외부 전압(VDD)의 전압 레벨은 설정된 전압 레벨까지 상승하게 된다. 상기 외부 전압(VDD) 레벨의 상승 구간에서 상기 외부 전압(VDD)이 타겟 레벨이상이 되면 감지 신호(det)가 인에이블된다.
상기 감지 신호(det)가 인에이블되면 밴드 갭 전압(V_bg)이 생성되기 시작한 다. 상기 밴드 갭 전압(V_bg) 또한 설정된 전압 레벨까지 상승한다,
정상적인 경우 a): 분배 전압(V_dv)이 상기 밴드 갭 전압(V_bg) 레벨보다 높으면 파워 온 리셋 신호(POR_signal)는 로우 레벨로 디스에이블된다. 또한 상기 분배 전압(V_dv)이 상기 밴드 갭 전압(V_bg) 레벨보다 낮으면 상기 파워 온 리셋 신호(POR_signal)는 하이 레벨로 인에이블된다.
따라서, 정상적인 상기 파워 온 리셋 신호(POR_signal)는 상기 외부 전압(VDD) 레벨이 상기 타겟 레벨이상되면 하이 레벨로 인에이블되어 인에이블 상태를 유지하다가 로우 레벨로 디스에이블된다.
비정상적인 경우 b): 상기 밴드 갭 전압(V_bg)의 생성 타이밍이 정상적인 경우 a)보다 늦어, 상기 밴드 갭 전압(V_bg)의 레벨이 상기 분배 전압(V_dv) 레벨보다 높을 경우가 없어진다. 따라서, 상기 파워 온 리셋 신호(POR_signal)는 도면과 같이 글리치(glitch) 성분을 포함하게 된다.
상기 파워 온 리셋 신호(POR_signal)가 글리치 성분으로 생성되면, 상기 파워 온 리셋 신호(POR_signal)는 내부 회로에 전달되기 전에 사라질 수 있다.
결국, 비정상적인 경우 b) 내부 회로에 인에이블된 상기 파워 온 리셋 신호(POR_signal)가 전달되지 않아 내부 회로는 구동하지 않게 된다. 즉, 반도체 메모리 장치의 초기 구동 불량을 유발하게 된다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 반도체 메모리 장치의 초기 구동 불량 방지를 위한 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로를 제공하기 위한 것이다.
본 발명의 실시예에 따른 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로는 외부 전압 레벨을 감지하여 외부 전압 감지 신호를 생성하는 외부 전압 레벨 디텍터, 상기 외부 전압 감지 신호에 응답하여 밴드 갭 전압을 생성하는 밴드 갭 전압 생성부, 상기 밴드 갭 전압 레벨에 따라 상기 외부 전압을 전압 분배하여 분배 전압을 생성하는 레벨 감지 전압 분배부, 및 상기 밴드 갭 전압과 상기 분배 전압의 레벨을 비교하여 파워 온 리셋 신호를 생성하는 파워 온 리셋 신호 생성부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로는 밴드 갭 전압과 분배 전압 레벨을 비교하여 파워 온 리셋 신호를 생성하는 파워 온 리셋 신호 생성부, 및 상기 밴드 갭 전압 레벨에 응답하여 외부 전압을 전압 분배한 상기 분배 전압의 생성하는 레벨 감지 전압 분배부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로는 밴드 갭 전압이 타겟 레벨보다 높아지면 분배 전압을 생성하는 레벨 감지 전압 분배부를 포함하여, 상기 밴드 갭 전압과 상기 분배 전압 레벨 비교에 따 른 결과를 파워 온 리셋 신호로서 출력하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로는 외부 전압을 전압 분배하여 분배 전압을 생성하는 전압 분배부, 및 인에이블 신호가 인에이블되고 밴드 갭 전압이 타겟 레벨보다 높아지면 상기 밴드 갭 전압과 상기 분배 전압 레벨을 비교하여 파워 온 리셋 신호를 생성하는 파워 온 리셋 신호 생성부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로는 밴드 갭 전압 레벨에 응답하여 상기 밴드 갭 전압 또는 접지 전압 레벨로 천이하는 강하 감지 신호를 생성하도록 구성된 감지 신호 생성부, 상기 강하 감지 신호를 드라이빙하여 외부 전압 또는 상기 접지 전압 레벨로 천이하는 밴드 갭 감지 신호를 생성하는 드라이빙부, 상기 밴드 갭 감지 신호에 따라 상기 외부 전압을 전압 분배하여 분배 전압을 생성하는 신호 응답형 전압 분배부, 및 상기 밴드 갭 전압과 상기 분배 전압의 레벨을 비교하여 파워 온 리셋 신호를 생성하는 파워 온 리셋 신호 생성부를 포함한다.
본 발명에 따른 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로는 반도체 메모리 장치의 초기 구동 불량을 방지하여, 반도체 메모리 장치의 신뢰도를 향상시킨다.
본 발명의 실시예에 따른 반도체 메모리 장치의 파워 온 리셋 신호 생성 회 로는 도 3에 도시된 바와 같이, 외부 전압 레벨 디텍터(10), 밴드 갭 전압 생성부(20), 파워 온 리셋 신호 생성부(40), 및 레벨 감지 전압 분배부(100)를 포함한다.
상기 외부 전압 레벨 디텍터(10)는 외부 전압(VDD) 레벨을 감지하여 감지 신호(det)를 생성한다. 예를 들어, 상기 외부 전압 레벨 디텍터(10)는 상기 외부 전압(VDD)이 타겟 전압 레벨이상의 전압 레벨이 되면 상기 감지 신호(det)를 인에이블시킨다.
상기 밴드 갭 전압 생성부(20)는 상기 감지 신호(det)가 인에이블되면 밴드 갭 전압(V_bg)을 생성한다. 상기 밴드 갭 전압 생성부(20)는 일반적으로 사용되는 밴드 갭 회로로 구현될 수 있다. 이때, 상기 밴드 갭 전압 생성부(20)는 상기 밴드 갭 전압(V_bg)의 타겟 레벨이 분배 전압(V_dv)의 타겟 전압 레벨보다 낮은 전압 레벨이 되도록 설계되는 것이 바람직하다.
상기 파워 온 리셋 신호 생성부(40)는 상기 분배 전압(V_dv)과 상기 밴드 갭 전압(V_bg) 레벨을 비교하여 파워 온 리셋 신호(POR_signal)를 생성한다. 예를 들어, 상기 파워 온 리셋 신호 생성부(40)는 상기 밴드 갭 전압(V_bg)이 상기 분배 전압(V_dv) 레벨보다 높으면 상기 파워 온 리셋 신호(POR_signal)를 인에이블시키고, 상기 밴드 갭 전압(V_bg)이 상기 분배 전압(V_dv) 레벨보다 낮으면 상기 파워 온 리셋 신호(POR_signal)를 디스에이블시킨다.
상기 레벨 감지 전압 분배부(100)는 상기 밴드 갭 전압(V_bg) 레벨에 따라 상기 외부 전압(VDD)을 전압 분배하여 상기 분배 전압(V_dv)을 생성한다. 예를 들 어, 상기 레벨 감지 전압 분배부(100)는 상기 밴드 갭 전압이 타겟 레벨 이상의 전압 레벨이면 상기 외부 전압(VDD)을 전압 분배하여 상기 분배 전압(V_dv)을 생성한다.
상기 레벨 감지 전압 분배부(100)는 밴드 갭 전압 레벨 디텍터(110), 전압 전달 스위칭부(120), 및 전압 분배부(130)를 포함한다.
상기 밴드 갭 전압 레벨 디텍터(110)는 상기 밴드 갭 전압(V_bg)이 타겟 레벨이상의 전압 레벨이면 밴드 갭 감지 신호(det_bg)를 인에이블시킨다.
상기 전압 전달 스위칭부(120)는 상기 밴드 갭 감지 신호(det_bg)에 응답하여 상기 외부 전압(VDD)을 전달 전압(V_tr)으로서 출력한다. 예를 들어, 상기 전압 전달 스위칭부(120)는 상기 밴드 갭 감지 신호(det_bg)가 인에이블되면 상기 외부 전압(VDD)을 상기 전달 전압(V_tr)으로서 출력하고, 상기 밴드 갭 감지 신호(det_bg)가 디스에이블되면 상기 외부 전압(VDD)이 상기 전달 전압(V_tr)으로서 출력되는 것을 차단한다.
상기 전압 분배부(130)는 상기 전달 전압(V_tr)을 전압 분배하여 상기 분배 전압(V_dv)을 생성한다. 이때, 상기 전압 전달 스위칭부(120)과 상기 전압 분배부(130)는 상기 밴드 갭 감지 신호(det_bg)에 따라 외부 전압(VDD)을 전압 분배하거나 외부 전압(VDD)을 전압 분배하지 않으므로 신호 응답형 전압 분배부(140)라 할 수 있다.
상기 밴드 갭 전압 레벨 디텍터(110)는 도 4에 도시된 바와 같이, 제 1 및 제 2 트랜지스터(P11, N11)를 포함한다. 상기 제 1 트랜지스터(P11)는 게이트에 상 기 밴드 갭 전압(V_bg)을 입력 받고 소오스에 상기 외부 전압(VDD)을 인가 받는다. 상기 제 2 트랜지스터(N11)는 게이트에 상기 밴드 갭 전압(V_bg)을 입력 받고 드레인에 상기 제 1 트랜지스터(P11)의 드레인이 연결되며 소오스에 접지단(VSS)이 연결된다. 이때, 상기 제 1 트랜지스터(P11)와 상기 제 2 트랜지스터(N11)가 연결된 노드에서 상기 밴드 갭 감지 신호(det_bg)가 출력된다.
상기 전압 전달 스위칭부(120)는 도 4에 도시된 바와 같이, 제 3 트랜지스터(P12)를 포함한다. 상기 제 3 트랜지스터(P12)는 게이트에 상기 밴드 갭 감지 신호(det_bg)를 입력 받고 소오스에 외부 전압(VDD)을 인가 받으며 드레인에서 상기 전달 전압(V_tr)을 출력한다.
상기 전압 분배부(130)는 도 4에 도시된 바와 같이, 제 1 및 제 2 저항 소자(R11, R12)를 포함한다. 상기 제 1 저항 소자(R11)는 일단에 상기 전달 전압(V_tr)을 인가 받는다. 상기 제 2 저항 소자(R12)는 일단에 상기 제 1 저항 소자(R11)의 타단이 연결되고 타단에 접지단(VSS)이 연결된다. 이때, 상기 제 1 저항 소자(R11)와 상기 제 2 저항 소자(R12)가 연결된 노드에서 상기 분배 전압(V_dv)의 출력된다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로의 동작을 도 5를 참조하여 설명하면 다음과 같다.
반도체 메모리 장치에 외부 전압(VDD)이 인가된다.
외부 전압(VDD) 레벨은 증가하며, 증가되던 외부 전압(VDD) 레벨이 외부 전압 레벨 디텍터(10)에 설정된 전압 레벨보다 높아지면 외부 전압 감지 신 호(det_vd)가 인에이블된다.
상기 외부 전압 감지 신호(V_bg)가 인에이블되면 밴드 갭 전압 생성부(20)는 밴드 갭 전압(V_bg)을 생성한다.
상기 밴드 갭 전압(V_bg) 레벨은 증가하며, 증가되던 상기 밴드 갭 전압(V_bg)이 밴드 갭 전압 레벨 디텍터(110)에 설정된 타겟 전압 레벨보다 높아지면 밴드 갭 감지 신호(det_bg)가 인에이블된다.
상기 밴드 갭 감지 신호(det_bg)가 인에이블되면 외부 전압(VDD)이 전달 전압(V_tr)으로서 전압 분배부(130)에 전달된다.
상기 전달 전압(V_tr)은 상기 전압 분배부(130)에 의해 전압 분배되어 분배 전압(V_dv)으로서 출력된다.
상기 밴드 갭 전압(V_bg)이 상기 분배 전압(V_dv) 레벨보다 높을 경우 파워 온 리셋 신호(POR_signal)는 인에이블되고, 상기 밴드 갭 전압(V_bg)이 상기 분배 전압(V_dv) 레벨보다 낮을 경우 상기 파워 온 리셋 신호(POR_signal)는 디스에이블된다.
본 발명의 실시예에 따른 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로는 상기 밴드 갭 전압(V_bg)이 타겟 레벨에 도달한 이후 상기 분배 전압(V_dv)이 생성되기 때문에 종래 기술과는 달리 파워 온 리셋 신호(POR_signal)는 항상 정상적으로 생성된다. 즉, 종래 기술에 도시된 도 2의 b)와 같은 파워 온 리셋 신호(POR_signal)의 생성을 막을 수 있다.
결국, 본 발명에 따른 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로는 파워 온 리셋 신호를 정상적으로 생성할 수 있어, 반도체 메모리 장치의 초기 구동 불량을 방지하고 반도체 메모리 장치의 신뢰도를 향상시킨다.
도 4에 도시된 바와 같이 밴드 갭 전압(V_bg) 레벨을 감지하는 밴드 갭 전압 레벨 디텍터(110)는 트랜지스터(P11, N11)로 구성된 인버터 형태로 구현되고, 전압 전달 스위칭부(120) 또한 트랜지스터(P12)로 구현된다. 따라서, 밴드 갭 전압(V_bg) 레벨이 타겟 레벨 이상이 되면 밴드 갭 감지 신호(det_bg)의 전압 레벨이 전압 전달 스위칭부(120)의 트랜지스터(P12)를 턴온시킬 정도로 낮아져야 한다.
하지만, 밴드 갭 전압 레벨 디텍터(110)는 인버터 형태로 구현되어, P.V.T(process, Voltage, Temperature) 변화에 취약하다. 만약, 밴드 갭 전압 레벨 디텍터(110)의 구동 전압으로 인가되는 외부 전압(VDD) 레벨이 정상적인 경우보다 낮아지면 밴드 갭 전압(V_bg) 레벨이 타겟 레벨에 도달하지 않았음에도 불구하고 밴드 갭 감지 신호(det_bg)의 전압 레벨이 전압 전달 스위칭부(120)의트랜지스터(P12)를 턴온시킬 수 있다.
결국, 밴드 갭 전압(V_bg) 레벨이 타겟 레벨에 도달하지 않아도 분배 전압(V_dv)이 출력되어, 종래 기술에 설명된 바와 같이 파워 온 리셋 신호(POR_signal)이 비정상적으로 생성될 수 있다.
이하, P.V.T 변화와는 무관하게 밴드 갭 전압(V_bg) 레벨을 감지하여 전압 전달 스위칭부(120)를 정상적으로 턴온시킬 수 있는 밴드 갭 레벨 디텍터를 개시하고, 이를 이용하여 파워 온 리셋 신호(POR_signal)을 생성하는 동작을 설명한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 파워 온 리셋 신호 생 성 회로는 도 4의 밴드 갭 전압 레벨 디텍터(110)를 도 6에 도시된 밴드 갭 전압 레벨 디텍터(110-1)로 대체하여 구현할 수 있다.
상기 밴드 갭 전압 레벨 디텍터(110-1)는 도 6에 도시된 바와 같이, 전압 강하부(111), 레벨 감지부(112), 및 드라이빙부(113)를 포함한다.
상기 전압 강하부(111)는 밴드 갭 전압(V_bg)을 전압 강하시켜 강하 전압(V_dr)을 생성한다. 또한, 상기 전압 강하부(111)는 상기 밴드 갭 전압(V_bg)과 상기 강하 전압(V_dr)의 레벨 차를 일정하게 유지킨다.
상기 전압 강하부(111)는 제 4 트랜지스터(N21)와 커패시터(C21)를 포함한다. 상기 제 4 트랜지스터(N21)는 게이트와 드레인에 상기 밴드 갭 전압(V_bg)을 인가 받는다. 상기 커패시터(C21)는 일단에 상기 제 4 트랜지스터(N21)의 소오스가 연결되고 타단에 접지단(VSS)이 연결된다. 이때, 게이트와 드레인이 공통 연결된 트랜지스터는 일반적인 다이오드와 동일한 동작을 수행한다. 따라서 게이트와 드레인이 공통 연결된 트랜지스터를 다이오드형 트랜지스터라 부를 수 있다.
부연 설명하지면, 상기 제 4 트랜지스터(N21)는 드레인과 게이트가 상기 밴드 갭 전압(V_bg)를 공통으로 입력 받으므로, 상기 제 4 트랜지스터(N21)는 상기 밴드 갭 전압(V_bg) 레벨이 높아지면 턴온 정도가 커져 상기 강하 전압(V_dr)의 레벨을 높인다. 한편, 상기 밴드 갭 전압(V_bg) 레벨이 낮아지면 상기 제 4 트랜지스터(N21)의 턴온 정도가 작아져 상기 강하 전압(V_dr) 레벨을 낮춘다.
상기 레벨 감지부(112)는 상기 밴드 갭 전압(V_bg)과 접지 전압(VSS)을 구동 전압으로 인가 받는다. 상기 레벨 감지부(112)는 상기 강하 전압(V_dv)이 타겟 레 벨 이상이되면 강하 감지 신호(det_dr)를 접지 전압(VSS) 레벨로 인에이블시키고, 상기 강하 전압(V_dr)이 상기 타겟 레벨 이하가 되면 상기 강하 감지 신호(det_dr)를 상기 밴드 갭 전압(V_bg) 레벨로 디스에이블시킨다.
상기 레벨 감지부(112)는 제 5 및 제 6 트랜지스터(P21, N22)를 포함한다. 상기 제 5 트랜지스터(P21)는 소오스에 상기 밴드 갭 전압(V_bg)을 인가 받고 게이트에 상기 강하 전압(V_dr)을 입력 받는다. 상기 제 6 트랜지스터(N22)는 드레인에 상기 제 5 트랜지스터(P21)의 드레인이 연결되고 게이트에 상기 강하 전압(V_dr)을 입력 받으며 소오스에 접지단(VSS)이 연결된다. 이때, 상기 제 5 및 제 6 트랜지스터(P21, N22)가 연결된 노드에서 상기 강하 감지 신호(det_dr)가 출력된다. 또한 상기 전압 강하부(111)와 상기 레벨 감지부(112)는 상기 밴드 갭 전압(V_bg) 레벨을 감지하여 상기 밴드 갭 전압(V_bg) 또는 접지 전압(VSS) 레벨로 천이하는 상기 강하 감지 신호(det_dr)를 생성하므로 감지 신호 생성부(114)라 할 수 있다.
상기 드라이빙부(113)는 상기 강하 감지 신호(det_dr)를 드라이빙하여 외부 전압(VDD) 또는 접지 전압(VSS) 레벨로 천이하는 밴드 갭 감지 신호(det_bg)를 생성한다.
상기 드라이빙부(113)는 제 1 및 제 2 인버터(IV21, IV22)를 포함한다. 상기 제 1 인버터(IV21)는 상기 강하 감지 신호(det_dr)를 입력 받는다. 상기 제 2 인버터(IV22)는 상기 제 1 인버터(IV22)의 출력 신호를 입력 받아 상기 밴드 갭 감지 신호(det_bg)를 생성한다. 이때, 상기 제 1 및 제 2 인버터(IV21, IV22)는 도시하지 않았지만, 외부 전압(VDD)과 접지 전압(VSS)을 인가 받아 구동된다.
이와 같이 구성된 밴드 갭 전압 레벨 디텍터(110-1)는 다음과 같이 동작한다.
도 6에 도시된 바와 같이, 전압 강하부(111)의 제 4 트랜지스터(N21)는 드레인과 게이트가 밴드 갭 전압(V_bg)를 공통으로 입력 받으므로, 상기 제 4 트랜지스터(N21)는 상기 밴드 갭 전압(V_bg) 레벨이 높아지면 턴온 정도가 커져 강하 전압(V_dr)의 레벨을 높인다. 한편, 상기 밴드 갭 전압(V_bg) 레벨이 낮아지면 상기 제 4 트랜지스터(N21)의 턴온 정도가 작아져 상기 강하 전압(V_dr) 레벨을 낮춘다. 따라서 상기 밴드 갭 전압(V_bg)과 상기 강하 전압(V_dr)은 일정한 레벨차가 유지된다.
상기 강하 전압(V_dr)의 레벨이 타겟 레벨보다 높아지면 제 6 트랜지스터(N22)가 턴온되어 강하 감지 신호(det_dr)는 접지 전압(VSS) 레벨로 인에이블된다. 한편, 상기 강하 전압(V_dr)의 레벨이 상기 타겟 레벨보다 낮아지면 제 5 트랜지스터(P21)가 턴온되어 상기 강하 감지 신호(det_dr)는 상기 밴드 갭 전압(V_bg) 레벨로 인에이블된다.
접지 전압(VSS) 레벨로 인에이블된 상기 강하 감지 신호(det_dr)는 드라이빙부(113)를 통해 드라이빙되어 접지 전압(VSS) 레벨로 인에이블된 밴드 갭 감지 신호(det_bg)로서 출력된다.
상기 밴드 갭 전압(V_bg) 레벨로 디스에이블된 상기 강하 감지 신호(det_dr)는 상기 드라이빙부(113)를 통해 드라이빙되어 외부 전압(VDD) 레벨로 디스에이블된 상기 밴드 갭 감지 신호(V_bg)를 생성한다.
상기 밴드 갭 감지 신호(V_bg)가 인에이블되면 도 4에 도시된 바와 같이, 외부 전압(VDD)이 전달 전압(V_tr)으로서 출력되고 상기 전달 전압(V_tr)은 전압 분배되어 분배 전압(V_dr)으로서 출력된다. 한편, 상기 밴드 갭 감지 신호(V_bg)가 디스에이블되면 외부 전압(VDD)은 상기 전달 전압(V_tr)으로서 출력되는 것이 차단된다.
상기 외부 전압(VDD)이 상기 전달 전압(V_tr)으로서 출력될 경우 상기 전달 전압(V_tr)은 전압 분배되어 분배 전압(V_dv)으로서 출력된다.
상기 밴드 갭 전압(V_bg)과 상기 분배 전압(V_dv) 레벨을 비교하여 파워 온 리셋 신호(POR_signal)이 생성된다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로는 밴드 갭 전압 레벨을 감지하는 밴드 갭 전압 레벨 디텍터가 도 6에 도시된 바와 같이 구성되어 외부 전압의 영향을 받지 않으므로, 본 발명의 실시예에 따른 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로보다 안정적인 파워 온 리셋 신호를 생성할 수 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로는 도 7에 도시된 바와 같이, 활성화 제어부(200), 제 1 스위칭부(300), 및 제 2 스위칭부(400)를 포함한다. 이때, 분배 전압(V_dv)은 도 1에 도시된 전압 분배부(30)에서 생성된 전압이며, 밴드 갭 전압(V_bg)은 도 1에 도시된 외부 전압 레벨 디텍터(10), 및 밴드 갭 전압 생성부(20)의 구성을 통해 생성된 전압이다.
상기 활성화 제어부(200)는 인에이블 신호(en)가 인에이블되고 상기 밴드 갭 전압(V_bg)이 타겟 레벨보다 높아지면 싱크 노드(node_sink)와 접지단(VSS)을 연결시킨다.
상기 활성화 제어부(200)는 제 7 트랜지스터(N31), 및 제 8 트랜지스터(N32)를 포함한다. 상기 제 7 트랜지스터(N31)는 게이트에 상기 인에이블 신호(en)를 입력 받고 드레인에 상기 싱크 노드(node_sink)가 연결된다. 상기 제 8 트랜지스터(N32)는 게이트에 상기 밴드 갭 전압(V_bg)을 입력 받고 드레인에 상기 제 7 트랜지스터(N31)의 소오스가 연결되며 소오스에 접지단(VSS)이 연결된다.
상기 제 1 스위칭부(300)는 상기 싱크 노드(node_sink)가 접지단(VSS)에 연결되고 상기 밴드 갭 전압(V_bg)이 상기 분배 전압(V_dv)의 레벨보다 높으면 출력 노드(node_out)에 상기 싱크 노드(node_sink)를 연결시킨다.
상기 제 1 스위칭부(300)는 제 9 트랜지스터(N33)를 포함한다. 상기 제 9 트랜지스터(N33)는 게이트에 상기 밴드 갭 전압(V_bg)을 입력 받고 드레인에 상기 출력 노드(node_out)가 연결되며 소오스에 상기 싱크 노드(node_sink)가 연결된다.
상기 제 2 스위칭부(400)는 상기 싱크 노드(node_sink)가 접지단(VSS)에 연결되고 상기 밴드 갭 전압(V_bg)이 상기 분배 전압(V_dv)의 레벨보다 낮으면 상기 출력 노드(node_out)에 외부 전압(VDD)을 인가시킨다.
상기 제 2 스위칭부(400)는 제 10 내지 제 12 트랜지스터(N34, P31, P32)를 포함한다. 상기 제 10 트랜지스터(N34)는 게이트에 상기 분배 전압(V_dv)을 입력 받고 소오스에 상기 싱크 노드(node_sink)가 연결된다. 상기 제 11 트랜지스터(P31)는 소오스에 외부 전압(VDD)을 인가 받고 드레인과 게이트에 상기 제 10 트 랜지스터(N34)의 드레인이 연결된다. 상기 제 12 트랜지스터(P32)는 게이트에 상기 제 10 트랜지스터(N34)의 드레인이 연결되고 소오스에 외부 전압(VDD)을 인가 받으며 드레인에 상기 출력 노드(node_out)가 연결된다.
상기 출력 노드(node_out)의 전압은 인버터(IV21)를 통해 파워 온 리셋 신호(POR_signal)의 전압 레벨로서 출력된다.
이와 같이 구성된 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 파워 온 리셋 신호는 다음과 같이 동작한다.
인에이블 신호(en)가 하이 레벨로 인에이블되어 제 7 트랜지스터(N31)가 턴온된다.
밴드 갭 전압(V_bg) 레벨이 제 8 트랜지스터(N32)를 턴온시킬 정도로 높아지면 상기 제 7 트랜지스터(N31),및 상기 제 8 트랜지스터(N32)를 통해 싱크 노드(node_sink)와 접지단(VSS)이 연결된다.
상기 싱크 노드(node_sink)와 상기 접지단(VSS)이 연결되면 분배 전압(V_dv)과 상기 밴드 갭 전압(V_bg) 레벨 비교에 의해 출력 노드(node_out)의 전압 레벨이 변한다.
예를 들어, 상기 밴드 갭 전압(V_bg)이 상기 분배 전압(V_dv) 레벨보다 높으면 제 9 트랜지스터(N33)의 턴온 정도가 제 10 트랜지스터(N34)의 턴온 정도보다 커져 출력 노드(node_out)의 전압 레벨 낮아진다.
상기 밴드 갭 전압(V_bg)이 상기 분배 전압(V_dv) 레벨보다 낮아지면 상기 제 10 트랜지스터(N34)의 턴온 정도가 상기 제 9 트랜지스터(N33)의 턴온 정도보다 커지고 이로 인해 제 12 트랜지스터(P32)가 턴온되면서 상기 출력 노드(node_out)의 전압 레벨이 높아진다.
결국, 상기 싱크 노드(node_sink)와 접지단(VSS)이 연결되고 상기 밴드 갭 전압(V_bg)이 상기 분배 전압(V_dv) 레벨보다 높아지면 제 1 스위칭부(300)에 의해 상기 출력 노드(node_out)와 상기 싱크 노드(node_sink)가 연결되어 상기 출력 노드(node_out)의 전압 레벨이 낮아진다. 또한, 상기 싱크 노드(node_sink)와 접지단(VSS)이 연결되고 상기 밴드 갭 전압(V_bg)이 상기 분배 전압(V_dv) 레벨보다 낮아지면 제 2 스위칭부(400)에 의해 상기 출력 노드(node_out)에 외부 전압(VDD)이 인가되어 상기 출력 노드(node_out)의 전압 레벨이 높아진다.
상기 출력 노드(node_out)의 전압 레벨이 인버터(IV21)를 통해 파워 온 리셋 신호(POR_signal)로서 출력된다.
상기 출력 노드(node_out)에 상기 싱크 노드(node_sink)가 연결되면 상기 인버터(IV21)를 통해 상기 파워 온 리셋 신호(POR_signal)가 하이 레벨로 인에이블되고, 상기 출력 노드(node_out)에 외부 전압(VDD)이 인가되면 상기 인버터(IV21)를 통해 상기 파워 온 리셋 신호(POR_signal)가 로우 레벨로 디스에이블된다.
도 2에 도시된 b와 같이 밴드 갭 전압이 타겟 레벨에 도달하지 않았음에도 불구하고 밴드 갭 전압과 분배 전압 레벨을 비교하여 파워 온 리셋 신호를 생성하는 종래 기술과는 달리, 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로는 밴드 갭 전압이 타겟 레벨이상으로 높아져야 분배 전압과 밴드 갭 전압의 레벨 비교 동작을 시작하고, 비교 동작을 통해 파워 온 리셋 신 호를 생성한다.
따라서 본 발명에 따른 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로는 파워 온 리셋 신호를 정상적으로 생성할 수 있어, 반도체 메모리 장치의 초기 구동 불량을 방지하고 반도체 메모리 장치의 신뢰도를 향상시킨다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 일반적인 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로의 구성도,
도 2는 일반적인 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로의 타이밍도,
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로를 개략적으로 보여주는 구성도,
도 4는 도 3의 레벨 감지 전압 분배부의 구성도,
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로의 타이밍도,
도 6은 도 4에 도시된 밴드 갭 전압 레벨 디텍터의 다른 실시예를 보여주는 구성도,
도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 파워 온 리셋 신호를 개략적으로 보여주는 구성도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 레벨 감지 전압 분배부 200: 활성화 제어부
300: 제 1 스위칭부 400: 제 2 스위칭부

Claims (29)

  1. 외부 전압 레벨을 감지하여 외부 전압 감지 신호를 생성하는 외부 전압 레벨 디텍터;
    상기 외부 전압 감지 신호에 응답하여 밴드 갭 전압을 생성하는 밴드 갭 전압 생성부;
    상기 밴드 갭 전압 레벨에 따라 상기 외부 전압을 전압 분배하여 분배 전압을 생성하는 레벨 감지 전압 분배부; 및
    상기 밴드 갭 전압과 상기 분배 전압의 레벨을 비교하여 파워 온 리셋 신호를 생성하는 파워 온 리셋 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로.
  2. 제 1 항에 있어서,
    상기 레벨 감지 전압 분배부는
    상기 밴드 갭 전압 레벨을 감지하여 밴드 갭 감지 신호를 생성하는 밴드 갭 전압 레벨 디텍터,
    상기 밴드 갭 감지 신호에 응답하여 상기 외부 전압을 전달 전압으로서 출력하는 전압 전달 스위칭부, 및
    상기 전달 전압을 전압 분배하여 상기 분배 전압을 생성하는 전압 분배부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로.
  3. 제 2 항에 있어서,
    상기 밴드 갭 전압 레벨 디텍터는
    상기 밴드 갭 전압이 타겟 레벨이상의 전압 레벨이면 상기 밴드 갭 감지 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로.
  4. 제 3 항에 있어서,
    상기 밴드 갭 전압 레벨 디텍터는
    상기 밴드 갭 전압을 전압 강하시켜 강하 전압을 생성하는 전압 강하부,
    상기 밴드 갭 전압을 구동 전압으로 인가 받고 상기 강하 전압의 레벨에 응답하여 강하 감지 신호를 생성하는 레벨 감지부, 및
    상기 강하 감지 신호를 드라이빙하여 상기 밴드 갭 감지 신호로서 출력하는 드라이빙부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로.
  5. 제 4 항에 있어서,
    상기 전압 강하부는
    상기 밴드 갭 전압과 상기 강하 전압의 레벨차를 일정하게 유지시키는 것을 특징으로 하는 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로.
  6. 제 5 항에 있어서,
    상기 전압 강하부는
    상기 밴드 갭 전압을 강하시키기 위한 다이오드형 트랜지스터, 및
    상기 강하 전압의 레벨을 일정하게 유지시키기 위한 커패시터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로.
  7. 제 6 항에 있어서,
    상기 전압 강하부는
    게이트와 드레인에 상기 밴드 갭 전압을 인가 받는 상기 다이오드형 트랜지스터, 및
    일단에 상기 다이오드형 트랜지스터의 소오스가 연결되고 타당에 접지단이 연결된 상기 커패시터를 포함하며,
    상기 다이오드형 트랜지스터 및 상기 커패시터가 연결된 노드에서 상기 강하 전압이 출력되는 것을 특징으로 하는 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로.
  8. 제 4 항에 있어서,
    상기 레벨 감지부는
    상기 밴드 갭 전압을 상기 구동 전압으로 인가 받아 상기 강하 전압이 타겟 레벨이상이면 상기 강하 감지 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로.
  9. 제 8 항에 있어서,
    상기 레벨 감지부는
    게이트에 상기 강하 전압을 입력 받고 소오스에 상기 밴드 갭 전압을 인가 받는 제 1 트랜지스터, 및
    게이트에 상기 강하 전압을 입력 받고 드레인에 상기 제 1 트랜지스터의 드레인이 연결되며 소오스에 접지단이 연결된 제 2 트랜지스터를 포함하며,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터가 연결된 노드에서 상기 강하 감지 신호가 출력되는 것을 특징으로 하는 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로.
  10. 제 2 항에 있어서,
    상기 전압 전달 스위칭부는
    상기 밴드 갭 감지 신호가 인에이블되면 상기 외부 전압을 상기 전달 전압으로서 출력하고, 상기 밴드 갭 감지 신호가 디스에이블되면 상기 외부 전압이 상기 전달 전압으로서 출력되는 것을 차단하는 것을 특징으로 하는 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로.
  11. 제 1 항에 있어서,
    상기 파워 온 리셋 신호 생성부는
    상기 밴드 갭 전압이 상기 분배 전압의 레벨보다 높아지면 상기 파워 온 리셋 신호를 인에이블시키고, 상기 밴드 갭 전압이 상기 분배 전압의 레벨보다 낮아지면 상기 파워 온 리셋 신호를 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로.
  12. 제 1 항에 있어서,
    상기 외부 전압 레벨 디텍터는
    상기 외부 전압 레벨이 타겟 레벨이상의 전압 레벨이면 상기 외부 전압 감지 신호를 인에이블시키고,
    상기 밴드 갭 전압 생성부는 상기 외부 전압 감지 신호가 인에이블되면 상기 밴드 갭 전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로.
  13. 밴드 갭 전압과 분배 전압 레벨을 비교하여 파워 온 리셋 신호를 생성하는 파워 온 리셋 신호 생성부; 및
    상기 밴드 갭 전압 레벨에 응답하여 외부 전압을 전압 분배한 상기 분배 전압을 생성하는 레벨 감지 전압 분배부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로.
  14. 제 13 항에 있어서,
    상기 레벨 감지 전압 분배부는
    상기 밴드 갭 전압 레벨이 타겟 레벨이상이면 상기 외부 전압을 전압 분배하여 상기 분배 전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로.
  15. 제 14 항에 있어서,
    상기 레벨 감지 전압 분배부는
    상기 밴드 갭 전압 레벨이 상기 타겟 레벨이상이면 밴드 갭 감지 신호를 인에이블시키는 밴드 갭 전압 레벨 디텍터,
    상기 밴드 갭 감지 신호가 인에이블되면 상기 외부 전압을 전달 전압으로서 출력하는 전압 전달 스위칭부, 및
    상기 전달 전압을 전압 분배하여 상기 분배 전압을 생성하는 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로.
  16. 제 13 항에 있어서,
    상기 파워 온 리셋 신호 생성부는
    상기 밴드 갭 전압 레벨이 상기 분배 전압 레벨보다 높으면 상기 파워 온 리셋 신호를 인에이블시키고, 상기 밴드 갭 전압 레벨이 상기 분배 전압 레벨보다 낮 으면 상기 파워 온 리셋 신호를 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로.
  17. 밴드 갭 전압이 타겟 레벨보다 높아지면 분배 전압을 생성하는 레벨 감지 전압 분배부를 포함하여,
    상기 밴드 갭 전압과 상기 분배 전압 레벨 비교에 따른 결과를 파워 온 리셋 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로.
  18. 제 17 항에 있어서,
    상기 레벨 감지 전압 분배부는
    상기 밴드 갭 전압 레벨이 상기 타겟 레벨이상이면 외부 전압을 전압 분배하여 상기 분배 전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로.
  19. 제 18 항에 있어서,
    상기 레벨 감지 전압 분배부는
    상기 밴드 갭 전압 레벨이 상기 타겟 레벨이상이면 밴드 갭 감지 신호를 인에이블시키는 밴드 갭 전압 레벨 디텍터,
    상기 밴드 갭 감지 신호가 인에이블되면 상기 외부 전압을 전달 전압으로서 출력하는 전압 전달 스위칭부, 및
    상기 전달 전압을 전압 분배하여 상기 분배 전압을 생성하는 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로.
  20. 외부 전압을 전압 분배하여 분배 전압을 생성하는 전압 분배부; 및
    인에이블 신호가 인에이블되고 밴드 갭 전압이 타겟 레벨보다 높아지면 상기 밴드 갭 전압과 상기 분배 전압 레벨을 비교하여 파워 온 리셋 신호를 생성하는 파워 온 리셋 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로.
  21. 제 20 항에 있어서,
    상기 파워 온 리셋 신호 생성부는
    상기 인에이블 신호가 인에이블되고 상기 밴드 갭 전압이 상기 타겟 레벨보다 높아지면 싱크 노드에 접지단을 연결시키는 활성화 제어부,
    상기 싱크 노드에 상기 접지단이 연결되고 상기 밴드 갭 전압이 상기 분배 전압 레벨보다 높으면 출력 노드에 상기 싱크 노드를 연결시키는 제 1 스위칭부, 및
    상기 싱크 노드에 상기 접지단이 연결되고 상기 밴드 갭 전압이 상기 분배 전압 레벨보다 낮으면 상기 출력 노드에 상기 외부 전압을 상기 출력 노드에 연결시키는 제 2 스위칭부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로.
  22. 제 21 항에 있어서,
    상기 활성화 제어부는
    게이트에 상기 인에이블 신호를 입력 받고 드레인에 상기 싱크 노드가 연결되는 제 1 트랜지스터, 및
    게이트에 상기 밴드 갭 전압을 인가 받고 드레인에 상기 제 1 트랜지스터의 소오스가 연결되며 소오스에 접지단이 연결된 제 2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로.
  23. 제 21 항에 있어서,
    상기 제 1 스위칭부는
    게이트에 상기 밴드 갭 전압을 입력 받고 드레인에 상기 출력 노드가 연결되며 소오스에 상기 싱크 노드가 연결된 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로.
  24. 제 21 항에 있어서,
    상기 제 2 스위칭부는
    게이트에 상기 분배 전압을 입력 받고 소오스에 상기 싱크 노드가 연결된 제 1 트랜지스터,
    소오스에 상기 외부 전압을 인가 받고 게이트와 드레인에 상기 제 1 트랜지스터의 드레인이 연결된 제 2 트랜지스터, 및
    소오스에 상기 외부 전압을 인가 받고 게이트에 상기 제 1 트랜지스터의 드레인이 연결되며 소오스에 상기 출력 노드가 연결된 제 3 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로.
  25. 밴드 갭 전압 레벨에 응답하여 상기 밴드 갭 전압 또는 접지 전압 레벨로 천이하는 강하 감지 신호를 생성하도록 구성된 감지 신호 생성부;
    상기 강하 감지 신호를 드라이빙하여 외부 전압 또는 상기 접지 전압 레벨로 천이하는 밴드 갭 감지 신호를 생성하는 드라이빙부;
    상기 밴드 갭 감지 신호에 따라 상기 외부 전압을 전압 분배하여 분배 전압을 생성하는 신호 응답형 전압 분배부; 및
    상기 밴드 갭 전압과 상기 분배 전압의 레벨을 비교하여 파워 온 리셋 신호를 생성하는 파워 온 리셋 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로.
  26. 제 25 항에 있어서,
    상기 감지 신호 생성부는
    상기 밴드 갭 전압을 전압 강하시켜 강하 전압을 생성하며,
    상기 강하 전압 레벨이 타겟 레벨이상이면 상기 강하 감지 신호를 상기 접지 전압 레벨로 천이시키고,
    상기 강하 전압 레벨이 상기 타겟 레벨이하이면 상기 강하 감지 신호를 상기 밴드 갭 전압 레벨로 천이시키는 것을 특징으로 하는 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로.
  27. 제 26 항에 있어서,
    상기 감지 신호 생성부는
    상기 밴드 갭 전압을 전압 강하시켜 상기 강하 전압을 생성하는 전압 강하부, 및
    상기 밴드 갭 전압과 상기 접지 전압을 구동 전압으로서 인가 받고, 상기 강하 전압 레벨에 응답하여 상기 강하 감지 신호를 생성하는 레벨 감지부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로.
  28. 제 25 항에 있어서,
    상기 신호 응답형 전압 분배부는
    상기 밴드 갭 감지 신호가 인에이블되면 상기 외부 전압을 전달 전압으로서 출력하고, 상기 밴드 갭 신호가 디스에이블되면 상기 외부 전압이 상기 전달 전압으로서 출력되는 것을 차단하는 전압 전달 스위칭부, 및
    상기 전달 전압을 전압 분배하여 상기 분배 전압을 생성하는 전압 분배부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로.
  29. 제 25 항에 있어서.
    상기 파워 온 리셋 신호 생성부는
    상기 밴드 갭 전압이 상기 분배 전압의 레벨보다 높으면 상기 파워 온 리셋 신호를 인에이블시키고,
    상기 밴드 갭 전압이 상기 분배 전압의 레벨보다 낮으면 상기 파워 온 리셋 신호를 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로.
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