KR20050046070A - 파워 업 신호 발생 회로 - Google Patents

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Abstract

외부 전원 전압의 전위가 일정 전위 이상이 됨을 감지하기 위해 상기 외부 전원 전압에 따라 동작하는 제 1 스위칭 소자 및 이와 직렬 연결된 저항으로 이루어진 전압 감지부; 제 2 스위칭 소자로 구성되며 상기 전압 감지부의 출력신호에 따라 파워 업 신호를 발생하는 파워 업 신호 발생부; 및 상기 파워 업 신호 발생부로부터의 파워 업 신호를 일정 전위로 버퍼링하여 출력하는 버퍼링부를 구비하고, 상기 제 1 스위칭 소자의 문턱 전압에 의해 상기 제 2 스위칭 소자의 턴온/턴오프를 제어하여 상기 파워 업 신호의 발생 시점을 제어하는 파워 업 신호 발생 회로가 제공된다.

Description

파워 업 신호 발생 회로{Circuit for generating a power up signal}
본 발명은 반도체 소자에서 회로 동작의 신뢰성을 향상시키기 위해 사용하는 내부 전원 발생 장치인 파워 업(power up)신호 발생 회로에 관한 것으로 특히, 파워 업 신호의 베리에이션(variation) 즉, 스큐(skew)를 줄일 수 있는 파워 업 신호 발생 회로에 관한 것이다.
최근 디자인 룰(design rule)이 빠르게 감소함에 따라 셀(cell)에 인가되는 코아(core) 전압의 전위가 낮아지게 되고, 이 때문에 전원이 공급된 직후 프로세스 베리에이션(process variation)이 심해지고 있다.
일반적으로 파워 업 신호 발생 회로는 기판 바이어스 전압(Vbb)이 원하는 레벨을 확보했음을 감지하는 파워 업 신호를 발생하여 내부 전원들이 안정화 되어 셋업될 때까지 일정한 노드(node)나 사용처를 제어한다.
이러한 목적으로 종래에 사용하던 저항 소자로 구성된 파워 업 신호 발생 회로를 도 1a에 나타내었다. 도 1의 파워 업 신호 발생 회로는 전압 감지부(1), 레벨 제어부(2), 파워 업 신호 발생부(3) 및 버퍼링부(4)로 구성된다.
여기서, 종래의 기술에 문제가 되고 있는 부분은 전압 감지부(1)로서 외부전원 전압(Vext)원과 접지전압(Vss)원 사이에 직렬 연결된 저항(R0 및 R1)으로 구성된다.
외부전원 전압(Vext)이 0V에서 목표 레벨의 전압으로 올라가면 PMOS트랜지스터(P1)와 NMOS트랜지스터(N1)는 각각 문턱 전압(Vt)을 갖게 된다. 따라서, 디램 칩은 PMOS트랜지스터의 문턱전압(Vt)과 NMOS트랜지스터의 문턱 전압(Vt)을 합친 2Vt가 되어야 동작 영역이 안정화 되고, 외부전원 전압(Vext)에 의하여 만들어지는 내부 전원의 전위들이 일정 레벨 이상이 되어야 안정된 동작을 할 수 있다. 이러한 동작의 제어를 위해서, 파워 업 신호를 인에이블시키는 시점을 일정하게 유지하는 것은 칩의 안정화 측면에서 매우 중요하다.
그러나, 종래의 회로에서 발생된 파워 업 신호는 베리에이션이 심하다. 이것은 NMOS트랜지스터(N1)의 문턱 전압이 커지기 때문이다. NMOS트랜지스터(N1)의 게이트로 입력되는 노드(A)의 전압이 저항(R0 및 R1)의 분할에 의해 1/2*Vext이기 때문에, 파워 업 신호가 발생될 때 NMOS트랜지스터(N1)의 문턱전압의 2배에 해당하는 베리에이션이 발생하게 된다. 이렇듯, 반도체 메모리 소자의 제조 기술이 미세해지고 셀에 쓰이는 코어 전압이 점차 낮아짐에 따라 파워 업을 띄우는 시점이 점점 빨라지고 파워 업 신호의 초기 가변 현상이 심해지게 되어 종래와 같은 파워 업 발생회로를 사용할 경우 칩 초기의 안정화와 신뢰성 측면에서 많은 문제가 될 수 있다.
도 1의 종래 기술을 부연 설명하면 다음과 같다.
도 1의 파워 업 신호 발생 회로는 전원 전압의 전위가 일정 전위, 즉, 2Vt(이하에서, Vt는 트랜지스터의 문턱전압) 이상이 됨을 감지하는 전압 감지부(1)와, 전압 감지부(1)의 출력전압이 일정 전압 이상일때 NMOS트랜지스터(N1)의 동작을 제어하는 레벨 제어부(2)와, 레벨 제어부(2)의 출력신호에 따라 파워 업 신호를 발생하는 파워 업 신호 발생부(3)와, 파워 업 신호 발생부(3)의 출력신호(det)를 인가받아 파워 업 신호(pwrup)를 일정 전위 수준으로 버퍼링하여 출력하는 버퍼링부(4)로 구성된다.
여기서, 전압 감지부(1)는 외부전원 전압(Vext)원과 접지 전압(Vss)원 사이에 직렬 연결된 저항(R0 및 저항 R1)으로 구성된다. 그리고, 레벨 제어부(2)는 저항(R0 및 R1)의 연결 노드(A)에 게이트와 소스가 공통 연결되고, 드레인에 외부 전원 전압(Vext)이 인가되며, 벌크에 접지 전압(Vss)이 인가되는 역방향 다이오드 소자인 NMOS트랜지스터(N0)로 구성된다.
또한, 파워 업 신호 발생부(3)는 외부전원 전압(Vext)원과 접지전압(Vss)원 사이에 직렬 연결된 PMOS트랜지스터(P1) 및 NMOS트랜지스터(N1)로 구성되는데, PMOS트랜지스터(P1)의 게이트는 접지 전압(Vss)원에 연결되고, 소스와 벌크는 외부 전압(Vext)원에 연결되는 한편, 드레인은 NMOS트랜지스터(N1)의 드레인과 연결되어 있다. NMOS트랜지스터(N1)의 게이트 단자에는 노드(A)의 전압이 인가 되고, 벌크에 접지전압(Vss)이 인가된다.
또한, 버퍼링부(4)는 파워 업 신호 발생부(3)로부터의 출력신호(det)를 버퍼링하여 파워 업 신호(pwrup)를 외부전원전압(Vext) 또는 접지전압(Vss) 중 어느 한 레벨로 출력하는 인버터(I1)로 구성된다.
도 1에서 노드(A)의 전압이 레벨 제어부(2)에 입력되면, 이 노드(A)의 전압이 일정 전압 이상이 될때 NMOS트랜지스터(N0)가 턴온되어 외부 전원 전압(Vext)이 NMOS트랜지스터(N1)의 게이트 단자에 인가되며, 그에 따라 NMOS트랜지스터(N1)가 동작된다. 즉, 노드(A)의 전압에 의해 NMOS트랜지스터(N1)가 턴온되면 외부전원 전압(Vext)원과 연결된 PMOS레지스터(P1)에 의해 출력노드(det)로 '로우'의 신호가 출력되고 버퍼링부(4)를 통해 파워 업(pwrup)신호가 하이로 출력된다.
도 2에 위와 같은 원리로 동작하는 종래의 회로(도 1)에 대한 시뮬레이션 결과를 나타내었다.
도 2의 시뮬레이션 결과에서 보는 바와 같이 외부전압(Vext)이 0~5V까지 증가하는 동안 Vext, A 및 det 노드에서의 전압 변화를 알 수 있다.
도 3은 도 2의 시뮬레이션 결과 중 파워 업 신호만을 도시한 것인데, 파워 업이 뜨는 시점이 1.21 ~ 1.67V 사이로 베리에이션(variation)이 460mV로 큰 것을 알 수 있다.
이렇게, 종래의 파워 업 발생 회로를 사용할 경우 반도체 메모리 소자의 제조 기술이 미세해지고 셀에 쓰이는 코어 전압이 점차 낮아짐에 따라 파워 업을 띄우는 시점이 점점 빨라지고 파워 업 신호의 초기 가변 현상이 심해지게 되어 칩 초기의 안정화와 신뢰성 측면에서 많은 문제점이 발생하게 된다.
따라서 본 발명은 칩 초기 동작시 안정화 역할을 하는 파워 업 신호의 스큐를 줄여서 디램이 안정된 동작을 수행하게 할 수 있는 파워 업 신호 발생 회로를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 종래 파워 업 발생회로의 저항을 NMOS 저항으로 대체함으로써 면적 및 파워 업 인에이블(power up enable)시 필요한 스탠바이 전류(stanby current)를 감소시킴으로써 디램의 신뢰성(reliability)을 향상시키는 데 있다.
상술한 목적들을 달성하기 위한 본 발명에 따른 파워 업 신호 발생 회로는 외부 전원 전압의 전위가 일정 전위 이상이 됨을 감지하기 위해 상기 외부 전원 전압에 따라 동작하는 제 1 스위칭 소자 및 이와 직렬 연결된 저항으로 이루어진 전압 감지부;
제 2 스위칭 소자로 구성되며 상기 전압 감지부의 출력신호에 따라 파워 업 신호를 발생하는 파워 업 신호 발생부; 및
상기 파워 업 신호 발생부로부터의 파워 업 신호를 일정 전위로 버퍼링하여 출력하는 버퍼링부를 구비하고,
상기 제 1 스위칭 소자의 문턱 전압에 의해 상기 제 2 스위칭 소자의 턴온/턴오프를 제어하여 상기 파워 업 신호의 발생 시점을 제어함을 특징으로 한다.
도 4 는 본 발명에 따른 파워 업 신호 발생 회로도이다.
도 4의 파워 업 신호 발생 회로의 전반적인 구조는 종래의 기술과 마찬가지로 전압 감지부(10), 레벨 제어부(20), 파워 업 신호 발생부(30) 및 버퍼링부(40)로 구성된다. 여기서, 전압 감지부(10)는 외부전원 전압(Vext)원과 접지 전압(Vss)원 사이에 직렬 연결된 저항(R3)과 NMOS 저항(NR)을구비하는데, NMOS 저항(NR)의 게이트 단자는 외부 전압(Vext)에 연결되고 드레인 단자는 저항(R3)과 연결된다. NMOS 저항(NR)의 소스와 벌크에는 접지전압(Vss)이 인가된다.
레벨 제어부(20)는 저항(R3) 및 NMOS 저항(NR)의 접속 노드(B)에 게이트와 소스가 공통 연결되고, 드레인에 외부전원전압(Vext)이 인가되며, 벌크에 접지전압 (Vss)이 인가되는 역방향 다이오드 소자로서 동작하는 NMOS트랜지스터(N2)로 구성된다.
또한, 파워 업 신호 발생부(30)는 외부전원 전압단(Vext)과 접지전압단(Vss) 사이에 직렬 연결된 PMOS트랜지스터(P1) 및 NMOS트랜지스터(N3)로 구성되는데, NMOS트랜지스터(N3)의 게이트 단자는 노드(B)의 전압을 인가받고 벌크에 접지전압 (Vss)이 인가된다.
또한, 버퍼링부(40)는 외부전원 전압단(Vext)과 접지전압단(Vss) 사이에 연결되어 파워 업 신호 발생부(30)로부터의 출력신호(det)를 버퍼링하여 파워 업 신호(pwrup)를 외부전원전압(Vext) 또는 접지전압(Vss) 중 어느 한 레벨로 출력하는 인버터(I2)로 구성된다.
이러한 구성을 갖는 본 발명의 파워 업 신호 발생 회로는, 저항(R3)과 NMOS 저항(NR)에 의하여 외부전원 전압(Vext)이 분배 되고 분배된 전위가 노드(B)로 출력된다. 노드(B)의 전압이 NMOS트랜지스터(N3)의 게이트를 제어함으로써 NMOS트랜지스터(N3)의 턴온/턴오프에 의해 파워 업 신호가 뜨는 시점이 결정된다.
도 4를 보면, 외부 전원 전압(Vext)이 공급됨에 따라 모스 트랜지스터의 문턱 전압이 2Vt가 되기 전까지는 파워 업 신호가 로우 상태로 있다가 문턱전압이 2Vt 이상이 되고 나면 파워 업 신호가 하이 상태가 되어 칩의 초기화가 끝났음을 알리게 되며, 디램의 내부 동작을 수행해도 된다는 신호를 출력하게 된다.
즉, 외부 전원 전압(Vext)과 접지 전압(Vss)사이에 저항(R3)과 NMOS 저항(NR)이 직렬로 구성되면서 그 연결점에 노드(B)가 구성되고, 이 노드(B)에 인가되는 전압이 레벨 제어부(20)에 입력된다. 이 노드(B)의 전압이 일정 전압 이상이 될때 NMOS트랜지스터(N2)가 턴온되어 외부전원 전압(Vext)이 NMOS트랜지스터(N3)의 게이트 단자에 인가되며, 그에 따라 NMOS트랜지스터(N3)가 동작된다. 이때, 저항(R3)을 통하여 외부 전원 전압(Vext)이 공급되는 노드(B)는 NMOS트랜지스터(N3)의 게이트를 제어하게 된다. 즉, 저항(R3)에 의한 전압 강하 분과 NMOS트랜지스터(N3)의 문턱 전압(Vt)이 합쳐진 전압에서 파워 업 신호가 뜨게 된다. 여기서, 저항(R3)을 거친 전압 강하의 가변 전압이 통상의 PMOS트랜지스터 또는 NMOS트랜지스터의 가변저항보다 작기 때문에 벌크 바이어스 효과를 얻을 수 있으므로 종래의 방식보다 베리에이션을 줄일 수 있게 된다. 즉, 가변 전압은 저항(R3)에 의한 전압 강하 분과 NMOS트랜지스터(N3)의 문턱전압(Vt)이 합쳐지는 결과가 성립된다.
종래의 기술은 저항(R0)의 전압 강하 변화가 NMOS트랜지스터(N3)의 문턱전압보다 높아 파워 업 신호의 베리에이션이 크게 되지만 본 발명에서는 NMOS 저항을 사용함으로써 저항(R3)에 의한 전압 강하 베리에이션이 현격히 줄어들어 더욱 안정된 동작을 할 수 있도록 칩 초기화를 수행할 수 있다.
종래의 파워 업 신호 발생 회로의 경우, Vext/(2R) 만큼의 전류가 저항을 통해 접지로 흘렀는데, 본 발명에서는 Vext/R+NR 만큼의 전류가 흐르게 되므로 스탠바이 전류 측면에서도 매우 유리하다.
도 5에 위와 같은 원리로 동작하는 본 발명의 회로(도 4)에 대한 시뮬레이션 결과를 나타내었다.
도 5의 시뮬레이션 결과에서 보는 바와 같이 외부전압(Vext)이 0~5V까지 증가하는 동안 Vext, B 및 det 노드에서의 전압 변화를 알 수 있다. 여기서는 외부 전원전압(Vext)에 따른 노드(B)에서의 전압이 도 1의 노드(A)에서 일어나는 전압 변화와는 다른 것을 알 수 있다.
NMOS 저항(NR)이 외부 전원전압(Vext)에 의해서 턴온되기 전 까지는 NMOS 저항(NR)의 저항 값이 너무 커서 저항(R0)이 거의 저항으로서 작용하지 못하다가 NMOS 저항(NR)이 턴온이 되면 상대적으로 저항이 커지게 되어 전압 강하가 일어난다.
도 6 은 파워 업 신호만을 도시한 것인데, 파워 업 신호가 뜨는 시점이 1.17 ~ 1.37V 사이로, 베리에이션이 200mV로 종래의 기술대비 56% 정도 감소한 것을 알 수 있다.
이상에서 설명한 바와 같이, 본 발명은 최근 디자인 룰(design rule)이 빠르게 감소함에 따라 디램 셀(cell)에 인가되는 코아 전압(core voltage)의 전위가 점점 더 낮아져, 이로 인해 외부 전원이 소자에 공급된 직후 프로세스 베리에이션(process variation)이 증가하게 되는 문제를 개선하기 위해 소자의 초기 구동시 안정화 역할을 하는 파워 업 신호의 스큐를 줄여 디램이 안정된 동작을 수행하게 함은 물론, 회로의 구성에서 종래의 저항을 온도, 전압, 등의 동작 환경에 대해 의존성이 적은 NMOS 트랜지스터로 대체함으로써 면적 및 파워 업 인에이블 시 필요한 스탠바이 전류(stanby current)를 감소시킬 수 있는 효과를 얻을 수 있고 이로 인해서 디램의 신뢰성(reliability)을 향상시킬 수 있다.
도 1 은 종래의 파워 업 신호 발생 회로도이다.
도 2 는 종래의 파워 업 신호 발생 회로의 시뮬레이션 결과 그래프이다.
도 3 은 종래의 파워 업 신호 발생 회로의 파워 업 베리에이션 그래프이다.
도 4 는 본 발명에 따른 파워 업 신호 발생 회로도이다.
도 5 는 본 발명에 따른 파워 업 신호 발생 회로의 시뮬레이션 결과 그래프이다.
도 6 은 본 발명에 따른 파워 업 신호 발생 회로의 파워 업 베리에이션 그래프이다.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 전압 감지부 20 : 레벨 제어부
30 : 파워 업 신호 발생부 40 : 버퍼링부

Claims (8)

  1. 외부 전원 전압의 전위가 일정 전위 이상이 됨을 감지하기 위해 상기 외부 전원 전압에 따라 동작하는 제 1 스위칭 소자 및 이와 직렬 연결된 저항으로 이루어진 전압 감지부;
    제 2 스위칭 소자로 구성되며 상기 전압 감지부의 출력신호에 따라 파워 업 신호를 발생하는 파워 업 신호 발생부; 및
    상기 파워 업 신호 발생부로부터의 파워 업 신호를 일정 전위로 버퍼링하여 출력하는 버퍼링부를 구비하고,
    상기 제 1 스위칭 소자의 문턱 전압에 의해 상기 제 2 스위칭 소자의 턴온/턴오프를 제어하여 상기 파워 업 신호의 발생 시점을 제어함을 특징으로 하는 파워 업 신호 발생 회로.
  2. 제 1 항에 있어서,
    상기 전압 감지부의 출력 전압이 일정 전압 이상일 때 턴온되어 외부전원 전압에 의해 상기 제 2 스위칭 소자의 동작이 제어되도록 한 레벨 제어부를 더 구비함을 특징으로 하는 파워 업 신호 발생 회로.
  3. 제 1 항에 있어서,
    상기 제 1 스위칭소자는 NMOS 저항으로 구성되고, 외부 전원 전압이 인가되는 상기 저항과 접지 전압이 인가되는 상기 NMOS 저항에 의해 분배된 전압에 따라 상기 파워 업 신호 발생부의 동작 시점을 제어하는 것을 특징으로 하는 파워 업 신호 발생 회로.
  4. 제 3 항에 있어서,
    상기 NMOS 저항의 드레인은 상기 저항에 연결되고 게이트는 외부 전원 전압을 인가 받으며 소스와 벌크에 접지 전압이 인가되는 것을 특징으로 하는 파워 업 신호 발생 회로.
  5. 제 1 항에 있어서,
    상기 파워 업 신호 발생부는 상기 외부 전원 전압을 발생하는 전압원과 상기 제 2 스위칭 소자간에 연결되는 풀업 소자를 더 포함하는 것을 특징으로로 하는 파워 업 신호 발생 회로.
  6. 제 5 항에 있어서,
    상기 제 2 스위칭 소자는 NMOS트랜지스터로 구성되어 상기 전압 감지부로부터 인가되는 제어신호를 게이트 단자로 인가 받는 것을 특징으로 하는 파워 업 신호 발생 회로.
  7. 제 5 항에 있어서,
    상기 풀업 소자는 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 파워 업 신호 발생 회로.
  8. 제 2 항에 있어서, 상기 레벨 제어부는 NMOS 트랜지스트로 구성된 것을 특징으로 하는 파워 업 신호 발생 회로.
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