JP2591305B2 - パワーオンリセット回路 - Google Patents

パワーオンリセット回路

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JP2591305B2 JP2263673A JP26367390A JP2591305B2 JP 2591305 B2 JP2591305 B2 JP 2591305B2 JP 2263673 A JP2263673 A JP 2263673A JP 26367390 A JP26367390 A JP 26367390A JP 2591305 B2 JP2591305 B2 JP 2591305B2
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    • H03K—PULSE TECHNIQUE
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    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はCMOS型集積回路に搭載され、この集積回路の
電源の立ち上がり時にリセット信号を供給するパワーオ
ンリセット回路に関する。
［従来の技術］ 第３図は従来のこの種のパワーオンリセット回路を示
す回路図である。
電源線21と電源線22との間にはヒステリシス特性を有
するシュミット回路24が接続されている。このシュミッ
ト回路24はその入力を反転して出力するようになってい
る。また、電源線21と電源線22との間には抵抗R21及び
蓄電器C21を直列に接続したＣ−Ｒ遅延回路が設けられ
ていて、抵抗R21と蓄電器C21との間の接続点23がシュミ
ット回路24の入力端に接続されている。
次に、このように構成される従来のパワーオンリセッ
ト回路の動作について説明する。
先ず、電源線21,22に電源を投入すると、接続点23の
電圧は蓄電器C21が充電されるまでの時間だけその電圧
上昇が前記電圧の電圧上昇よりも遅れる。このため、こ
の期間、シュミット回路24の出力は高電圧を維持する。
その後、所定時間が経過し、接続点23の電圧がシュミッ
ト回路24の閾値電圧を超えると、シュミット回路24の出
力電圧は論理“0"になる。
このように電源投入時にのみシュミット回路24から発
生する高電圧出力をリセット信号として集積回路に供給
する。
なお、このパワーオンリセット回路は直流電流経路を
備えていないため、動作時の消費電力が極めて小さい。
［発明が解決しようとする課題］ しかしながら、上述した従来のパワーオンリセット回
路においては、Ｒ−Ｃ遅延回路の時定数を利用している
ため、投入した電源がこの時定数を超えるようなゆっく
りとした立ち上がり速度で立ち上がると、シュミット回
路24の出力は低電圧を維持したままになる。そうする
と、シュミット回路24はリセット信号を出力しないた
め、パワーオンリセット回路としての機能を果たすこと
ができないという問題点がある。
また、上述の回路においては、電源が一旦立ち上がっ
た後、電源電圧がLSIの動作電圧以下に低下した場合、
ゼロ電圧程度にまで低下しなければ、再び電源電圧が上
昇してもシュミット回路24はリセット信号を出力しな
い。このため、電源電圧が何らかの原因で低下した後に
電源が復旧してもリセット信号が発生しない場合があ
り、この場合、集積回路が正常に動作しなくなるという
問題点がある。
本発明かかる問題点に鑑みてなされたものであって、
電源電圧の立ち上がり速度に依存することなく、集積回
路の電源電圧が所定の電圧にまで低下したときに確実に
リセット信号を発生することができるパワーオンリセッ
ト回路を提供することを目的とする。
［課題を解決するための手段］ 本発明に係るパワーオンリセット回路は、その一端が
第１の電源に接続された第１の抵抗と、その一端が前記
第１の抵抗の他端に接続された第２の抵抗と、そのドレ
イン電極が前記第２の抵抗の他端に接続されそのゲート
電極が前記第１及び第２の抵抗の相互接続点に接続され
そのソース電極が第２の電源に接続された第１導電型の
第１のMOSトランジスタと、その一端が前記第１のMOSト
ランジスタのドレイン電極に接続された第３の抵抗と、
前記第１及び第２の電源間に相補的に接続されそのゲー
ト電極が前記第３の抵抗の他端に共通接続された第１導
電型の第２のMOSトランジスタ及び第２導電型の第３のM
OSトランジスタを備えた反転増幅器と、そのドレイン電
極が前記反転増幅器の前記ゲート電極からなる入力端に
接続されそのゲート電極が前記反転増幅器のドレイン電
極からなる出力端に接続されそのソース電極が前記第２
の電源に接続された第１導電型の第４のMOSトランジス
タと、前記反転増幅器の前記入力端と前記第１の電源と
の間に接続された蓄電器とを有し、前記第２のMOSトラ
ンジスタはその閾値電圧が前記第１のMOSトランジスタ
の閾値電圧よりも低いものであることを特徴とする。
［作用］ 本発明においては、第１及び第２の電源から電源電圧
を投入すると、第１のMOSトランジスタは電源電圧がそ
の閾値電圧を超えるまでオフ状態であるため、第２及び
第３のMOSトランジスタからなる反転増幅器の入力端に
おける電圧は電源電圧と共に上昇する。前記第２のMOS
トランジスタはその閾値電圧が前記第１のMOSトランジ
スタの閾値電圧よりも低いので、前記第１のMOSトラン
ジスタよりも先にオン状態になり、前記反転増幅器の出
力端を第２の電源の電圧に保持する。その後、前記第１
のMOSトランジスタは電源電圧がその閾値電圧を超える
とオン状態になる。これにより、前記反転増幅器の入力
端における電圧が低下する。一方、前記反転増幅器の論
理閾値電圧は、電源電圧並びに第２及び第３のMOSトラ
ンジスタの閾値電圧及びその素子定数により決定され、
電源電圧の増加に伴って高くなる。従って、前記反転増
幅器の入力端における電圧と前記反転増幅器の論理閾値
電圧との関係により、電源投入時にのみリセット信号が
発生するようにすることができる。この場合、第４のMO
Sトランジスタは前記反転増幅器の出力端の電圧に応じ
てオン状態になり、前記反転増幅器の入力端の電圧を引
き下げるので、電源投入後、通常の使用状態においてリ
セット信号が発生することはない。
一方、電源電圧が急激に上昇した場合は、第１のMOS
トランジスタが即時にオン状態になる。このとき、前記
反転増幅器はその入力端が蓄電器により第１の電源と結
合されているため、この入力端における電圧が上昇す
る。従って、このように電源電圧が急激に上昇して前記
第１のMOSトランジスタが前記第２のMOSトランジスタよ
りも先にオン状態になった場合でも、前記蓄電器が設け
られているため、前記第２のMOSトランジスタがオン状
態になって電圧投入時にのみリセット信号が発生するよ
うにすることができる。この場合、前記反転増幅器の入
力端の電圧は第３の抵抗及び第１のMOSトランジスタを
通して徐々に放電される。
このように本発明によれば、電源電圧の立ち上がりの
時定数に拘らず、リセット信号を確実に供給することが
できる。
また、リセット信号発生後の通常の使用状態において
は、前記第２のMOSトランジスタがオフ状態になり、前
記第４のMOSトランジスタがオン状態になり、前記第３
のトランジスタがオン状態になることにより、この使用
状態を保持している。しかしながら、電源電圧が低下し
て前記第１又は前記第３のMOSトランジスタの閾値電圧
以下になった場合には、前記反転増幅器の出力端におけ
る電圧が低下するためリセット信号が発生する。従っ
て、電源電圧が回路の動作限界付近の電圧にまで低下し
たとき、リセット信号が確実に発生するようにすること
ができ、集積回路を正常に動作させることができる。
［実施例］ 次に、本発明の実施例について添付の図面を参照して
説明する。
第１図は本発明の実施例に係るパワーオンリセット回
路を示す回路図である。
抵抗R1はその一端が電源線１に接続されている。抵抗
R2はその一端が抵抗R1の他端に接続されている。Ｎ型MO
SトランジスタQ1はそのドレイン電極が抵抗R2の他端に
接続され、そのゲート電極が抵抗R1と抵抗R2との接続点
３に接続され、そのソース電極が電源線２に接続されて
いる。抵抗R3はその一端がＮ型MOSトランジスタQ1のド
レイン電極と抵抗R2との接続点４に接続されている。Ｎ
型MOSトランジスタQ2及びＰ型MOSトランジスタQ3は電源
線1,2間に相補的に接続され、反転増幅器を構成してい
る。このMOSトランジスタQ2,Q3のゲート電極は、この反
転増幅器の入力点Ａにおいて抵抗R3の他端に共通接続さ
れている。また、Ｎ型MOSトランジスタQ2はその閾値電
圧がＮ型MOSトランジスタQ1の閾値電圧よりも低いもの
である。Ｎ型MOSトランジスタQ4はそのゲート電極がMOS
トランジスタQ2,Q3のドレイン電極間の出力点Ｂに接続
され、そのドレイン電極が入力点Ａに接続され、そのソ
ース電極が電源線２に接続されている。蓄電器C1は入力
点Ａと電源線１との間に接続されている。そして、出力
反転増幅器５は出力点Ｂの出力を入力し、これを反転増
幅して出力するようになっている。
次に、上述したパワーオンリセット回路の動作につい
て説明する。
第２図は電源電圧VDDとMOSトランジスタQ2,Q3からな
る反転増幅器の論理閾値電圧VTH及びその入力点Ａにお
ける電圧V0との関係を示すグラフ図である。
先ず、電源線１に投入する電源電圧VDDが0Vから上昇
する場合について説明する。この場合、電源投入前は全
ての接続点においてゼロ電圧である。Ｎ型MOSトランジ
スタQ1は電源電圧VDDが上昇してその閾値電圧VTを超え
るまでオフ状態である。このとき、Ｎ型MOSトランジス
タQ4もオフ状態である。このため、電源電圧VDDがＮ型M
OSトランジスタQ1の閾値電圧VTを超えるまで、接続点3,
4の電圧及び入力点Ａの電圧V0は電源電圧VDDと共に上昇
する。Ｎ型MOSトランジスタQ2はその閾値電圧がＮ型MOS
トランジスタQ1の閾値電圧VTよりも低いので、Ｎ型MOS
トランジスタQ1よりも先にオン状態になり、出力点Ｂを
電源線２電圧に保持する。その後、電源電圧VDDが閾値
電圧VTを超えると、Ｎ型MOSトランジスタQ1はオン状態
になり、Ｎ型MOSトランジスタQ1に電流が流れ始める。
この電流は接続点３の電圧上昇を抑制すると共に、接続
点４の電圧を引き下げる方向に作用する。
例えば、Ｎ型MOSトランジスタQ1のゲート酸化膜の容
量をCo、電子の移動度をμ、チャネル幅をＷ、チャネル
長をＬとしたとき、その素子係数Ｋは下記（１）式にて
表される。
Ｋ＝CoμW/L …（１） この場合、Ｋ・R1≫１であれば、接続点４及び入力点
Ａの電圧V0は下記（２）式にて表される。
V0＝VT＋（VT−VDD）R2/R1 …（２） 即ち、第２図に示すように、電圧V0は電源電圧VDDが
閾値電圧VTを超えると、抵抗R1,R2の抵抗値に応じて減
少する。この場合、電圧V0の傾きは近似的にR2/R1で表
され、R2とR1との比により設定することができる。
一方、MOSトランジスタQ2,Q3により構成される反転増
幅器の論理閾値電圧VTHは下記（３）式にて表される。
但し、Ｎ型MOSトランジスタQ2及びＰ型MOSトランジス
タQ3の閾値電圧を夫々VTN及びVTPとし、その素子定数を
夫々KN及びKPとする。
この反転増幅器の論理閾値電圧VTHは、第２図に示す
ように、電源電圧VDDが閾値電圧VTを超えた後に電源電
圧VDDの上昇と共に増加する。
従って、電源電圧VDDが比較的低いときにはV0＞VTHで
あり、電源電圧VDDが上昇するとV0＜VTHとなって、出力
点Ｂは論理“0"から論理“1"に変化する。そうすると、
Ｎ型MOSトランジスタQ4がオン状態となり、入力点Ａの
電圧V0を電源線２の電圧にまで引き下げる。これによ
り、出力点Ｂは論理“1"に保持される。この出力点Ｂの
出力は出力反転増幅器５により反転して出力される。従
って、このパワーオンリセット回路においては、電源電
圧VDDが所定の電圧になるまでは論理“1"（パワーオン
リセット信号）を出力し、電源電圧VDDこの所定の電圧
を超えると論理“0"を出力する。
次に、電源電圧VDDが0Vから急激に上昇した場合につ
いて説明する。電源電圧VDDが急激に上昇すると、Ｎ型M
OSトランジスタQ1は即時にオン状態になる。また、入力
点Ａは蓄電器C1により電源線１と結合されているため、
入力点Ａの電圧も上昇する。従って、このように電源電
圧VDDが急激に上昇してＮ型MOSトランジスタQ1がオン状
態になった場合でも、蓄電器C1が設けられているため、
Ｎ型MOSトランジスタQ2がオン状態となって出力点Ｂは
論理“0"を出力する。これにより、上述の場合と同様に
して、パワーオンリセット信号が得られる。そして、入
力点Ａの電圧V0は抵抗R3及びＮ型MOSトランジスタQ1を
通して徐々に放電され、出力点Ｂは電圧V0が論理閾値電
圧VTH以下になったとき論理“1"となる。これにより、
Ｎ型MOSトランジスタQ4がオン状態となって入力点Ａの
電圧V0を完全に放電する。なお、この場合の所要時間は
蓄電器C1及び抵抗R3により決定され、C1・R3程度の時間
となる。
次に、電源電圧VDDが何らかの原因により低下した場
合について説明する。
先ず、|VTP|＞VTである場合は、電源電圧VDDが低下し
て|VTP|以下になったとき、Ｐ型MOSトランジスタQ3がオ
フ状態になる。そうすると、出力点Ｂの電圧が低下し、
Ｎ型MOSトランジスタQ4がオン状態になるため、入力点
Ａの電圧が上昇する。これにより、Ｎ型MOSトランジス
タQ2は完全にオン状態になり、出力点Ｂを完全に放電す
る。従って、電源電圧VDDが再び|VTP|を超えたときパワ
ーオンリセット信号を出力できる状態になる。
一方、|VTP|＞VTである場合は、電源電圧VDDが低下し
てVT以下になったとき、Ｎ型MOSトランジスタQ4がオフ
状態になる。そうすると、入力点Ａの電圧が低下し、Ｐ
型MOSトランジスタQ3がオフ状態になるため、出力点Ｂ
の電圧が降下して論理“0"となってパワーオンリセット
信号を出力する。
本実施例によれば、Ｒ−Ｃ遅延回路の時定数を利用し
た従来のパワーオンリセット回路とは異なって、電源電
圧VDDの立ち上がりの時定数に拘らず、リセット信号を
確実に発生させることができる。このリセット信号の変
化点（第２図におけるV0とVTHとの交点）は、上記
（３）式に示すように、R1,R2,KN及びKPを変えることに
より広い範囲で設定することができる。また、リセット
信号の変化点はＮ型MOSトランジスタ及びＰ型MOSトラン
ジスタのいずれの閾値電圧よりも高くなるので、パワー
オンリセット回路として有効な動作が保証される。
また、電源電圧VDDが低下して|VTP|又はVTの高い方の
電圧以下になった場合でも、パワーオンリセット信号を
発生させることできる。このため、従来とは異なって、
電源電圧VDDが回路の動作限界付近の電圧まで低下した
ときにもリセット信号を確実に発生させることができ、
集積回路を正常に動作させることができる。
なお、本実施例においては、出力反転増幅器５として
は、ヒステリシス特性を有するシュミット回路を使用す
ることができる。また、MOSトランジスタはＰ型とＮ型
とを相互に入れ替えることができ、電源は高電位電源と
低電位電源とを相互に入れ替えることができる。
［発明の効果］ 以上説明したように本発明によれば、電源電圧の変化
をMOSトランジスタの閾値電圧により検出し、これに応
じてリセット信号を発生するから、電源電圧の立ち上が
り速度に依存することなく、リセット信号を確実に発生
させることができる。また、電源電圧が集積回路の動作
限界付近の電圧にまで低下したときにもリセット信号を
発生することができ、集積回路を正常に動作させること
ができる。
【図面の簡単な説明】
第１図は本発明の実施例に係るパワーオンリセット回路
を示す回路図、第２図は電源電圧VDDと反転増幅器の論
理閾値電圧VTH及びその入力点Ａにおける電圧V0との関
係を示すグラフ図、第３図は従来のパワーオンリセット
回路を示す回路図である。 1,2,21,22;電源線、3,4,23;接続点、5;出力反転増幅
器、24;シュミット回路、Q1,Q2,Q4;N型MOSトランジス
タ、Q3;P型MOSトランジスタ、R1,R2,R3,R21;抵抗、C1,C
21;蓄電器、A;入力点、B;出力点

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】その一端が第１の電源に接続された第１の
    抵抗と、その一端が前記第１の抵抗の他端に接続された
    第２の抵抗と、そのドレイン電極が前記第２の抵抗の他
    端に接続されそのゲート電極が前記第１及び第２の抵抗
    の相互接続点に接続されそのソース電極が第２の電源に
    接続された第１導電型の第１のMOSトランジスタと、そ
    の一端が前記第１のMOSトランジスタのドレイン電極に
    接続された第３の抵抗と、前記第１及び第２の電源間に
    相補的に接続されそのゲート電極が前記第３の抵抗の他
    端に共通接続された第１導電型の第２のMOSトランジス
    タ及び第２導電型の第３のMOSトランジスタを備えた反
    転増幅器と、そのドレイン電極が前記反転増幅器の前記
    ゲート電極からなる入力端に接続されそのゲート電極が
    前記反転増幅器のドレイン電極からなる出力端に接続さ
    れそのソース電極が前記第２の電源に接続された第１導
    電型の第４のMOSトランジスタと、前記反転増幅器の前
    記入力端と前記第１の電源との間に接続された蓄電器と
    を有し、前記第２のMOSトランジスタはその閾値電圧が
    前記第１のMOSトランジスタの閾値電圧よりも低いもの
    であることを特徴とするパワーオンリセット回路。
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