JP2591305B2 - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
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- JP2591305B2 JP2591305B2 JP2263673A JP26367390A JP2591305B2 JP 2591305 B2 JP2591305 B2 JP 2591305B2 JP 2263673 A JP2263673 A JP 2263673A JP 26367390 A JP26367390 A JP 26367390A JP 2591305 B2 JP2591305 B2 JP 2591305B2
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- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
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- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
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Description
【発明の詳細な説明】 [産業上の利用分野] 本発明はCMOS型集積回路に搭載され、この集積回路の
電源の立ち上がり時にリセット信号を供給するパワーオ
ンリセット回路に関する。
電源の立ち上がり時にリセット信号を供給するパワーオ
ンリセット回路に関する。
[従来の技術] 第3図は従来のこの種のパワーオンリセット回路を示
す回路図である。
す回路図である。
電源線21と電源線22との間にはヒステリシス特性を有
するシュミット回路24が接続されている。このシュミッ
ト回路24はその入力を反転して出力するようになってい
る。また、電源線21と電源線22との間には抵抗R21及び
蓄電器C21を直列に接続したC−R遅延回路が設けられ
ていて、抵抗R21と蓄電器C21との間の接続点23がシュミ
ット回路24の入力端に接続されている。
するシュミット回路24が接続されている。このシュミッ
ト回路24はその入力を反転して出力するようになってい
る。また、電源線21と電源線22との間には抵抗R21及び
蓄電器C21を直列に接続したC−R遅延回路が設けられ
ていて、抵抗R21と蓄電器C21との間の接続点23がシュミ
ット回路24の入力端に接続されている。
次に、このように構成される従来のパワーオンリセッ
ト回路の動作について説明する。
ト回路の動作について説明する。
先ず、電源線21,22に電源を投入すると、接続点23の
電圧は蓄電器C21が充電されるまでの時間だけその電圧
上昇が前記電圧の電圧上昇よりも遅れる。このため、こ
の期間、シュミット回路24の出力は高電圧を維持する。
その後、所定時間が経過し、接続点23の電圧がシュミッ
ト回路24の閾値電圧を超えると、シュミット回路24の出
力電圧は論理“0"になる。
電圧は蓄電器C21が充電されるまでの時間だけその電圧
上昇が前記電圧の電圧上昇よりも遅れる。このため、こ
の期間、シュミット回路24の出力は高電圧を維持する。
その後、所定時間が経過し、接続点23の電圧がシュミッ
ト回路24の閾値電圧を超えると、シュミット回路24の出
力電圧は論理“0"になる。
このように電源投入時にのみシュミット回路24から発
生する高電圧出力をリセット信号として集積回路に供給
する。
生する高電圧出力をリセット信号として集積回路に供給
する。
なお、このパワーオンリセット回路は直流電流経路を
備えていないため、動作時の消費電力が極めて小さい。
備えていないため、動作時の消費電力が極めて小さい。
[発明が解決しようとする課題] しかしながら、上述した従来のパワーオンリセット回
路においては、R−C遅延回路の時定数を利用している
ため、投入した電源がこの時定数を超えるようなゆっく
りとした立ち上がり速度で立ち上がると、シュミット回
路24の出力は低電圧を維持したままになる。そうする
と、シュミット回路24はリセット信号を出力しないた
め、パワーオンリセット回路としての機能を果たすこと
ができないという問題点がある。
路においては、R−C遅延回路の時定数を利用している
ため、投入した電源がこの時定数を超えるようなゆっく
りとした立ち上がり速度で立ち上がると、シュミット回
路24の出力は低電圧を維持したままになる。そうする
と、シュミット回路24はリセット信号を出力しないた
め、パワーオンリセット回路としての機能を果たすこと
ができないという問題点がある。
また、上述の回路においては、電源が一旦立ち上がっ
た後、電源電圧がLSIの動作電圧以下に低下した場合、
ゼロ電圧程度にまで低下しなければ、再び電源電圧が上
昇してもシュミット回路24はリセット信号を出力しな
い。このため、電源電圧が何らかの原因で低下した後に
電源が復旧してもリセット信号が発生しない場合があ
り、この場合、集積回路が正常に動作しなくなるという
問題点がある。
た後、電源電圧がLSIの動作電圧以下に低下した場合、
ゼロ電圧程度にまで低下しなければ、再び電源電圧が上
昇してもシュミット回路24はリセット信号を出力しな
い。このため、電源電圧が何らかの原因で低下した後に
電源が復旧してもリセット信号が発生しない場合があ
り、この場合、集積回路が正常に動作しなくなるという
問題点がある。
本発明かかる問題点に鑑みてなされたものであって、
電源電圧の立ち上がり速度に依存することなく、集積回
路の電源電圧が所定の電圧にまで低下したときに確実に
リセット信号を発生することができるパワーオンリセッ
ト回路を提供することを目的とする。
電源電圧の立ち上がり速度に依存することなく、集積回
路の電源電圧が所定の電圧にまで低下したときに確実に
リセット信号を発生することができるパワーオンリセッ
ト回路を提供することを目的とする。
[課題を解決するための手段] 本発明に係るパワーオンリセット回路は、その一端が
第1の電源に接続された第1の抵抗と、その一端が前記
第1の抵抗の他端に接続された第2の抵抗と、そのドレ
イン電極が前記第2の抵抗の他端に接続されそのゲート
電極が前記第1及び第2の抵抗の相互接続点に接続され
そのソース電極が第2の電源に接続された第1導電型の
第1のMOSトランジスタと、その一端が前記第1のMOSト
ランジスタのドレイン電極に接続された第3の抵抗と、
前記第1及び第2の電源間に相補的に接続されそのゲー
ト電極が前記第3の抵抗の他端に共通接続された第1導
電型の第2のMOSトランジスタ及び第2導電型の第3のM
OSトランジスタを備えた反転増幅器と、そのドレイン電
極が前記反転増幅器の前記ゲート電極からなる入力端に
接続されそのゲート電極が前記反転増幅器のドレイン電
極からなる出力端に接続されそのソース電極が前記第2
の電源に接続された第1導電型の第4のMOSトランジス
タと、前記反転増幅器の前記入力端と前記第1の電源と
の間に接続された蓄電器とを有し、前記第2のMOSトラ
ンジスタはその閾値電圧が前記第1のMOSトランジスタ
の閾値電圧よりも低いものであることを特徴とする。
第1の電源に接続された第1の抵抗と、その一端が前記
第1の抵抗の他端に接続された第2の抵抗と、そのドレ
イン電極が前記第2の抵抗の他端に接続されそのゲート
電極が前記第1及び第2の抵抗の相互接続点に接続され
そのソース電極が第2の電源に接続された第1導電型の
第1のMOSトランジスタと、その一端が前記第1のMOSト
ランジスタのドレイン電極に接続された第3の抵抗と、
前記第1及び第2の電源間に相補的に接続されそのゲー
ト電極が前記第3の抵抗の他端に共通接続された第1導
電型の第2のMOSトランジスタ及び第2導電型の第3のM
OSトランジスタを備えた反転増幅器と、そのドレイン電
極が前記反転増幅器の前記ゲート電極からなる入力端に
接続されそのゲート電極が前記反転増幅器のドレイン電
極からなる出力端に接続されそのソース電極が前記第2
の電源に接続された第1導電型の第4のMOSトランジス
タと、前記反転増幅器の前記入力端と前記第1の電源と
の間に接続された蓄電器とを有し、前記第2のMOSトラ
ンジスタはその閾値電圧が前記第1のMOSトランジスタ
の閾値電圧よりも低いものであることを特徴とする。
[作用] 本発明においては、第1及び第2の電源から電源電圧
を投入すると、第1のMOSトランジスタは電源電圧がそ
の閾値電圧を超えるまでオフ状態であるため、第2及び
第3のMOSトランジスタからなる反転増幅器の入力端に
おける電圧は電源電圧と共に上昇する。前記第2のMOS
トランジスタはその閾値電圧が前記第1のMOSトランジ
スタの閾値電圧よりも低いので、前記第1のMOSトラン
ジスタよりも先にオン状態になり、前記反転増幅器の出
力端を第2の電源の電圧に保持する。その後、前記第1
のMOSトランジスタは電源電圧がその閾値電圧を超える
とオン状態になる。これにより、前記反転増幅器の入力
端における電圧が低下する。一方、前記反転増幅器の論
理閾値電圧は、電源電圧並びに第2及び第3のMOSトラ
ンジスタの閾値電圧及びその素子定数により決定され、
電源電圧の増加に伴って高くなる。従って、前記反転増
幅器の入力端における電圧と前記反転増幅器の論理閾値
電圧との関係により、電源投入時にのみリセット信号が
発生するようにすることができる。この場合、第4のMO
Sトランジスタは前記反転増幅器の出力端の電圧に応じ
てオン状態になり、前記反転増幅器の入力端の電圧を引
き下げるので、電源投入後、通常の使用状態においてリ
セット信号が発生することはない。
を投入すると、第1のMOSトランジスタは電源電圧がそ
の閾値電圧を超えるまでオフ状態であるため、第2及び
第3のMOSトランジスタからなる反転増幅器の入力端に
おける電圧は電源電圧と共に上昇する。前記第2のMOS
トランジスタはその閾値電圧が前記第1のMOSトランジ
スタの閾値電圧よりも低いので、前記第1のMOSトラン
ジスタよりも先にオン状態になり、前記反転増幅器の出
力端を第2の電源の電圧に保持する。その後、前記第1
のMOSトランジスタは電源電圧がその閾値電圧を超える
とオン状態になる。これにより、前記反転増幅器の入力
端における電圧が低下する。一方、前記反転増幅器の論
理閾値電圧は、電源電圧並びに第2及び第3のMOSトラ
ンジスタの閾値電圧及びその素子定数により決定され、
電源電圧の増加に伴って高くなる。従って、前記反転増
幅器の入力端における電圧と前記反転増幅器の論理閾値
電圧との関係により、電源投入時にのみリセット信号が
発生するようにすることができる。この場合、第4のMO
Sトランジスタは前記反転増幅器の出力端の電圧に応じ
てオン状態になり、前記反転増幅器の入力端の電圧を引
き下げるので、電源投入後、通常の使用状態においてリ
セット信号が発生することはない。
一方、電源電圧が急激に上昇した場合は、第1のMOS
トランジスタが即時にオン状態になる。このとき、前記
反転増幅器はその入力端が蓄電器により第1の電源と結
合されているため、この入力端における電圧が上昇す
る。従って、このように電源電圧が急激に上昇して前記
第1のMOSトランジスタが前記第2のMOSトランジスタよ
りも先にオン状態になった場合でも、前記蓄電器が設け
られているため、前記第2のMOSトランジスタがオン状
態になって電圧投入時にのみリセット信号が発生するよ
うにすることができる。この場合、前記反転増幅器の入
力端の電圧は第3の抵抗及び第1のMOSトランジスタを
通して徐々に放電される。
トランジスタが即時にオン状態になる。このとき、前記
反転増幅器はその入力端が蓄電器により第1の電源と結
合されているため、この入力端における電圧が上昇す
る。従って、このように電源電圧が急激に上昇して前記
第1のMOSトランジスタが前記第2のMOSトランジスタよ
りも先にオン状態になった場合でも、前記蓄電器が設け
られているため、前記第2のMOSトランジスタがオン状
態になって電圧投入時にのみリセット信号が発生するよ
うにすることができる。この場合、前記反転増幅器の入
力端の電圧は第3の抵抗及び第1のMOSトランジスタを
通して徐々に放電される。
このように本発明によれば、電源電圧の立ち上がりの
時定数に拘らず、リセット信号を確実に供給することが
できる。
時定数に拘らず、リセット信号を確実に供給することが
できる。
また、リセット信号発生後の通常の使用状態において
は、前記第2のMOSトランジスタがオフ状態になり、前
記第4のMOSトランジスタがオン状態になり、前記第3
のトランジスタがオン状態になることにより、この使用
状態を保持している。しかしながら、電源電圧が低下し
て前記第1又は前記第3のMOSトランジスタの閾値電圧
以下になった場合には、前記反転増幅器の出力端におけ
る電圧が低下するためリセット信号が発生する。従っ
て、電源電圧が回路の動作限界付近の電圧にまで低下し
たとき、リセット信号が確実に発生するようにすること
ができ、集積回路を正常に動作させることができる。
は、前記第2のMOSトランジスタがオフ状態になり、前
記第4のMOSトランジスタがオン状態になり、前記第3
のトランジスタがオン状態になることにより、この使用
状態を保持している。しかしながら、電源電圧が低下し
て前記第1又は前記第3のMOSトランジスタの閾値電圧
以下になった場合には、前記反転増幅器の出力端におけ
る電圧が低下するためリセット信号が発生する。従っ
て、電源電圧が回路の動作限界付近の電圧にまで低下し
たとき、リセット信号が確実に発生するようにすること
ができ、集積回路を正常に動作させることができる。
[実施例] 次に、本発明の実施例について添付の図面を参照して
説明する。
説明する。
第1図は本発明の実施例に係るパワーオンリセット回
路を示す回路図である。
路を示す回路図である。
抵抗R1はその一端が電源線1に接続されている。抵抗
R2はその一端が抵抗R1の他端に接続されている。N型MO
SトランジスタQ1はそのドレイン電極が抵抗R2の他端に
接続され、そのゲート電極が抵抗R1と抵抗R2との接続点
3に接続され、そのソース電極が電源線2に接続されて
いる。抵抗R3はその一端がN型MOSトランジスタQ1のド
レイン電極と抵抗R2との接続点4に接続されている。N
型MOSトランジスタQ2及びP型MOSトランジスタQ3は電源
線1,2間に相補的に接続され、反転増幅器を構成してい
る。このMOSトランジスタQ2,Q3のゲート電極は、この反
転増幅器の入力点Aにおいて抵抗R3の他端に共通接続さ
れている。また、N型MOSトランジスタQ2はその閾値電
圧がN型MOSトランジスタQ1の閾値電圧よりも低いもの
である。N型MOSトランジスタQ4はそのゲート電極がMOS
トランジスタQ2,Q3のドレイン電極間の出力点Bに接続
され、そのドレイン電極が入力点Aに接続され、そのソ
ース電極が電源線2に接続されている。蓄電器C1は入力
点Aと電源線1との間に接続されている。そして、出力
反転増幅器5は出力点Bの出力を入力し、これを反転増
幅して出力するようになっている。
R2はその一端が抵抗R1の他端に接続されている。N型MO
SトランジスタQ1はそのドレイン電極が抵抗R2の他端に
接続され、そのゲート電極が抵抗R1と抵抗R2との接続点
3に接続され、そのソース電極が電源線2に接続されて
いる。抵抗R3はその一端がN型MOSトランジスタQ1のド
レイン電極と抵抗R2との接続点4に接続されている。N
型MOSトランジスタQ2及びP型MOSトランジスタQ3は電源
線1,2間に相補的に接続され、反転増幅器を構成してい
る。このMOSトランジスタQ2,Q3のゲート電極は、この反
転増幅器の入力点Aにおいて抵抗R3の他端に共通接続さ
れている。また、N型MOSトランジスタQ2はその閾値電
圧がN型MOSトランジスタQ1の閾値電圧よりも低いもの
である。N型MOSトランジスタQ4はそのゲート電極がMOS
トランジスタQ2,Q3のドレイン電極間の出力点Bに接続
され、そのドレイン電極が入力点Aに接続され、そのソ
ース電極が電源線2に接続されている。蓄電器C1は入力
点Aと電源線1との間に接続されている。そして、出力
反転増幅器5は出力点Bの出力を入力し、これを反転増
幅して出力するようになっている。
次に、上述したパワーオンリセット回路の動作につい
て説明する。
て説明する。
第2図は電源電圧VDDとMOSトランジスタQ2,Q3からな
る反転増幅器の論理閾値電圧VTH及びその入力点Aにお
ける電圧V0との関係を示すグラフ図である。
る反転増幅器の論理閾値電圧VTH及びその入力点Aにお
ける電圧V0との関係を示すグラフ図である。
先ず、電源線1に投入する電源電圧VDDが0Vから上昇
する場合について説明する。この場合、電源投入前は全
ての接続点においてゼロ電圧である。N型MOSトランジ
スタQ1は電源電圧VDDが上昇してその閾値電圧VTを超え
るまでオフ状態である。このとき、N型MOSトランジス
タQ4もオフ状態である。このため、電源電圧VDDがN型M
OSトランジスタQ1の閾値電圧VTを超えるまで、接続点3,
4の電圧及び入力点Aの電圧V0は電源電圧VDDと共に上昇
する。N型MOSトランジスタQ2はその閾値電圧がN型MOS
トランジスタQ1の閾値電圧VTよりも低いので、N型MOS
トランジスタQ1よりも先にオン状態になり、出力点Bを
電源線2電圧に保持する。その後、電源電圧VDDが閾値
電圧VTを超えると、N型MOSトランジスタQ1はオン状態
になり、N型MOSトランジスタQ1に電流が流れ始める。
この電流は接続点3の電圧上昇を抑制すると共に、接続
点4の電圧を引き下げる方向に作用する。
する場合について説明する。この場合、電源投入前は全
ての接続点においてゼロ電圧である。N型MOSトランジ
スタQ1は電源電圧VDDが上昇してその閾値電圧VTを超え
るまでオフ状態である。このとき、N型MOSトランジス
タQ4もオフ状態である。このため、電源電圧VDDがN型M
OSトランジスタQ1の閾値電圧VTを超えるまで、接続点3,
4の電圧及び入力点Aの電圧V0は電源電圧VDDと共に上昇
する。N型MOSトランジスタQ2はその閾値電圧がN型MOS
トランジスタQ1の閾値電圧VTよりも低いので、N型MOS
トランジスタQ1よりも先にオン状態になり、出力点Bを
電源線2電圧に保持する。その後、電源電圧VDDが閾値
電圧VTを超えると、N型MOSトランジスタQ1はオン状態
になり、N型MOSトランジスタQ1に電流が流れ始める。
この電流は接続点3の電圧上昇を抑制すると共に、接続
点4の電圧を引き下げる方向に作用する。
例えば、N型MOSトランジスタQ1のゲート酸化膜の容
量をCo、電子の移動度をμ、チャネル幅をW、チャネル
長をLとしたとき、その素子係数Kは下記(1)式にて
表される。
量をCo、電子の移動度をμ、チャネル幅をW、チャネル
長をLとしたとき、その素子係数Kは下記(1)式にて
表される。
K=CoμW/L …(1) この場合、K・R1≫1であれば、接続点4及び入力点
Aの電圧V0は下記(2)式にて表される。
Aの電圧V0は下記(2)式にて表される。
V0=VT+(VT−VDD)R2/R1 …(2) 即ち、第2図に示すように、電圧V0は電源電圧VDDが
閾値電圧VTを超えると、抵抗R1,R2の抵抗値に応じて減
少する。この場合、電圧V0の傾きは近似的にR2/R1で表
され、R2とR1との比により設定することができる。
閾値電圧VTを超えると、抵抗R1,R2の抵抗値に応じて減
少する。この場合、電圧V0の傾きは近似的にR2/R1で表
され、R2とR1との比により設定することができる。
一方、MOSトランジスタQ2,Q3により構成される反転増
幅器の論理閾値電圧VTHは下記(3)式にて表される。
幅器の論理閾値電圧VTHは下記(3)式にて表される。
但し、N型MOSトランジスタQ2及びP型MOSトランジス
タQ3の閾値電圧を夫々VTN及びVTPとし、その素子定数を
夫々KN及びKPとする。
タQ3の閾値電圧を夫々VTN及びVTPとし、その素子定数を
夫々KN及びKPとする。
この反転増幅器の論理閾値電圧VTHは、第2図に示す
ように、電源電圧VDDが閾値電圧VTを超えた後に電源電
圧VDDの上昇と共に増加する。
ように、電源電圧VDDが閾値電圧VTを超えた後に電源電
圧VDDの上昇と共に増加する。
従って、電源電圧VDDが比較的低いときにはV0>VTHで
あり、電源電圧VDDが上昇するとV0<VTHとなって、出力
点Bは論理“0"から論理“1"に変化する。そうすると、
N型MOSトランジスタQ4がオン状態となり、入力点Aの
電圧V0を電源線2の電圧にまで引き下げる。これによ
り、出力点Bは論理“1"に保持される。この出力点Bの
出力は出力反転増幅器5により反転して出力される。従
って、このパワーオンリセット回路においては、電源電
圧VDDが所定の電圧になるまでは論理“1"(パワーオン
リセット信号)を出力し、電源電圧VDDこの所定の電圧
を超えると論理“0"を出力する。
あり、電源電圧VDDが上昇するとV0<VTHとなって、出力
点Bは論理“0"から論理“1"に変化する。そうすると、
N型MOSトランジスタQ4がオン状態となり、入力点Aの
電圧V0を電源線2の電圧にまで引き下げる。これによ
り、出力点Bは論理“1"に保持される。この出力点Bの
出力は出力反転増幅器5により反転して出力される。従
って、このパワーオンリセット回路においては、電源電
圧VDDが所定の電圧になるまでは論理“1"(パワーオン
リセット信号)を出力し、電源電圧VDDこの所定の電圧
を超えると論理“0"を出力する。
次に、電源電圧VDDが0Vから急激に上昇した場合につ
いて説明する。電源電圧VDDが急激に上昇すると、N型M
OSトランジスタQ1は即時にオン状態になる。また、入力
点Aは蓄電器C1により電源線1と結合されているため、
入力点Aの電圧も上昇する。従って、このように電源電
圧VDDが急激に上昇してN型MOSトランジスタQ1がオン状
態になった場合でも、蓄電器C1が設けられているため、
N型MOSトランジスタQ2がオン状態となって出力点Bは
論理“0"を出力する。これにより、上述の場合と同様に
して、パワーオンリセット信号が得られる。そして、入
力点Aの電圧V0は抵抗R3及びN型MOSトランジスタQ1を
通して徐々に放電され、出力点Bは電圧V0が論理閾値電
圧VTH以下になったとき論理“1"となる。これにより、
N型MOSトランジスタQ4がオン状態となって入力点Aの
電圧V0を完全に放電する。なお、この場合の所要時間は
蓄電器C1及び抵抗R3により決定され、C1・R3程度の時間
となる。
いて説明する。電源電圧VDDが急激に上昇すると、N型M
OSトランジスタQ1は即時にオン状態になる。また、入力
点Aは蓄電器C1により電源線1と結合されているため、
入力点Aの電圧も上昇する。従って、このように電源電
圧VDDが急激に上昇してN型MOSトランジスタQ1がオン状
態になった場合でも、蓄電器C1が設けられているため、
N型MOSトランジスタQ2がオン状態となって出力点Bは
論理“0"を出力する。これにより、上述の場合と同様に
して、パワーオンリセット信号が得られる。そして、入
力点Aの電圧V0は抵抗R3及びN型MOSトランジスタQ1を
通して徐々に放電され、出力点Bは電圧V0が論理閾値電
圧VTH以下になったとき論理“1"となる。これにより、
N型MOSトランジスタQ4がオン状態となって入力点Aの
電圧V0を完全に放電する。なお、この場合の所要時間は
蓄電器C1及び抵抗R3により決定され、C1・R3程度の時間
となる。
次に、電源電圧VDDが何らかの原因により低下した場
合について説明する。
合について説明する。
先ず、|VTP|>VTである場合は、電源電圧VDDが低下し
て|VTP|以下になったとき、P型MOSトランジスタQ3がオ
フ状態になる。そうすると、出力点Bの電圧が低下し、
N型MOSトランジスタQ4がオン状態になるため、入力点
Aの電圧が上昇する。これにより、N型MOSトランジス
タQ2は完全にオン状態になり、出力点Bを完全に放電す
る。従って、電源電圧VDDが再び|VTP|を超えたときパワ
ーオンリセット信号を出力できる状態になる。
て|VTP|以下になったとき、P型MOSトランジスタQ3がオ
フ状態になる。そうすると、出力点Bの電圧が低下し、
N型MOSトランジスタQ4がオン状態になるため、入力点
Aの電圧が上昇する。これにより、N型MOSトランジス
タQ2は完全にオン状態になり、出力点Bを完全に放電す
る。従って、電源電圧VDDが再び|VTP|を超えたときパワ
ーオンリセット信号を出力できる状態になる。
一方、|VTP|>VTである場合は、電源電圧VDDが低下し
てVT以下になったとき、N型MOSトランジスタQ4がオフ
状態になる。そうすると、入力点Aの電圧が低下し、P
型MOSトランジスタQ3がオフ状態になるため、出力点B
の電圧が降下して論理“0"となってパワーオンリセット
信号を出力する。
てVT以下になったとき、N型MOSトランジスタQ4がオフ
状態になる。そうすると、入力点Aの電圧が低下し、P
型MOSトランジスタQ3がオフ状態になるため、出力点B
の電圧が降下して論理“0"となってパワーオンリセット
信号を出力する。
本実施例によれば、R−C遅延回路の時定数を利用し
た従来のパワーオンリセット回路とは異なって、電源電
圧VDDの立ち上がりの時定数に拘らず、リセット信号を
確実に発生させることができる。このリセット信号の変
化点(第2図におけるV0とVTHとの交点)は、上記
(3)式に示すように、R1,R2,KN及びKPを変えることに
より広い範囲で設定することができる。また、リセット
信号の変化点はN型MOSトランジスタ及びP型MOSトラン
ジスタのいずれの閾値電圧よりも高くなるので、パワー
オンリセット回路として有効な動作が保証される。
た従来のパワーオンリセット回路とは異なって、電源電
圧VDDの立ち上がりの時定数に拘らず、リセット信号を
確実に発生させることができる。このリセット信号の変
化点(第2図におけるV0とVTHとの交点)は、上記
(3)式に示すように、R1,R2,KN及びKPを変えることに
より広い範囲で設定することができる。また、リセット
信号の変化点はN型MOSトランジスタ及びP型MOSトラン
ジスタのいずれの閾値電圧よりも高くなるので、パワー
オンリセット回路として有効な動作が保証される。
また、電源電圧VDDが低下して|VTP|又はVTの高い方の
電圧以下になった場合でも、パワーオンリセット信号を
発生させることできる。このため、従来とは異なって、
電源電圧VDDが回路の動作限界付近の電圧まで低下した
ときにもリセット信号を確実に発生させることができ、
集積回路を正常に動作させることができる。
電圧以下になった場合でも、パワーオンリセット信号を
発生させることできる。このため、従来とは異なって、
電源電圧VDDが回路の動作限界付近の電圧まで低下した
ときにもリセット信号を確実に発生させることができ、
集積回路を正常に動作させることができる。
なお、本実施例においては、出力反転増幅器5として
は、ヒステリシス特性を有するシュミット回路を使用す
ることができる。また、MOSトランジスタはP型とN型
とを相互に入れ替えることができ、電源は高電位電源と
低電位電源とを相互に入れ替えることができる。
は、ヒステリシス特性を有するシュミット回路を使用す
ることができる。また、MOSトランジスタはP型とN型
とを相互に入れ替えることができ、電源は高電位電源と
低電位電源とを相互に入れ替えることができる。
[発明の効果] 以上説明したように本発明によれば、電源電圧の変化
をMOSトランジスタの閾値電圧により検出し、これに応
じてリセット信号を発生するから、電源電圧の立ち上が
り速度に依存することなく、リセット信号を確実に発生
させることができる。また、電源電圧が集積回路の動作
限界付近の電圧にまで低下したときにもリセット信号を
発生することができ、集積回路を正常に動作させること
ができる。
をMOSトランジスタの閾値電圧により検出し、これに応
じてリセット信号を発生するから、電源電圧の立ち上が
り速度に依存することなく、リセット信号を確実に発生
させることができる。また、電源電圧が集積回路の動作
限界付近の電圧にまで低下したときにもリセット信号を
発生することができ、集積回路を正常に動作させること
ができる。
第1図は本発明の実施例に係るパワーオンリセット回路
を示す回路図、第2図は電源電圧VDDと反転増幅器の論
理閾値電圧VTH及びその入力点Aにおける電圧V0との関
係を示すグラフ図、第3図は従来のパワーオンリセット
回路を示す回路図である。 1,2,21,22;電源線、3,4,23;接続点、5;出力反転増幅
器、24;シュミット回路、Q1,Q2,Q4;N型MOSトランジス
タ、Q3;P型MOSトランジスタ、R1,R2,R3,R21;抵抗、C1,C
21;蓄電器、A;入力点、B;出力点
を示す回路図、第2図は電源電圧VDDと反転増幅器の論
理閾値電圧VTH及びその入力点Aにおける電圧V0との関
係を示すグラフ図、第3図は従来のパワーオンリセット
回路を示す回路図である。 1,2,21,22;電源線、3,4,23;接続点、5;出力反転増幅
器、24;シュミット回路、Q1,Q2,Q4;N型MOSトランジス
タ、Q3;P型MOSトランジスタ、R1,R2,R3,R21;抵抗、C1,C
21;蓄電器、A;入力点、B;出力点
Claims (1)
- 【請求項1】その一端が第1の電源に接続された第1の
抵抗と、その一端が前記第1の抵抗の他端に接続された
第2の抵抗と、そのドレイン電極が前記第2の抵抗の他
端に接続されそのゲート電極が前記第1及び第2の抵抗
の相互接続点に接続されそのソース電極が第2の電源に
接続された第1導電型の第1のMOSトランジスタと、そ
の一端が前記第1のMOSトランジスタのドレイン電極に
接続された第3の抵抗と、前記第1及び第2の電源間に
相補的に接続されそのゲート電極が前記第3の抵抗の他
端に共通接続された第1導電型の第2のMOSトランジス
タ及び第2導電型の第3のMOSトランジスタを備えた反
転増幅器と、そのドレイン電極が前記反転増幅器の前記
ゲート電極からなる入力端に接続されそのゲート電極が
前記反転増幅器のドレイン電極からなる出力端に接続さ
れそのソース電極が前記第2の電源に接続された第1導
電型の第4のMOSトランジスタと、前記反転増幅器の前
記入力端と前記第1の電源との間に接続された蓄電器と
を有し、前記第2のMOSトランジスタはその閾値電圧が
前記第1のMOSトランジスタの閾値電圧よりも低いもの
であることを特徴とするパワーオンリセット回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2263673A JP2591305B2 (ja) | 1990-09-30 | 1990-09-30 | パワーオンリセット回路 |
US07/766,010 US5136181A (en) | 1990-09-30 | 1991-09-26 | Power-on-reset circuit |
EP91116687A EP0479202B1 (en) | 1990-09-30 | 1991-09-30 | Power-on-reset circuit |
DE69123538T DE69123538T2 (de) | 1990-09-30 | 1991-09-30 | Einschalt-Rücksetzschaltung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2263673A JP2591305B2 (ja) | 1990-09-30 | 1990-09-30 | パワーオンリセット回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04139914A JPH04139914A (ja) | 1992-05-13 |
JP2591305B2 true JP2591305B2 (ja) | 1997-03-19 |
Family
ID=17392756
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2263673A Expired - Fee Related JP2591305B2 (ja) | 1990-09-30 | 1990-09-30 | パワーオンリセット回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5136181A (ja) |
EP (1) | EP0479202B1 (ja) |
JP (1) | JP2591305B2 (ja) |
DE (1) | DE69123538T2 (ja) |
Families Citing this family (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5349586A (en) * | 1990-10-17 | 1994-09-20 | Nec Corporation | Stand by control circuit |
JP2748950B2 (ja) * | 1991-12-25 | 1998-05-13 | 日本電気株式会社 | パワーオンリセット回路 |
US5323066A (en) * | 1992-06-01 | 1994-06-21 | Motorola, Inc. | Method and apparatus for performing power on reset initialization in a data processing system |
US5243233A (en) * | 1992-09-24 | 1993-09-07 | Altera Corporation | Power on reset circuit having operational voltage trip point |
US5323067A (en) * | 1993-04-14 | 1994-06-21 | National Semiconductor Corporation | Self-disabling power-up detection circuit |
US5570050A (en) * | 1994-03-08 | 1996-10-29 | Intel Corporation | Zero standby current power-up reset circuit |
US5498987A (en) * | 1994-06-20 | 1996-03-12 | Beacon Light Products, Inc. | Integratable solid state reset circuit operable over a wide temperature range |
US5508649A (en) * | 1994-07-21 | 1996-04-16 | National Semiconductor Corporation | Voltage level triggered ESD protection circuit |
US5612642A (en) * | 1995-04-28 | 1997-03-18 | Altera Corporation | Power-on reset circuit with hysteresis |
US5523709A (en) * | 1994-11-30 | 1996-06-04 | Sgs-Thomson Microelectronics, Inc. | Power-on reset circuit and method |
US5534804A (en) * | 1995-02-13 | 1996-07-09 | Advanced Micro Devices, Inc. | CMOS power-on reset circuit using hysteresis |
US5929673A (en) * | 1996-04-08 | 1999-07-27 | Texas Instruments Incorporated | Ultra low current power-up signal switching circuit |
US5659259A (en) * | 1996-04-12 | 1997-08-19 | Hewlett-Packard Company | Circuit and method of sensing small voltage changes on highly capacitively loaded electronic signals |
US5763960A (en) * | 1997-02-27 | 1998-06-09 | International Business Machines Corporation | Power supply controlled operation sequencing method and apparatus |
US5811962A (en) * | 1997-02-27 | 1998-09-22 | International Business Machines Corporation | Power supply control circuit |
US6658597B1 (en) | 1999-10-22 | 2003-12-02 | Industrial Technology Research Institute | Method and apparatus for automatic recovery of microprocessors/microcontrollers during electromagnetic compatibility (EMC) testing |
US6673171B2 (en) * | 2000-09-01 | 2004-01-06 | United States Steel Corporation | Medium carbon steel sheet and strip having enhanced uniform elongation and method for production thereof |
JP2003163588A (ja) * | 2001-11-28 | 2003-06-06 | Fujitsu Ltd | 起動回路 |
KR100496863B1 (ko) * | 2002-10-04 | 2005-06-22 | 삼성전자주식회사 | 파워-온 리셋 회로 |
US7310760B1 (en) * | 2002-12-11 | 2007-12-18 | Chung Sun | Apparatus and method for initializing an integrated circuit device and activating a function of the device once an input power supply has reached a threshold voltage |
KR100554840B1 (ko) * | 2003-11-13 | 2006-03-03 | 주식회사 하이닉스반도체 | 파워 업 신호 발생 회로 |
US6952119B2 (en) * | 2004-01-28 | 2005-10-04 | Micrel, Incorporated | Auxiliary output driver |
KR100560942B1 (ko) | 2004-12-30 | 2006-03-14 | 주식회사 하이닉스반도체 | Pvt 변화에 무관하게 안정적으로 동작하는 파워-업검출 회로 및 이를 포함하는 반도체 장치 |
US20070024332A1 (en) * | 2005-07-28 | 2007-02-01 | Standard Microsystems Corporation | All MOS power-on-reset circuit |
JP2008166660A (ja) * | 2007-01-05 | 2008-07-17 | Matsushita Electric Ind Co Ltd | 半導体製造装置 |
EP2552021A1 (en) * | 2011-07-27 | 2013-01-30 | austriamicrosystems AG | Voltage detection arrangement |
US8723554B2 (en) | 2011-11-10 | 2014-05-13 | Aeroflex Colorado Springs Inc. | High-stability reset circuit for monitoring supply undervoltage and overvoltage |
GB2509147A (en) * | 2012-12-21 | 2014-06-25 | Nordic Semiconductor Asa | A power-on reset circuit using current tunnelling through a thin MOSFET gate dielectric |
CN107786191A (zh) * | 2017-12-04 | 2018-03-09 | 电子科技大学 | 一种上电复位自关断电路 |
KR20210097532A (ko) | 2020-01-30 | 2021-08-09 | 삼성전자주식회사 | 구동 전압 감지 회로, 이를 포함하는 전자 장치 및 전자 시스템 |
CN112234966A (zh) * | 2020-11-03 | 2021-01-15 | 深圳佑驾创新科技有限公司 | 复位电路 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4300065A (en) * | 1979-07-02 | 1981-11-10 | Motorola, Inc. | Power on reset circuit |
US4409501A (en) * | 1981-07-20 | 1983-10-11 | Motorola Inc. | Power-on reset circuit |
JPS62209920A (ja) * | 1986-03-10 | 1987-09-16 | Fujitsu Ltd | レベル検出回路 |
US4812679A (en) * | 1987-11-09 | 1989-03-14 | Motorola, Inc. | Power-on reset circuit |
US4885476A (en) * | 1989-03-06 | 1989-12-05 | Motorola, Inc. | Power-on reset circuit |
-
1990
- 1990-09-30 JP JP2263673A patent/JP2591305B2/ja not_active Expired - Fee Related
-
1991
- 1991-09-26 US US07/766,010 patent/US5136181A/en not_active Expired - Lifetime
- 1991-09-30 EP EP91116687A patent/EP0479202B1/en not_active Expired - Lifetime
- 1991-09-30 DE DE69123538T patent/DE69123538T2/de not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
DE69123538T2 (de) | 1997-04-30 |
EP0479202A3 (en) | 1992-05-20 |
EP0479202A2 (en) | 1992-04-08 |
US5136181A (en) | 1992-08-04 |
EP0479202B1 (en) | 1996-12-11 |
JPH04139914A (ja) | 1992-05-13 |
DE69123538D1 (de) | 1997-01-23 |
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