JPH0245380B2 - - Google Patents
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- Publication number
- JPH0245380B2 JPH0245380B2 JP56154349A JP15434981A JPH0245380B2 JP H0245380 B2 JPH0245380 B2 JP H0245380B2 JP 56154349 A JP56154349 A JP 56154349A JP 15434981 A JP15434981 A JP 15434981A JP H0245380 B2 JPH0245380 B2 JP H0245380B2
- Authority
- JP
- Japan
- Prior art keywords
- node
- power supply
- potential
- circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
- H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
- H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
- H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Inverter Devices (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明はMOSFETを用いた回路に関する。
以下は説明の便宜上Ｎチヤンネル型MOSFET
を例に述べる。
を例に述べる。
第１図に従来型のブートストラツプ回路を示
す。第２図は通常の動作波形を示す。入力端子
IN１にパルスが入力されるとトランジスタＱ１
３，Ｑ１５がOFFし、節点Ｎ１３が上昇しＱ１
４をONせしめ節点OUT１が上昇する。OUT１
の上昇は帰還容量C11を介して節点N12，N13上昇
せしめる。N12，N13の上昇はOUT１を上昇させ
る。この動作はOUT１が電源電圧に上昇するま
で続く。
す。第２図は通常の動作波形を示す。入力端子
IN１にパルスが入力されるとトランジスタＱ１
３，Ｑ１５がOFFし、節点Ｎ１３が上昇しＱ１
４をONせしめ節点OUT１が上昇する。OUT１
の上昇は帰還容量C11を介して節点N12，N13上昇
せしめる。N12，N13の上昇はOUT１を上昇させ
る。この動作はOUT１が電源電圧に上昇するま
で続く。
従来型のブートストラツプ回路の入力に微小な
パルスが入力された時の動作を第３図に示す。節
点OUT１は抵抗Ｒ１により電源レベルに保持さ
れている。節点N12，N13は時間の経過と共にPN
接合リーク等で低下してゆき、最終的には電源電
圧よりQ11のしきい値（VT）１段落ちのレベルに
なる。この状態で微小ノイズが入力されると
Q13，Q15が一時的に導通しN12，N13、OUT１の
レベルを低下させる。ノイズの影響で節点OUT
１の電位が電源電圧よりQ11及びQ14のしきい値
２段分低下したレベルになり、この時に入力のノ
イズが消滅するとこの状態ではQ14はOFFしたま
まであり節点OUT１の電位は上昇しない。従つ
てC11による容量性帰還がかからないことになり
節点OUT１にしきい値２段落ちのレベルのまま
である。節点OUT１と電源間に接続される抵抗
Ｒ１は節点OUT１を電源電圧まで上昇さすべく
機能するが、一般に消費電力の関係からＲ１の抵
抗値は大きくするのが普通で節点OUT１のリー
ク電流を補償する程度であり、節点OUT１の電
位上昇には短い時間では寄与しない。
パルスが入力された時の動作を第３図に示す。節
点OUT１は抵抗Ｒ１により電源レベルに保持さ
れている。節点N12，N13は時間の経過と共にPN
接合リーク等で低下してゆき、最終的には電源電
圧よりQ11のしきい値（VT）１段落ちのレベルに
なる。この状態で微小ノイズが入力されると
Q13，Q15が一時的に導通しN12，N13、OUT１の
レベルを低下させる。ノイズの影響で節点OUT
１の電位が電源電圧よりQ11及びQ14のしきい値
２段分低下したレベルになり、この時に入力のノ
イズが消滅するとこの状態ではQ14はOFFしたま
まであり節点OUT１の電位は上昇しない。従つ
てC11による容量性帰還がかからないことになり
節点OUT１にしきい値２段落ちのレベルのまま
である。節点OUT１と電源間に接続される抵抗
Ｒ１は節点OUT１を電源電圧まで上昇さすべく
機能するが、一般に消費電力の関係からＲ１の抵
抗値は大きくするのが普通で節点OUT１のリー
ク電流を補償する程度であり、節点OUT１の電
位上昇には短い時間では寄与しない。
本発明のMOSFETを用いた容量性帰還回路
（以下ブートストラツプ回路と呼ぶ。）において、
入力の微小なノイズにより出力のレベルの低下が
起り、入力ノイズが消滅した後においては出力の
レベルがノイズが入力する前のレベルに回復する
様に工夫したものである。
（以下ブートストラツプ回路と呼ぶ。）において、
入力の微小なノイズにより出力のレベルの低下が
起り、入力ノイズが消滅した後においては出力の
レベルがノイズが入力する前のレベルに回復する
様に工夫したものである。
本発明によればブートストラツプを用いた
MOSFETインバータ回路において、帰還に用い
るコンデンサの一方の端子はブートストラツプが
機能した後には電源電圧以上の電位になり、他方
の端子は電源と同じ電位となるが電源以上の電位
の維持をパルス発生器とコンデンサとMOSFET
（あるいはダイオード）により構成される整流回
路の３つよりなる電位保持回路で行い、さらにブ
ートストラツプ機能を停止する様なパルスが入力
された時にはまず第１にコンデンサの電源と同じ
電位の端子を接地レベルに向わせ、一定時間後に
もう一方の電源以上の電位を有する端子を接地レ
ベルに向わせる様な回路構成を有するインバータ
回路が得られる。
MOSFETインバータ回路において、帰還に用い
るコンデンサの一方の端子はブートストラツプが
機能した後には電源電圧以上の電位になり、他方
の端子は電源と同じ電位となるが電源以上の電位
の維持をパルス発生器とコンデンサとMOSFET
（あるいはダイオード）により構成される整流回
路の３つよりなる電位保持回路で行い、さらにブ
ートストラツプ機能を停止する様なパルスが入力
された時にはまず第１にコンデンサの電源と同じ
電位の端子を接地レベルに向わせ、一定時間後に
もう一方の電源以上の電位を有する端子を接地レ
ベルに向わせる様な回路構成を有するインバータ
回路が得られる。
第４図に本発明の一回路例を示す。第５図は第
４図の動作波形である。
４図の動作波形である。
以下に第４図の動作を説明する。入力端子IN
２に微小ノイズが入力されると、節点N23は入力
ノイズに対応したパルスが発生し節点OUT２の
電位を低下させる。しかしながら節点N22はゲー
ト端子が節点OUT２に接続されたトランジスタ
Q25によりレベルが抑えられており、節点OUT２
の電位が十分に低下しなければ節点N22の電位は
上昇しない。したがつて節点N25，N26の電位は
低下しない。さらに節点N25，N26の電位はトラ
ンジスタQ21，Q22、コンデンサC22及びパルス発
生器１１で構成された電位保持回路でC21による
容量性帰還により上昇した電源電圧以上の電位を
保持する様に接続されている。こお様に構成する
ことにより帰還容量の両電極が接続される節点
N25とOUT２の電位関係は必ずN25の電位が
OUT２の電位よりも高いことが、あらゆる入力
ノイズの状態において保証され、あらゆるノイズ
入力に対してもブートストラツプ機能は失われな
い。すなわち本発明によれば出力端子節点OUT
２の電位の低下は、入力ノイズが発生した時のみ
起り、入力ノイズが消滅した時にはブートストラ
ツプ機能が失われていないことにより速かに電源
と同電位まで回復する。なお、第４図中の遅延回
路１２（Delay）は、節点OUT２の電位が低下
した一定時間後に節点N22を上昇せしめることを
意図したもので、ブートストラツプ動作の保証を
より確実にしようとしたものである。トランジス
タの寸法を適切に選らべば遅延回路１２がなくて
もブートストラツプ動作が保証されることは云う
までもない。ここでQ23，Q4とQ26，Q27はそれぞ
れバツフア回路としての反転回路を形成してい
る。次に、電位保持回路の動作を説明する。第４
図の回路を用いて説明する。第４図では、パルス
発生器とC22及びQ21，Q22で電位保持回路が構成
される。まずパルス発生器の出力がLOWレベル
の時は、節点N24は電源よりQ21のしきい値一段
落ちのレベルである。次にパルス発生器の出力が
LOWからHIGHレベルへ変化した時、この変化
はコンデンサC22を介して節点N24に伝達されN24
の電位を電源電圧以上に押し上げる。この時にブ
ートストラツプ機能により電源電圧以上に押し上
げられた節点N25の電位がリーク電流等により低
下しておればトランジスタQ22を介して節点N24
の電荷が節点N25に伝達され節点N25は、節点N24
よりQ22のしきい値一段分低下した電位にまで持
ち上げられる。この動作を繰り返すことにより、
ブートストラツプ機能により電源電圧以上に持ち
上げられた節点N25の電位は電源電圧以上を維持
できる。
２に微小ノイズが入力されると、節点N23は入力
ノイズに対応したパルスが発生し節点OUT２の
電位を低下させる。しかしながら節点N22はゲー
ト端子が節点OUT２に接続されたトランジスタ
Q25によりレベルが抑えられており、節点OUT２
の電位が十分に低下しなければ節点N22の電位は
上昇しない。したがつて節点N25，N26の電位は
低下しない。さらに節点N25，N26の電位はトラ
ンジスタQ21，Q22、コンデンサC22及びパルス発
生器１１で構成された電位保持回路でC21による
容量性帰還により上昇した電源電圧以上の電位を
保持する様に接続されている。こお様に構成する
ことにより帰還容量の両電極が接続される節点
N25とOUT２の電位関係は必ずN25の電位が
OUT２の電位よりも高いことが、あらゆる入力
ノイズの状態において保証され、あらゆるノイズ
入力に対してもブートストラツプ機能は失われな
い。すなわち本発明によれば出力端子節点OUT
２の電位の低下は、入力ノイズが発生した時のみ
起り、入力ノイズが消滅した時にはブートストラ
ツプ機能が失われていないことにより速かに電源
と同電位まで回復する。なお、第４図中の遅延回
路１２（Delay）は、節点OUT２の電位が低下
した一定時間後に節点N22を上昇せしめることを
意図したもので、ブートストラツプ動作の保証を
より確実にしようとしたものである。トランジス
タの寸法を適切に選らべば遅延回路１２がなくて
もブートストラツプ動作が保証されることは云う
までもない。ここでQ23，Q4とQ26，Q27はそれぞ
れバツフア回路としての反転回路を形成してい
る。次に、電位保持回路の動作を説明する。第４
図の回路を用いて説明する。第４図では、パルス
発生器とC22及びQ21，Q22で電位保持回路が構成
される。まずパルス発生器の出力がLOWレベル
の時は、節点N24は電源よりQ21のしきい値一段
落ちのレベルである。次にパルス発生器の出力が
LOWからHIGHレベルへ変化した時、この変化
はコンデンサC22を介して節点N24に伝達されN24
の電位を電源電圧以上に押し上げる。この時にブ
ートストラツプ機能により電源電圧以上に押し上
げられた節点N25の電位がリーク電流等により低
下しておればトランジスタQ22を介して節点N24
の電荷が節点N25に伝達され節点N25は、節点N24
よりQ22のしきい値一段分低下した電位にまで持
ち上げられる。この動作を繰り返すことにより、
ブートストラツプ機能により電源電圧以上に持ち
上げられた節点N25の電位は電源電圧以上を維持
できる。
第６図に本発明の他の実施例を示す。第６図は
エンハンスメント形MOSFETを用いたもので動
作は第５図と同様である。
エンハンスメント形MOSFETを用いたもので動
作は第５図と同様である。
第１図は従来型のブートストラツプを用いたイ
ンバータ回路を示す図、第２図は第１図の動作を
説明するための波形図、第３図は第１図の回路に
ノイズが入力された時の動作波形図、第４図は本
発明の一実施例を示す回路図、第５図は第４図の
回路の動作波形図、第６図は本発明の他の実施例
を示す回路図である。 Q11〜Q32…MOSFET、C11，C21，C22…コンデ
ンサ。
ンバータ回路を示す図、第２図は第１図の動作を
説明するための波形図、第３図は第１図の回路に
ノイズが入力された時の動作波形図、第４図は本
発明の一実施例を示す回路図、第５図は第４図の
回路の動作波形図、第６図は本発明の他の実施例
を示す回路図である。 Q11〜Q32…MOSFET、C11，C21，C22…コンデ
ンサ。
Claims (1)
- １ 電源端子と出力端子との間に接続されゲート
が第１の節点に接続された第１の電界効果トラン
ジスタと、該出力端子と基準電源端子に接続され
た第２の電界効果トランジスタと、前記第１の節
点と該基準電源との間に接続された第３の電界効
果トランジスタと、一端が該電源端子に接続され
た負荷手段と、該負荷手段の他端と該第１の節点
とを接続する手段と、それぞれ入力信号を受ける
第１および第２のバツフア回路と、第１のバツフ
ア回路の出力を該第３のトランジスタのゲートに
接続する手段と、該第３のトランジスタのゲート
と該基準電源との間に接続された第４の電界効果
トランジスタと、該第２のバツフアの出力を該第
２のトランジスタのゲートに接続する手段と、該
出力端子と該負荷手段の前記他端との間に接続さ
れた容量素子と、入力が該出力端子に接続され出
力が該第４のトランジスタのゲートに接続された
遅延回路と、前記負荷手段の他端に周期的に該電
源端子以上の電圧の電荷を供給する電圧保持回路
とを有するインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56154349A JPS5854875A (ja) | 1981-09-29 | 1981-09-29 | インバ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56154349A JPS5854875A (ja) | 1981-09-29 | 1981-09-29 | インバ−タ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5854875A JPS5854875A (ja) | 1983-03-31 |
| JPH0245380B2 true JPH0245380B2 (ja) | 1990-10-09 |
Family
ID=15582214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56154349A Granted JPS5854875A (ja) | 1981-09-29 | 1981-09-29 | インバ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5854875A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06317393A (ja) * | 1992-11-02 | 1994-11-15 | Aqua Yunitei Kk | 冷却塔における循環冷却水の水質管理方法 |
| JPH0712497A (ja) * | 1991-02-01 | 1995-01-17 | Aqua Yunitei Kk | 冷却塔における循環冷却水の水質管理方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3323446A1 (de) * | 1983-06-29 | 1985-01-10 | Siemens AG, 1000 Berlin und 8000 München | Eingangssignalpegelwandler fuer eine mos-digitalschaltung |
| JP5048315B2 (ja) * | 2006-12-08 | 2012-10-17 | 奇美電子股▲ふん▼有限公司 | ロジック回路とその応用回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3808468A (en) * | 1972-12-29 | 1974-04-30 | Ibm | Bootstrap fet driven with on-chip power supply |
-
1981
- 1981-09-29 JP JP56154349A patent/JPS5854875A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0712497A (ja) * | 1991-02-01 | 1995-01-17 | Aqua Yunitei Kk | 冷却塔における循環冷却水の水質管理方法 |
| JPH06317393A (ja) * | 1992-11-02 | 1994-11-15 | Aqua Yunitei Kk | 冷却塔における循環冷却水の水質管理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5854875A (ja) | 1983-03-31 |
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