JPH0232810B2 - - Google Patents
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- JPH0232810B2 JPH0232810B2 JP60156513A JP15651385A JPH0232810B2 JP H0232810 B2 JPH0232810 B2 JP H0232810B2 JP 60156513 A JP60156513 A JP 60156513A JP 15651385 A JP15651385 A JP 15651385A JP H0232810 B2 JPH0232810 B2 JP H0232810B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356026—Bistable circuits using additional transistors in the input circuit with synchronous operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
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- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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- Dram (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、例えばカウンタ回路等に用いられ
るフリツプフロツプ回路に関する。
るフリツプフロツプ回路に関する。
一般に、この種のフリツプフロツプ回路にあつ
ては、長時間入力信号がない場合でもその出力値
を正しく保持させる必要がある。第４図および第
５図はそれぞれ、このような機能を有するフリツ
プフロツプ回路の構成例を示している。第４図お
よび第５図において、Q1〜Q4はフリツプフロツ
プの本体を構成するMOSトランジスタ、i，φi
はフリツプフロツプへの入力信号であり、通常の
状態では上記フリツプフロツプの出力信号p，
φpのうち一方は高電位（正電源電圧VDD）、他方
は低電位（基準接地電位VSS＝OVに保たれる。
今、出力信号φp側を高電位に設定するものとする
と、まず、信号の電位を「VDD＋VT」（VTは
MOSトランジスタの閾値電圧）以上に設定し、
MOSトランジスタQ1，Q2を非飽和領域で導通さ
せる。そして、φiの電位をVDDレベル、iの電位
をVSSレベルに設定することにより、MOSトラン
ジスタQ3が導通状態、Q4が非導通状態となつて
出力信号φpがVDDレベル、pがVSSレベルとなる。
その後、信号の電位をVT以下に設定すると、
MOSトランジスタQ1，Q2は非導通状態となり、
前述した状態が維持される。一方、出力を反転さ
せる場合には、上記信号の電位を「VDD＋VT」
以上に設定し、iをVDDレベル、φiをVSSレベル
にすればよい。
ては、長時間入力信号がない場合でもその出力値
を正しく保持させる必要がある。第４図および第
５図はそれぞれ、このような機能を有するフリツ
プフロツプ回路の構成例を示している。第４図お
よび第５図において、Q1〜Q4はフリツプフロツ
プの本体を構成するMOSトランジスタ、i，φi
はフリツプフロツプへの入力信号であり、通常の
状態では上記フリツプフロツプの出力信号p，
φpのうち一方は高電位（正電源電圧VDD）、他方
は低電位（基準接地電位VSS＝OVに保たれる。
今、出力信号φp側を高電位に設定するものとする
と、まず、信号の電位を「VDD＋VT」（VTは
MOSトランジスタの閾値電圧）以上に設定し、
MOSトランジスタQ1，Q2を非飽和領域で導通さ
せる。そして、φiの電位をVDDレベル、iの電位
をVSSレベルに設定することにより、MOSトラン
ジスタQ3が導通状態、Q4が非導通状態となつて
出力信号φpがVDDレベル、pがVSSレベルとなる。
その後、信号の電位をVT以下に設定すると、
MOSトランジスタQ1，Q2は非導通状態となり、
前述した状態が維持される。一方、出力を反転さ
せる場合には、上記信号の電位を「VDD＋VT」
以上に設定し、iをVDDレベル、φiをVSSレベル
にすればよい。
ところで、形成したMOSトランジスタが理想
的であり、漏れ電流等が全く流れなければ、出力
信号p，φpは次に入力信号が供給されるまでVDD
レベルあるいはVSSレベルに保持される。しかし、
実際のMOSトランジスタでは、極くわずかであ
るが漏れ電流が流れ、長時間に渡つて次の入力信
号が供給されないと、高電位側の出力電位がVDD
レベルからなり低下してしまう。そこで、第４図
および第５図に示すように、フリツプフロツプの
出力ノードN1，N2にそれぞれMOSトランジスタ
とMOSキヤパシタとから成る電位補回路を設け
ている。
的であり、漏れ電流等が全く流れなければ、出力
信号p，φpは次に入力信号が供給されるまでVDD
レベルあるいはVSSレベルに保持される。しかし、
実際のMOSトランジスタでは、極くわずかであ
るが漏れ電流が流れ、長時間に渡つて次の入力信
号が供給されないと、高電位側の出力電位がVDD
レベルからなり低下してしまう。そこで、第４図
および第５図に示すように、フリツプフロツプの
出力ノードN1，N2にそれぞれMOSトランジスタ
とMOSキヤパシタとから成る電位補回路を設け
ている。
第４図に示す回路では、フリツプフロツプの出
力ノードN1，N2と電源VDD間にそれぞれ、MOS
トランジスタQ5，Q6を接続し、これらMOSトラ
ンジスタQ5，Q6のゲートと上記出力ノードN1，
N2間にそれぞれ、電源VDDで導通設定される
MOSトランジスタQ7，Q8を接続している。そし
て、上記MOSトランジスタQ5，Q6のゲート側ノ
ードN3，N4にそれぞれ、MOSキヤパシタC1，
C2を介して同一チツプ内で生成されるパルス信
号Ｓを供給するようになつている。
力ノードN1，N2と電源VDD間にそれぞれ、MOS
トランジスタQ5，Q6を接続し、これらMOSトラ
ンジスタQ5，Q6のゲートと上記出力ノードN1，
N2間にそれぞれ、電源VDDで導通設定される
MOSトランジスタQ7，Q8を接続している。そし
て、上記MOSトランジスタQ5，Q6のゲート側ノ
ードN3，N4にそれぞれ、MOSキヤパシタC1，
C2を介して同一チツプ内で生成されるパルス信
号Ｓを供給するようになつている。
次に、上記のような構成の電位補償回路の動作
を説明する。今、フリツプフロツプの出力信号φp
が高電位であるとすると、出力信号φpのVSSレベ
ルからVDDレベルへの立ち上がり時、MOSトラン
ジスタQ8が導通するので、ノードN2からのMOS
トランジスタQ8を介してノードN4へ電荷が供給
される。これによつて、ノードN4の電位（MOS
トランジスタQ6のゲート電位）は「VDD−VT」に
充電される。そして、出力信号φpが「VDD−VT」
レベル以上に上昇すると上記MOSトランジスタ
Q8は非導通状態となつて、ノードN4に充電され
た電荷が保持される。
を説明する。今、フリツプフロツプの出力信号φp
が高電位であるとすると、出力信号φpのVSSレベ
ルからVDDレベルへの立ち上がり時、MOSトラン
ジスタQ8が導通するので、ノードN2からのMOS
トランジスタQ8を介してノードN4へ電荷が供給
される。これによつて、ノードN4の電位（MOS
トランジスタQ6のゲート電位）は「VDD−VT」に
充電される。そして、出力信号φpが「VDD−VT」
レベル以上に上昇すると上記MOSトランジスタ
Q8は非導通状態となつて、ノードN4に充電され
た電荷が保持される。
このような状態において、何らかの原因で出力
信号φpの電位がVDDレベルからΔV（＜VT）だけ低
下したとする。この時、MOSトランジスタQ8は
非導通状態であり、ノードN4に充電された電荷
がここに閉じ込められている。そして、パルス信
号Ｓが上昇してVDDレベルに近づくと、ノードN4
の電位もこれに伴なつて上昇（MOSキヤパシタ
C2の容量結合による）し、「VDD＋VT」以上にな
る。これによつて、MOSトランジスタQ6が導通
し、ノードN2の電位（出力信号φp）が上昇して
VDDレベルに引き上げられる。この際、たとえパ
ルス信号Ｓの１サイクルの間に出力信号φpをVDD
レベルに戻しきれなくても、ノードN2の電位が
短時間で「VDD−VT」より低下することはないの
で、パルス信号Ｓの何サイクルか後には出力信号
φpをVDDレベルに補償できる。
信号φpの電位がVDDレベルからΔV（＜VT）だけ低
下したとする。この時、MOSトランジスタQ8は
非導通状態であり、ノードN4に充電された電荷
がここに閉じ込められている。そして、パルス信
号Ｓが上昇してVDDレベルに近づくと、ノードN4
の電位もこれに伴なつて上昇（MOSキヤパシタ
C2の容量結合による）し、「VDD＋VT」以上にな
る。これによつて、MOSトランジスタQ6が導通
し、ノードN2の電位（出力信号φp）が上昇して
VDDレベルに引き上げられる。この際、たとえパ
ルス信号Ｓの１サイクルの間に出力信号φpをVDD
レベルに戻しきれなくても、ノードN2の電位が
短時間で「VDD−VT」より低下することはないの
で、パルス信号Ｓの何サイクルか後には出力信号
φpをVDDレベルに補償できる。
なお、上述した補償動作時、ノードN1はVSSレ
ベルであり、MOSトランジスタQ7の導通により
ノードN3もVSSレベルとなる。従つて、パルス信
号ＳがVDDレベルとなつてもMOSトランジスタ
Q5は非導通状態でり、出力信号pのVSSレベルは
維持される。
ベルであり、MOSトランジスタQ7の導通により
ノードN3もVSSレベルとなる。従つて、パルス信
号ＳがVDDレベルとなつてもMOSトランジスタ
Q5は非導通状態でり、出力信号pのVSSレベルは
維持される。
第５図に示す電位補償回路も前記第４図の回路
と基本的には同じであるが、MOSトランジスタ
Q7，Q8のゲートを電源VDDではなく、出力ノード
N2，N1に接続している点のみが異なる。すなわ
ち、MOSトランジスタQ7のゲートをノードN2
に、MOSトランジスタQ8のゲートをノードN1に
それぞれ接続している。このように接続すると、
ノードN3，N4の充電は、入力信号φiがVSSレベル
からVDDレベルへ、iがVDDレベルからVSSレベル
へと変化し、結果的に出力信号φpがVSSレベルか
らVDDレベル、pがVDDレベルからVSSレベルへと
反転する過渡期に行なわれる。そして、出力信号
φpがVDDレベルとなるとノードN4も「VDD−VT」
程度の電位に設定される。このように出力が設定
された時、MOSトランジスタQ8のゲート電位は
VSSレベルであるので、このMOSトランジスタQ8
は非導通状態である。それゆえ、出力信号φpの電
位が低下した場合には、前記第４図の回路と同様
にして電位の低下を補償できる。出力信号pが
高電位の場合にも同様な補償を行なえるのは言う
までもない。
と基本的には同じであるが、MOSトランジスタ
Q7，Q8のゲートを電源VDDではなく、出力ノード
N2，N1に接続している点のみが異なる。すなわ
ち、MOSトランジスタQ7のゲートをノードN2
に、MOSトランジスタQ8のゲートをノードN1に
それぞれ接続している。このように接続すると、
ノードN3，N4の充電は、入力信号φiがVSSレベル
からVDDレベルへ、iがVDDレベルからVSSレベル
へと変化し、結果的に出力信号φpがVSSレベルか
らVDDレベル、pがVDDレベルからVSSレベルへと
反転する過渡期に行なわれる。そして、出力信号
φpがVDDレベルとなるとノードN4も「VDD−VT」
程度の電位に設定される。このように出力が設定
された時、MOSトランジスタQ8のゲート電位は
VSSレベルであるので、このMOSトランジスタQ8
は非導通状態である。それゆえ、出力信号φpの電
位が低下した場合には、前記第４図の回路と同様
にして電位の低下を補償できる。出力信号pが
高電位の場合にも同様な補償を行なえるのは言う
までもない。
このように、高電位を長時間維持するための電
位補償回路を備えたフリツプフロツプ回路は、上
述したような一定の条件内であれば電位補償が行
なえる。しかし、例えば第４図に示した回路にお
いて出力信号φpが高電位（VDDレベル）であると
する。この時もしもφpが「VDD−VT」レベルより
も低下してしまうと、MOSトランジスタQ8が導
通してしまい、ノードN4の電位が低下して、こ
のノードN4に電荷の閉じ込めができない。この
ため、パルス信号ＳがVDDレベルに上昇してもノ
ードN4の電位が上昇せず、MOSトランジスタQ6
が導通しないため、出力信号φpの電位を回復させ
ることができない欠点がある。もちろん、pが
高電位の場合も同様である。
位補償回路を備えたフリツプフロツプ回路は、上
述したような一定の条件内であれば電位補償が行
なえる。しかし、例えば第４図に示した回路にお
いて出力信号φpが高電位（VDDレベル）であると
する。この時もしもφpが「VDD−VT」レベルより
も低下してしまうと、MOSトランジスタQ8が導
通してしまい、ノードN4の電位が低下して、こ
のノードN4に電荷の閉じ込めができない。この
ため、パルス信号ＳがVDDレベルに上昇してもノ
ードN4の電位が上昇せず、MOSトランジスタQ6
が導通しないため、出力信号φpの電位を回復させ
ることができない欠点がある。もちろん、pが
高電位の場合も同様である。
一方、第５図に示した回路において、出力信号
φpが高電位の時、何らかの原因でノードN4の電
位が低下すると、MOSトランジスタQ8が非導通
であるため、ノードN4に電荷を供給できない。
このため、ノードN4の電位を回復させることが
できず、この結果、電位補償回路が働かなくなる
欠点がある。
φpが高電位の時、何らかの原因でノードN4の電
位が低下すると、MOSトランジスタQ8が非導通
であるため、ノードN4に電荷を供給できない。
このため、ノードN4の電位を回復させることが
できず、この結果、電位補償回路が働かなくなる
欠点がある。
このように、前述した第４図および第５図に示
したフリツプフロツプ回路では、一定の条件内で
しか電位の補償ができなかつた。また、この種の
フリツプフロツプ回路にあつては、電源投入時等
の電気的な履歴のない時でも出力の初期値を確定
させる必要がある場合前記第４図および第５図の
回路は、完全に左右対称であるため、電気的な履
歴が全くなく、パルス信号Ｓだけ供給され、各信
号，φi，iがまだVSSレベルの状態では、電位
補償回路のみで出力信号φp，pの高低を確定さ
せることができない。このため、例えばカウンタ
回路のように電源の投入直後でも出力を確定させ
る必要がある回路に用いる際には、初期の出力電
位を確定させるための回路を付加する必要があ
り、回路が複雑化する欠点がある。
したフリツプフロツプ回路では、一定の条件内で
しか電位の補償ができなかつた。また、この種の
フリツプフロツプ回路にあつては、電源投入時等
の電気的な履歴のない時でも出力の初期値を確定
させる必要がある場合前記第４図および第５図の
回路は、完全に左右対称であるため、電気的な履
歴が全くなく、パルス信号Ｓだけ供給され、各信
号，φi，iがまだVSSレベルの状態では、電位
補償回路のみで出力信号φp，pの高低を確定さ
せることができない。このため、例えばカウンタ
回路のように電源の投入直後でも出力を確定させ
る必要がある回路に用いる際には、初期の出力電
位を確定させるための回路を付加する必要があ
り、回路が複雑化する欠点がある。
この発明は上記のような事情に鑑みなされたも
ので、その目的とするところは、出力電位をその
低下量に制約されることなく補償でき、且つ回路
を複雑化することなく出力の初期値を確定できる
すぐれたフリツプフロツプ回路を提供することで
ある。
ので、その目的とするところは、出力電位をその
低下量に制約されることなく補償でき、且つ回路
を複雑化することなく出力の初期値を確定できる
すぐれたフリツプフロツプ回路を提供することで
ある。
すなわち、この発明においては、上記の目的を
達成するために、前記第５図の回路における
MOSトランジスタQ7，Q8にそれぞれMOSトラ
ンジスタを並列接続し、これらのMOSトランジ
スタのゲートを出力ノードN1，N2にそれぞれ接
続することにより出力電位の低下量による補償の
制約をなくするとともに、MOSキヤパシタC1，
C2のいれか一方をデイツプレツシヨン形のMOS
キヤパシタ、他方をエンハンスメント形のMOS
キヤパシタによつて形成することにより、出力初
期値の確定を可能にしている。
達成するために、前記第５図の回路における
MOSトランジスタQ7，Q8にそれぞれMOSトラ
ンジスタを並列接続し、これらのMOSトランジ
スタのゲートを出力ノードN1，N2にそれぞれ接
続することにより出力電位の低下量による補償の
制約をなくするとともに、MOSキヤパシタC1，
C2のいれか一方をデイツプレツシヨン形のMOS
キヤパシタ、他方をエンハンスメント形のMOS
キヤパシタによつて形成することにより、出力初
期値の確定を可能にしている。
以下、この発明の一実施例について図面を参照
して説明する。第１図において、前記第５図と同
一構成部には同じ符号を付してその詳細な説明は
省略する。すなわち、MOSトランジスタQ7に
MOSトランジスタQ9を並列接続し、このMOSト
ランジスタQ9のゲートを出力ノードN1に接続す
るとともに、MOSトランジスタQ8にMOSトラン
ジスタQ10を並列接続し、このMOSトランジスタ
Q10のゲートを出力ノードN2に接続している。ま
た、出力ノードN1側のMOSキヤパシタC3にはエ
ンハンスメント形、出力ノードN2側のMOSキヤ
パシタC4にはデイツプレツシヨン形のものを設
けている。
して説明する。第１図において、前記第５図と同
一構成部には同じ符号を付してその詳細な説明は
省略する。すなわち、MOSトランジスタQ7に
MOSトランジスタQ9を並列接続し、このMOSト
ランジスタQ9のゲートを出力ノードN1に接続す
るとともに、MOSトランジスタQ8にMOSトラン
ジスタQ10を並列接続し、このMOSトランジスタ
Q10のゲートを出力ノードN2に接続している。ま
た、出力ノードN1側のMOSキヤパシタC3にはエ
ンハンスメント形、出力ノードN2側のMOSキヤ
パシタC4にはデイツプレツシヨン形のものを設
けている。
上記のような構成において出力電位の初期値設
定動作を説明する。電源投入の直後は、ノード
N3，N4およびN1，N2は各々VSSレベルである。
またトランジスタQ7，Q8，Q9，Q10はいずれも非
導通である。電位キヤパシタC3はエンハンスメ
ント形キヤパシタでありその閾値電圧VTを0.5〜
1.0Vに設定しているのに対し、キヤパシタC4は
デイツプレツシヨン形であり、その閾値電圧VT
がOV以下であるので、ノードN4の電位がVSSレ
ベルでも導通している。従つて、電源投入直後か
ら働き始めるパルス信号Ｓが正側（VDDレベル）
へ振られると、ノードN4の電位がノードN3の電
位より先に上昇し始める。そして、ノードN4の
電位がMOSトランジスタQ6の閾値電圧VTより高
くなると、このMOSトランジスタQ6が導通す
る。その後、ノードN3の電位がMOSトランジス
タQ5の閾値電圧VT5より高くなると、このMOS
トランジスタQ5も導通する。これによつて、出
力ノードN1，N2の電位が共に上昇し始めるが、
ノードN2の電位上昇の方が早いため、MOSトラ
ンジスタQ3が先に導通し、ノードN1の電位はVSS
レベルに設定され、ノードN2の電位はVDDレベル
に向つて上昇する。たとえＳが１回VSSレベルか
らVDDレベルへ上昇する間にN2の電位がVDDレベ
ルに達しない場合でも、以下の過程を経て最終的
にN2の電位をVDDレベルにすることができる。
定動作を説明する。電源投入の直後は、ノード
N3，N4およびN1，N2は各々VSSレベルである。
またトランジスタQ7，Q8，Q9，Q10はいずれも非
導通である。電位キヤパシタC3はエンハンスメ
ント形キヤパシタでありその閾値電圧VTを0.5〜
1.0Vに設定しているのに対し、キヤパシタC4は
デイツプレツシヨン形であり、その閾値電圧VT
がOV以下であるので、ノードN4の電位がVSSレ
ベルでも導通している。従つて、電源投入直後か
ら働き始めるパルス信号Ｓが正側（VDDレベル）
へ振られると、ノードN4の電位がノードN3の電
位より先に上昇し始める。そして、ノードN4の
電位がMOSトランジスタQ6の閾値電圧VTより高
くなると、このMOSトランジスタQ6が導通す
る。その後、ノードN3の電位がMOSトランジス
タQ5の閾値電圧VT5より高くなると、このMOS
トランジスタQ5も導通する。これによつて、出
力ノードN1，N2の電位が共に上昇し始めるが、
ノードN2の電位上昇の方が早いため、MOSトラ
ンジスタQ3が先に導通し、ノードN1の電位はVSS
レベルに設定され、ノードN2の電位はVDDレベル
に向つて上昇する。たとえＳが１回VSSレベルか
らVDDレベルへ上昇する間にN2の電位がVDDレベ
ルに達しない場合でも、以下の過程を経て最終的
にN2の電位をVDDレベルにすることができる。
すなわち、ＳがVDDレベルから低下し始めると
N4の電位も低下し始めるがN4の電位が「N2の電
位−VT」になるとQ10が導通してN2からN4へ電
荷が供給されるのでN4の電位はそれ以上低下す
ることはない。またN2からN4へ供給される電荷
はごく僅かであるため、N2の電位の低下はほと
んど無視できる。このようにＳがVDD→VSSと変
化する間でもN2の電位は低下することはない。
またＳが上昇に転じるとQ6を通じて供給される
電荷のおかげでN2の電位は再び上昇に転じる。
このときはN1の電位がVSSでありQ4は完全に非導
通であるからQ4を通じての電荷の放電もない。
以上の様な過程をくり返して、Ｓの何サイクルか
後にはN2はVDDレベルに、N1はVSSレベルなる。
N4の電位も低下し始めるがN4の電位が「N2の電
位−VT」になるとQ10が導通してN2からN4へ電
荷が供給されるのでN4の電位はそれ以上低下す
ることはない。またN2からN4へ供給される電荷
はごく僅かであるため、N2の電位の低下はほと
んど無視できる。このようにＳがVDD→VSSと変
化する間でもN2の電位は低下することはない。
またＳが上昇に転じるとQ6を通じて供給される
電荷のおかげでN2の電位は再び上昇に転じる。
このときはN1の電位がVSSでありQ4は完全に非導
通であるからQ4を通じての電荷の放電もない。
以上の様な過程をくり返して、Ｓの何サイクルか
後にはN2はVDDレベルに、N1はVSSレベルなる。
このように、電源の投入時に電位補償回路を利
用して出力の初期設定ができる。従つて、カウン
タ回路等に用いる際に、初期設定用の付加回路を
設ける必要がなく、回路の複雑化を抑制できる。
なお、前記第１図の回路では、出力信号φpをVDD
レベル、pをVSSレベルに初期設定する場合につ
いて説明したが、出力信号pをVDDレベル、φiを
VSSレベルに初期設定する場合には、MOSキヤパ
シタC3をデイプレツシヨン形、C4をエンハンス
メント形でそれぞれ形成すれば良い。
用して出力の初期設定ができる。従つて、カウン
タ回路等に用いる際に、初期設定用の付加回路を
設ける必要がなく、回路の複雑化を抑制できる。
なお、前記第１図の回路では、出力信号φpをVDD
レベル、pをVSSレベルに初期設定する場合につ
いて説明したが、出力信号pをVDDレベル、φiを
VSSレベルに初期設定する場合には、MOSキヤパ
シタC3をデイプレツシヨン形、C4をエンハンス
メント形でそれぞれ形成すれば良い。
次に、出力信号の高電位側の長時間保持動作に
ついて説明する。ここでは、出力信号φpをVDDレ
ベル、pをVSSレベルに保持するものとする。何
らかの原因により出力信号φpの電位が「VDD−
VT」以下に低下したとしても、MOSトランジス
タQ10は非導通状態であり、この時MOSトランジ
スタQ8も非導通状態なので、ノードN4の電位の
低下が阻止される。従つて、パルス信号Ｓが高電
位となつた時、N4の電位も「VDD＋VT」以上と
なり、MOSトランジスタQ6が導通し、出力信号
φpをVDDレベルに回復させることができる。また
N4の充電はφpが高電位のときトランジスタQ10を
通じておこなわれそのときの電位は「VDD−VT」
である。
ついて説明する。ここでは、出力信号φpをVDDレ
ベル、pをVSSレベルに保持するものとする。何
らかの原因により出力信号φpの電位が「VDD−
VT」以下に低下したとしても、MOSトランジス
タQ10は非導通状態であり、この時MOSトランジ
スタQ8も非導通状態なので、ノードN4の電位の
低下が阻止される。従つて、パルス信号Ｓが高電
位となつた時、N4の電位も「VDD＋VT」以上と
なり、MOSトランジスタQ6が導通し、出力信号
φpをVDDレベルに回復させることができる。また
N4の充電はφpが高電位のときトランジスタQ10を
通じておこなわれそのときの電位は「VDD−VT」
である。
ところで、前記第１図に示した回路では、出力
ノードN4側のMOSキヤパシタC4がデイツプレツ
シヨン形、出力ノードN3側のMOSキヤパシタC3
がエンハンスメント形であり、左右非対称であ
る。しかし、通常動作時には出力信号φp，pの
電位はMOSトランジスタQ1，Q2のドレイン側か
ら供給される入力信号φi，iによつて強制的に
決定される。それゆえ、MOSキヤパシタC3，C4
の非対称性が通電動作に悪影響を与えることはな
い。
ノードN4側のMOSキヤパシタC4がデイツプレツ
シヨン形、出力ノードN3側のMOSキヤパシタC3
がエンハンスメント形であり、左右非対称であ
る。しかし、通常動作時には出力信号φp，pの
電位はMOSトランジスタQ1，Q2のドレイン側か
ら供給される入力信号φi，iによつて強制的に
決定される。それゆえ、MOSキヤパシタC3，C4
の非対称性が通電動作に悪影響を与えることはな
い。
第２図は、電圧履歴のない時に出力の初期化を
行なつた場合の各ノードにおける電位の時間的変
化を、第３図は高電位側の出力電位が「VDD−
VT」以下に低下した場合の各ノードにおける電
位の時間的変化をそれぞれ示しており、前記第４
図に示したフリツプフロツプ回路と、前記第１図
に示したフリツプフロツプ回路とを比較して示し
ている。第２図および第３図においては、電源電
圧VDD＝5.0Vに設定しており、ESは前記パルス信
号Ｓの電位、Vφpは前記第１図の回路における出
力信号φpの電位、Vφp′は前記第４図の回路にお
ける出力信号φpの電位である。第２図に示すよう
に、前記第４図の回路では電源の投入時には初期
設定が困難であるのに対し、前記第１図の回路で
は1.0μsec程度で初期設定が行なわれている。
行なつた場合の各ノードにおける電位の時間的変
化を、第３図は高電位側の出力電位が「VDD−
VT」以下に低下した場合の各ノードにおける電
位の時間的変化をそれぞれ示しており、前記第４
図に示したフリツプフロツプ回路と、前記第１図
に示したフリツプフロツプ回路とを比較して示し
ている。第２図および第３図においては、電源電
圧VDD＝5.0Vに設定しており、ESは前記パルス信
号Ｓの電位、Vφpは前記第１図の回路における出
力信号φpの電位、Vφp′は前記第４図の回路にお
ける出力信号φpの電位である。第２図に示すよう
に、前記第４図の回路では電源の投入時には初期
設定が困難であるのに対し、前記第１図の回路で
は1.0μsec程度で初期設定が行なわれている。
また、第３図に示すように、前記第４図の回路
では出力電位が3.5V程度まで低下すると回復が
困難であるのに対し、前記第１図の回路では
0.1μsec程度で回復している。
では出力電位が3.5V程度まで低下すると回復が
困難であるのに対し、前記第１図の回路では
0.1μsec程度で回復している。
上述したように、フリツプフロツプ回路の出力
を補償する２つの電位補償回路を構成するMOS
キヤパシタの一方をエンハンスメント形、他方を
デイツプレツシヨン形にして電荷供給能力に差を
生じさせたので、回路に履歴のない時に出力の初
期値を確定することができる。また、高電位側の
出力電位が低下しても導通することなく、しかも
ノードN3，N4を迅速に充電できるMOSトランジ
スタQ9，Q10を設けることにより、出力電位の低
下量に関係なく、しかも早く電位を回復させるこ
とができる。
を補償する２つの電位補償回路を構成するMOS
キヤパシタの一方をエンハンスメント形、他方を
デイツプレツシヨン形にして電荷供給能力に差を
生じさせたので、回路に履歴のない時に出力の初
期値を確定することができる。また、高電位側の
出力電位が低下しても導通することなく、しかも
ノードN3，N4を迅速に充電できるMOSトランジ
スタQ9，Q10を設けることにより、出力電位の低
下量に関係なく、しかも早く電位を回復させるこ
とができる。
以上説明したようにこの発明によれば、出力電
位を低下量に制約されることなく補償でき、且つ
回路を複雑化することなく出力の初期値を確定で
きるすぐれたフリツプフロツプ回路が得られる。
位を低下量に制約されることなく補償でき、且つ
回路を複雑化することなく出力の初期値を確定で
きるすぐれたフリツプフロツプ回路が得られる。
第１図はこの発明の一実施例に係わるフリツプ
フロツプ回路を示す図、第２図および第３図はそ
れぞれ従来およびこの発明によるフリツプフロツ
プ回路の出力電位の変化を比較して示す図、第４
図および第５図はそれぞれ従来のフリツプフロツ
プ回路を示す図である。 i，φi……入力信号、N1，N2……出力ノー
ド、VDD……電源（動作電源）、Q5，Q6……第１、
第2MOSトランジスタ、Q9，Q10……第３、第
4MOSトランジスタ、Q7，Q8……第５、第
6MOSトランジスタ、C1，C2，C3……エンハン
スメント型MOSキヤパシタ、C4……デイプレツ
シヨン型MOSキヤパシタ。
フロツプ回路を示す図、第２図および第３図はそ
れぞれ従来およびこの発明によるフリツプフロツ
プ回路の出力電位の変化を比較して示す図、第４
図および第５図はそれぞれ従来のフリツプフロツ
プ回路を示す図である。 i，φi……入力信号、N1，N2……出力ノー
ド、VDD……電源（動作電源）、Q5，Q6……第１、
第2MOSトランジスタ、Q9，Q10……第３、第
4MOSトランジスタ、Q7，Q8……第５、第
6MOSトランジスタ、C1，C2，C3……エンハン
スメント型MOSキヤパシタ、C4……デイプレツ
シヨン型MOSキヤパシタ。
Claims (1)
- １ 逆相の入力信号が供給されこれらの入力信号
に基づいて第１、第２の出力ノードの電位を設定
するフリツプフロツプ回路において、上記第１、
第２の出力ノードと動作電源間にそれぞれ接続さ
れる第１、第２のMOSトランジスタと、これら
第１、第2MOSトランジスタのゲートと上記第
１、第２の出力ノード間に接続され、ゲートが上
記第１、第２の出力ノードに各々接続される第
３、第4MOSトランジスタと、上記第1MOSトラ
ンジスタのゲートと第１の出力ノード間に接続さ
れゲートが上記第２の出力ノードに接続される第
５のMOSトランジスタと、上記第2MOSトラン
ジスタのゲートと第２の出力ノード間に接続され
ゲートが第１の出力ノードに接続される第６の
MOSトランジスタと、上記第1MOSトランジス
タのゲートにゲート側の電極が接続され他方の電
極にパルス信号が供給されるエンハンスメント形
のMOSキヤパシタと、上記第2MOSトランジス
タのゲートにゲート側の電極が接続され他方の電
極に上記パルス信号が供給されるデイプレツシヨ
ン形のMOSキヤパシタとから成る電位補償回路
を設けたことを特徴とするフリツプフロツプ回
路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60156513A JPS6218112A (ja) | 1985-07-16 | 1985-07-16 | フリツプフロツプ回路 |
| US06/884,629 US4678934A (en) | 1985-07-16 | 1986-07-11 | Flip-flop circuit |
| KR1019860005704A KR900001802B1 (ko) | 1985-07-16 | 1986-07-15 | 플립플롭회로 |
| DE8686109745T DE3685376D1 (de) | 1985-07-16 | 1986-07-16 | Flip-flop-schaltung. |
| EP86109745A EP0209844B1 (en) | 1985-07-16 | 1986-07-16 | Flip-flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60156513A JPS6218112A (ja) | 1985-07-16 | 1985-07-16 | フリツプフロツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6218112A JPS6218112A (ja) | 1987-01-27 |
| JPH0232810B2 true JPH0232810B2 (ja) | 1990-07-24 |
Family
ID=15629416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60156513A Granted JPS6218112A (ja) | 1985-07-16 | 1985-07-16 | フリツプフロツプ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4678934A (ja) |
| EP (1) | EP0209844B1 (ja) |
| JP (1) | JPS6218112A (ja) |
| KR (1) | KR900001802B1 (ja) |
| DE (1) | DE3685376D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0650608U (ja) * | 1992-12-25 | 1994-07-12 | 株式会社日立メディコ | 超音波断層装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03219717A (ja) * | 1989-11-15 | 1991-09-27 | Nec Corp | 同期型ｒｓフリップフロップ回路 |
| US5032741A (en) * | 1990-06-04 | 1991-07-16 | Motorola, Inc. | CDCFL logic circuits having shared loads |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4508980A (en) * | 1976-11-11 | 1985-04-02 | Signetics Corporation | Sense and refresh amplifier circuit |
| DE2824727A1 (de) * | 1978-06-06 | 1979-12-13 | Ibm Deutschland | Schaltung zum nachladen der ausgangsknoten von feldeffekt-transistorschaltungen |
| US4239993A (en) * | 1978-09-22 | 1980-12-16 | Texas Instruments Incorporated | High performance dynamic sense amplifier with active loads |
| US4250412A (en) * | 1979-03-05 | 1981-02-10 | Motorola, Inc. | Dynamic output buffer |
| JPS56122526A (en) * | 1980-03-03 | 1981-09-26 | Fujitsu Ltd | Semiconductor integrated circuit |
| JPS58133024A (ja) * | 1982-02-03 | 1983-08-08 | Nec Corp | バツフア回路 |
| US4542310A (en) * | 1983-06-29 | 1985-09-17 | International Business Machines Corporation | CMOS bootstrapped pull up circuit |
| US4547685A (en) * | 1983-10-21 | 1985-10-15 | Advanced Micro Devices, Inc. | Sense amplifier circuit for semiconductor memories |
-
1985
- 1985-07-16 JP JP60156513A patent/JPS6218112A/ja active Granted
-
1986
- 1986-07-11 US US06/884,629 patent/US4678934A/en not_active Expired - Lifetime
- 1986-07-15 KR KR1019860005704A patent/KR900001802B1/ko not_active IP Right Cessation
- 1986-07-16 DE DE8686109745T patent/DE3685376D1/de not_active Expired - Lifetime
- 1986-07-16 EP EP86109745A patent/EP0209844B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0650608U (ja) * | 1992-12-25 | 1994-07-12 | 株式会社日立メディコ | 超音波断層装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0209844A3 (en) | 1989-08-23 |
| DE3685376D1 (de) | 1992-06-25 |
| EP0209844A2 (en) | 1987-01-28 |
| JPS6218112A (ja) | 1987-01-27 |
| KR870001600A (ko) | 1987-03-14 |
| KR900001802B1 (ko) | 1990-03-24 |
| EP0209844B1 (en) | 1992-05-20 |
| US4678934A (en) | 1987-07-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |