JPS58133024A - バツフア回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 不発ｖ４はバッファー路に関する。

１個の入力信号に対して相反する２個の出力信号を送出
するパ・ラッチ回路は、１債の入力信号を受けてそれを
あらかじめ定められた基準電圧信号と比較判定を行い２
個の相反する出カ信号管得るための回路で、いろいろな
電子回路において入力と内部回絡めバッファ用として重
要なものである。　４Ｉ＃ｃ半導体メモリ装置において
用いられるアドレスバッファ回路は、メモリ装置の大容
量化、高速化忙ともな％Ａますます重要なものとなって
いる。従って以下の説明は主としてこの半導体メモリ装
置に用いられるアドレスバラフッ回路ｔｕｂ上げて行う
ことにする。

アドレスバッファ回路は、半導体メモリ装置にｋｈて７
ドレｘ人カ信号に対応してアドレスＯ選択指示信号をデ
コーダ回路に送出する丸めの回路で、アドレス判定が正
確でかつ高感度・高速で行われるとともに消費電力が小
さいこと信号発生回路も含め設計が容易でチップの小形
化が計れることなどが強く要求されている。

この要求に沿うているいろの回路が考えられているが、
第１図に示す一従来例の回路はそのながで最も進んでい
るとされる回路の−っである。

この回路は、１個の入力信号Ａｌｌ受けてこり、とあら
かじめ定められ九基準電圧信号Ｖｉｎｙとを比較判定し
て２個の相反する前置出力信号Ａ’Ｏｍ　Ａ’。

として送出するエンハンスメント型電界効果トラｙジｘ
ｆｉ　（Ｅ−ＰＥＴという）Ｑｉｔ、Ｑｓｔからなるフ
リップフロップ回路を主体として構成される前置回路１
１と、前置出力信号Ａ’ｏ　、　Ａ’ｏをクロック信号
Ｐ＊ｌＦＣよシトランスファゲート作用をするためのＥ
−ＦＥＴＱ４１　、Ｑ４　ｚと前置出力信号Ａ’ｏ　、
　ＡＯを受けて２個の相反する出力信号Ａｏ、Ａｏを送
出するためのＥ−ＦＥＴＱ４７．Ｑ４ｓからなるフリッ
プフロップ回路を主体として構成される主回路１２から
できている。なお、この回路の特徴の一つは前置回路に
おいてディプレジ曹ン型電界効果トランジｘ　ｆｉ　（
Ｄ−ＦＥＴ　トイう）Ｑ３８ｔＱ１４１ＱＩＳ＊Ｑｓａ
が用いられていることである。以下にこの回路の動作の
概要を説明する。

初めに前置回路１１につ込て説明する。ｔずアドレス入
力を与える入力信号Ａｒと基準電圧信号ＶＲＥＦをクロ
ック信号φ１１によｊｌ　Ｅ−ＦＥＴ　（以下Ｄ−ＦＢ
’ｌ’を除き単ＫＰＥＴという）Ｑｓｒ、Ｑｓ＠　を介
して節′点Ｎｔｓ、ＮｔｎＫ堆ｊ＋込み、クロック信号
φ　でラッチしながらりはツク信号φ□！を立上げるこ
とによシブ−トストラップ容量Ｃ＊ｔ、Ｃｔ意によ〕こ
の節点Ｎ１畠、Ｎ１４の電位を昇圧すゐ、かくしてＤ−
ＦＥＴＱｓｉ、Ｑｓ＠は取シ込まれた入力信号Ａ！及び
基準電圧信号■凰ＩＰＫよってその能力が変化するので
、この変化ｔＦＥＴＱｓｌ、Ｑｓｓからなるアリツブフ
ロップ回路で判定され、その結果が節点Ｎ１１．Ｎｔ＊
に表わされ、更にＦＥＴＱｓｉ、Ｑａｏを介して前置出
力信号に６．Ａ７ｏとして主回路１２へ送出される。

ところで、フリップフロップ回路での判定後クロック信
号φ０．が低レベルの１まであれば、負荷側のＤ−ＦＥ
ＴＱＩＩ、Ｑ１４はオンすることＫなり消費電力を増大
させるので、クロック信号φ１．としては第２図に示す
ワンシ冒ツ）Ｏ逆相信号が用いられる。さて、クロック
信号φ１１がワンシ曹ットの逆相信号であるために信号
φ□、の再上昇に伴い節点Ｎ１１．Ｎ１１は再グリチャ
ージされることにな〕そのアドレスの判定情報が失われ
ることＫなる。

ＦＥＴＱＳ　ｅ　、　Ｑ４０は節点Ｎｌ　ｔ　、Ｎｌ　
ｚを高レベルに保持してこれを防止するために挿入され
た亀のである。

次に、主回路１２について説明する。ＦＥＴＱ４＊。

Ｑｉｔはトランスファゲート用でクロック信号Ｐｔｔに
よって前置出力信号Ａ’ｏ　、　Ａ’ｏが主回路内の節
点Ｎｘｓ、Ｎｘａｙ４日込すれ、ＦＥＴＱ４７．Ｑ４＃
からなるフリップフロップ回路によプ判定されて低レベ
ルフロート防止用のＦＥＴＱ４ｅ、Ｑｓｏを介して出力
端子１５，１６より出力信号Ａｏ、Ａｏが送出される。

ココでＦＥＴＱ４　ｓ　、　Ｑ４　Ｂ及びＦＥＴＱ４４
．Ｑ４１１からなる回路は節点Ｎｓｙ、Ｎｔａｔ−クロ
ック信号φ１３ｔＭ上げることＫよりＶＤＤレベル以上
にセルフプートすることによって信号φ□８のレベルを
そのまま出力に得るための出力レベル保障回路であシ。

ＦＥＴＱ４９．ＱＩＩＯは低レベルフロート防止用で前
置出力信号Ａ’ｏ　、　Ａ７０を出力信号Ａ　ｏ　＠　
Ａ　Ｏで直接制御してＦＥＴＱ４ｏ、ＱｓｏＩＨオンさ
せる形となっている。

以上詳しく説明したように、この−従来例の回路では主
回路１２の構成は単純でしかもコンパクトではあるがな
お以下のような間１点がある。すなわち前置回路１１の
情ａｔ直奈出カ信号で制御する形管とっているため、ア
ドレス出力に同相レベルの浮上りが生じた場合Ｋｄアド
レス出方が共倒れとなる危険性管持って収る。ｍ２ｔＭ
ｋ示すようにこの仁とはクロック信号φ１１　＠　Ｐ　
＊　ｓ　＊φ３．相互の時間間隔に対してこの１路がど
うして１敏感となってし重う仁とになる１例えはクロッ
ク信号φ、１が十分に低レベルにならないうちにクロッ
ク信号Ｐ目が低レベルに落ちてしオうと、主回路でアド
レス情報が４１１１ｔ！ｌされないうちに主Ｉｌｌ路と
前置回路が切シーされてしまうなどが生じ易い、このこ
とはクロック信号発生部において仁の時ｌＩｌ＃１間隔
を保障する工夫が必要と１にり時間間隔を大暑（とるな
どして回路め高速化が阻害され石、更に又。

クロック信号φ１．は直接出カ信号しベルｔ−繍持して
しかもこのアドレスバッファ回路の負荷となるデコーダ
回路を駆動しなければならないのでＶＤＤレベルの高レ
ベルでしかも強力なりロック信号発生１路が必要となシ
複雑′＆１路で大きなトランジスタ管用いるなどしてチ
ップの小形化が阻害される。

以上１１１図に示したー従来例の１路について説明した
が、他の従来例の回路においても同様に、回路が活性時
（判定時）に■ｏｏ電源電圧レベルに上るクロック信号
を必要とし又は前述のように時間間隔が間層となる。こ
のためクロック信号発生回路に対する要求がきびしくな
シ設計が複雑困−となりひいては回路全体の小形化、高
速化Ｙｒｆｊｉ書するという欠点含有している。

本発明の目的は、上聞のかかる欠点が除去され、使用し
ているクロック信号のうち活性化時（判定時）に必要な
りロック信号はいずれもその電圧ならびに時間間隔に対
する要求がきびし、〈なく従つてクロック信号発生回路
の設計が容易で回路全体としての小形化、高速化が計れ
るところＯバラフッ回路を提供することにある。

本発明のバッファ回路は、１＠の入力信号に対して相反
する２儒の出力信号管送出するバッファ回路において、
前記入力信号と基準電圧信号によ）２個の前置出力信号
を送出する前置回路と、前記前置出力信号によりゲート
ｔ−開き前記出力信号によシゲートを閉じるトランスフ
ァゲート回路と前記前置出力信号を２ツチするラッチ回
路と咳フッチ回路に２ツチされた前記前置出力信号を受
は出力として前記２個の出力信号を送出するクリップフ
ロップ回路とからなる主回路とを含むことがらなってい
る。

以下本発明について図面を参照して詳細に１１ｉ！明す
る。

第３図は本発明の一実施例の回路図でメモリアドレスバ
ッファ回路を示すものである。入力端子３に印加された
１個のアドレス指定の入力信号Ａ！と標準電圧端子４に
加えられ九標準電圧信号Ｖｍ訂によ９２個の相反した前
置信号Ａ’ｏ　、　Ａ％を送出する前置回路１と、仁の
前置出力信号Ａ１０　、　Ａ％を受けてアドレス判定を
行い所定のレベルの相反する２個の出力信号Ａｏ、Ａｏ
を送出する主回路２からこの実施例の回路はできている
。

前置回路１は８１図に示した従来例の回路の前置回路１
１と同じ構成となっている０節点Ｎｌ　、Ｎｓで交差接
続されて７リツプフロツプ回路を形成しソース共通接続
点がクロック！号φ１で駆動されるところのＦＥＴＱｌ
、Ｑｚと、それぞれこのＦＥＴＱｔ。

ＱｚとＶＤＤ電源端子間に挿入されそのゲートは共通接
続されてクロック信号φ、で駆動されるところのＤ−Ｆ
ＥＴＱＩ、Ｑ４と、それぞれ節点Ｎ１．ＮｓとＶＤＤ電
源端子間に挿入されたＤ−ＦＥＴＱｉ、Ｑ−と、それぞ
れこのＤ−ＦＥＴＱｓ、Ｑｓのゲートとドレインとで節
点Ｎ３＋Ｎ’を形成しゲートがクロック信号φ、で駆動
されソースが入力信号端子３に接続されたＦＥＴＱｙ及
びソースが標準電圧信号端子４に接続されたＦＥＴＱｓ
と、それぞれ節点Ｎｌ、Ｎ４に接続されクロック信号φ
２で駆動されるブートストラップ容量ＣＩ、Ｃ２と、そ
れぞれ節点Ｎｘ、ＮｚｆニドレインにゲートがＰＥＴＱ
ｌ、Ｑｚのゲートに共通接続されソースが前置出力信号
Ａ’ｏ　、　ＡＯの出力節点Ｎｓ。

Ｎ６となるところのＦＥＴＱｓ、Ｑｌｏとからできてい
る。

主回路２は、出力信号ＡＯの出力端子５となる節点Ｎ１
及び出力信号Ａｏの出力端子となる節点Ｎ８で交差接続
されて７リツプ７０ツブ回路を形成するＦＥＴＱｌｔ、
Ｑｔｓと、それぞれ節点Ｎｙ、Ｎ−にソースを節点Ｎｓ
、及び節点ＮＹにゲートを接続されたＦＥＴＱｌｉ、９
口と、このＦＥＴＱｉ婁、９口のドレインにソースをド
レインがＦＥＴＱｉ、Ｑｔｏのソースとにより前置出力
信号Ａ１０　、　Ａ７ｏの出入端となる節点Ｎ５ｊｌＪ
＠管形成し、ゲート１ＦＥＴＱｔ４及びＦＥＴＱｓｉの
ゲートｊｃＩｉ続されたＦＥＴＱｌｓ、Ｑｌ・ト、ソれ
ぞれ節点Ｎｖ、ＮｓＫソースをＶＤＤ電源端子にドレイ
ンをゲートがＦＢＴＱｓｓ、Ｑｔａのドレインとによシ
節点Ｎ・、Ｎｌｏ管形成するＦＢＴＱｔｙ、Ｑｔ・と、
それぞれ節点Ｎ・、Ｎ１（１に接続されクロック信号φ
。

で駆動されるブートストラップ容量Ｃｓ、Ｃ４と、それ
ぞれ節点Ｎ７．ＮＩＫソース′ｆｒｖＤＤ電源端子にド
レインが１ａ続されゲートがクロック信号Ｐ！で駆動さ
れるところのＦＥＴＱｌｓ　、Ｑ寓ｏとからできている
。

次に＠４図に示す節点電位とクロック信号電圧の動作波
形図を参照してこの実施例の回路の動作について詳しく
説明する。説明の便宜上入力信号ＡＩが高レベルの場合
を取シ上げる。

初めに１クロック信号Ｐ１ｔ−■ＤＤレベル（必要な場
合にはＶＤＤ以上にして出力節点ｐＪｔ、Ｎｍｆあらか
じめ十分なレベルにプリチャージする。）、クロック信
号φ１．φ５ｔｖＤＤよシやや低いレベルに立上げてお
き、そして高レベルにある入力信号Ａｒと標準電圧信号
Ｖｉｎｙ　ｔ−それぞれの入力端子３．４に与える。か
くしてＦＥＴＱ７．Ｑ・がオンとな）入力信号Ａ！は節
点ＮｍＫ％基準電圧信号Ｖｉｎｙは節点Ｎ４に取り込ま
れる。又Ｄ−ＦＥＴＱＩ、Ｑ４によプ節点Ｎｌ　、Ｎ２
もＶＤＤレベルにプリチャージされ、ＦＥＴＱＩＩＱ！
からなるフリップフロップ回路は非活性状慢にある。一
方主回路においてＦｉＦＥＴＱｌ會、Ｑｔｏがオンする
ことにより出力節点Ｎ７．Ｎ８がＶＤＤレベルにプリチ
ャージされる。これに伴いＦＥＴＱＩ８．Ｑｌ４もオン
して節点Ｎ＊ＪＪｌｏもＶＤＤレベルにプリチャージさ
れる。これＫよシト２ンフアゲート用のＦＥＴＱｌｉ、
ＱｘｓＦｉ節点穐、Ｎ−もＦＥＴＱ・、Ｑｘｏをとおし
て高電位になっているのでノζイインピーダンス状態で
オフとなり前置回路と主回路とは切）離される仁とＫな
る。

次にもクロック信号Ｐｓｉ低レベル（Ｖａｌ電位又は接
地電位）Ｋ低下させ次いで、クロック信号φ、１ＶｏＤ
レベルよプやや低いレベルまで立上けるとともにクロッ
ク信号φ１を低レベルに低下させる。かくしてり四ツク
信号φ、によりブートストラップ容量ＣＩ、Ｃ！により
節点Ｎｓ、Ｎａが高電位に昇圧される仁とによシ、Ｄ−
ＦＥＴＱｉ、Ｑｓの能力に差ができそれＫよシ節点Ｎ１
．Ｎ雪の電位が変υ、ＦＥＴＱｌ、Ｑ２からなるフリッ
プフロップ回路によりそのレベル差が判定され、その結
果がＦＥＴＱｅ、Ｑｌ・を介して前置回路の出力節点Ｎ
Ｍ、Ｎ１に前置出力信号Ａ’ｏ　、　Ａ’ｏとして送出
される。一方主回路においてはクロック信号φ２によシ
ブ−トストラップ容−ＩＩｔＣｓ、Ｃａにより節点Ｎ９
．ＮＩＧの電位がＶＤＤ以上のノベルに昇圧される。

仁の状態において、前置回路からの前置出力信号Ａ’ｏ
　、　Ａ’ｏが節点Ｎｓ、Ｎｓに現われると、その低レ
ベル側（ここでは入力信号ＡＩが高レベルであるのでＡ
７０が低レベルとなる。）のトランスファゲート用ＦＥ
ＴＱｓ−がオンし節点ＮＩＯの電位が抜かれ低レベルま
で低下する。こＣＫ至ってＦＥＴＱｔｙ。

Ｑｌｓの能力は大きく変ることｋなシ節点Ｎ７．Ｎｌの
電位がそれに対応して変化する。すなわち前置回路出力
信号Ａ１０　、　Ａ７０がＦＥＴＱｔｙ、Ｑｔｓ＜ラッ
チされることＫなる０次いでクロック信号φ、を高レベ
ルから低レベルに低下させることＫよｆｉ　ＦＥＴＱｌ
ｔ、Ｑｘｓからなるフリップフロップ回路で節点Ｎ７．
Ｎｉｌのレベル差を増幅判定し出力信号Ａｏ、Ａ。

（ここではＡｏが低レベル信号となる）をそれぞれ出力
端子５．６に送出するとともＫＦＥＴＱｔｓ。

Ｑｌ４を介して節点Ｎｉｌ、ＮｌＯＫ正帰還する。そし
て出力節点Ｎｌが低レベルになると節点ＮＩＧの電位は
節点Ｎ１が高電位のためオンしているＦＥＴＱＩ　ａを
とおして抜かれて低くなっているのでＦＥＴＱｌｇが自
動的にオフすることＫなシ、再び前置回路と主回路とが
切シーなされる。従って前置回路１において判定後Ｄ−
ＦＥＴＱｓ　、　ＱａがオンすることＫよる消費電力の
増大を防止するためにクロック信号φｍを高電位にして
も主回路２はなんら影響されることはない、第５図は１
１４図に示した動作波ｍ図からクロック信号のみを取如
出し良もので、第２図に示し九従来例のクロック信号の
動作波形図と対比して描いである。

以上詳しく説明したように、この実施例の回路では、第
５図に示すように従来例と同じ数である４個のクロック
信号Ｐｓ、φ４．φ３．φ、を必要としている。しかし
ながら信号ｐｓは、出力節点Ｎｔ。

Ｎｓを適当な高電位にプリチャージするためでＶＤＤｖ
へｋｉｙｄａ合ｆｌｃよりｖＤＤ以上のレベルの高レベ
ルを必要とするだけの簡単なもので嵐〈、従来例のよう
にトランスファゲートを直接駆動するために必要とした
クロック信号ＰＳＩのようＫＶＤＤレベルの高レベルで
時間間隔がきびしい信号（第２図参照）は必要でなくな
る。信号φ□は、アドレス判定後の前置回路におけるＤ
−ＦＥＴＱＩ、Ｑ４のオンによる消費電力を無くすため
に従来例と同じワンシ冒ットの逆相信号となっている。

信号φ、は１節点Ｎｓ、Ｎａ及び節点Ｎ・、Ｎｔ・Ｏ電
位を昇圧させるためブートストラップ容量Ｃｘ、Ｃｓ、
Ｃｓ、Ｃａを駆動するためのもので従来例のものよシ昇
圧される節点が２個増えることになるが高レベルはＶＤ
Ｄレベル以下であシ峙に問題のない信号である。信号φ
。

はｓ　ＦＥＴＱｔｔ、Ｑｔｇからなるアリツブフロップ
回路を活性化してアドレスレベルの判定を行わせるため
のものであシ高レベルとしてＶＤＤよ〕やや低いレベル
から低レベルまで低下するところの信号で良いのでなん
ら特別な要求を付加されることはない、そこでこの実施
例の回路では従来の回路で必要とした第２図φ□３に示
すような、高レベルが節点Ｎｔｙ、Ｎｘｓ　（第１図参
照）をＶＤＤ以上のレベルにセルフプートさせる九めＫ
ＶＤＤレベルの高レベルで、しかも直接負荷を駆動する
ための強力なものであシ、かつ他の信号との時間間隔に
対する要求のきびしい信号φ１３１−用いる必要がない
。

すなわち、この実施例の回路では、クロック信号のうち
活性化時（判定時）Ｋ必要まクロック信号はその電圧な
らびに時間間隔に対する要求がきびしくなく時間間隔を
広げたシ複雑な回路１大きなトランジスタを用いたプす
る必要はない。従ってりはツタ信号発生回路の設計が容
易でメモリ回路全体としての小形化、高速化が計れると
いう効果がある。

なお、これ壕での説明はバッファ回路として半導体メモ
リ装置のアドレスバッファ回路を取り上げて説明したが
本発明の適用はなｋもこれに限定されるものではなく、
他の適切な回路を用いても本発明の趣旨は達成されるも
のである。

以上詳細に説明したとおり１本発明のバッファ回路は、
１個の入力信号に対して相反する２１ｍの前置出力信号
を送出する前置回路と、前置回路からの前置出力信号に
よりゲートを開き出力信号によりゲートを閉ぢるトラン
ス７アゲート回路と前置出力信号ｔラッチするラッチ回
路とラッチ回路にラッチされた前置出力信号を受はフリ
ップフロップ回路により相反する２個の出力信号を送出
する主回路とを含んで構成されているので、従来のよう
に回路の活性化時（判定時）にＶＤＤレベルの高レベル
で強力なしかも時間間隔要求のきびしいクロック信号を
用いる必要がなくなシ従ってクロック信号発生回路の設
計が容易で回路全体の小型化・高速化が計れるという効
果を有している。

【図面の簡単な説明】

号の動作波形図である。 ｌ、１１・・・・・・前置回路％２，１２・・・・・・
主回路。 ３．１３・°°・・・入力端子、４．１４・・・・・・
標準電圧、５．６，１５．１６・・・・・・出力端子％
　Ｑｔ　ｅＱ２１Ｑ７ＮＱ！０１Ｑ　ｓ　１．Ｑｓｔ　
、　Ｑｓ　ｔ〜Ｑｓｏ−・・−エフ／％７スメント型Ｆ
ＥＴ。 ＱＢ／−ノＱ　’　ｔ　Ｑ”　”〜ＱＱｓ・・・・・・
ディプレッジ曹ンｆｉ　Ｆ’ＥＴ、Ｃ１，ｖＣ４，Ｃ１
ｌ　、Ｃ１２・−・・−ブートストラップ容量１Ｎ１〜
へ１０．Ｎｌｌ−Ｎ１ｇ・・・・・・節点、φ□〜φ１
　ｅ　ｐ　”　＊φ１１〜φ１．．ｐＨ・・・・・・ク
ロック信号、Ａｔ・・・・・・　入力信号、Ａ１０　、
　Ａ７０・・・・・・前置出力信号、Ａｏ、Ａｏ・・・
・・・出力信号、ＶＤＤ・・・・・・ＶＤＤ電源端子。 ′＄３閉 第４図

Claims (1)

【特許請求の範囲】
1. １個の入力信号に対して相反する２個の出力信号を送出
   するバッファ回路において、前記入力信号と基準電圧信
   号によシ２個の前置出力信号を送出する前置回路と、前
   記前置出力信号によ）ゲートを開き前記出力信号によ）
   ゲートを閉じるトランスファゲート回路と前記前置出力
   信号を２ツチするラッチ回路と該ラッチ回路にラッチさ
   れた前記前置出力信号を受は出力として前記２個の出力
   信号を送出する７リツプフロツプ回路とからなる主回路
   とを含むことを特徴とするバッファ回路。