JPH027288A - データ・ラッチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は全般的にディジタル回路、更に具体的に云え
ば、ディジタル情報を−ｎ４的に記憶するｉ５ｉ速デー
タ・ラッチ回路に閏する。

従来の技術及び問題点 ディジクル処理回路は、信号を回路の間で転送する１、
１、−時的にデインタル信号を記憶覆るラッチを必要と
する。こう云う用途は、？、λ速Ａ／Ｄ及びＤ／Ａ変換
器や、ｒ＜ＡＭ、ＲＯＭ、ＥＰＲＯＭ等の高速メモリや
、高速バイブライン形論理回路及びその伯の用途がある
。

転送するデータが確実に記憶され、データを失なうこと
なく、統制のどれた転送が行なわれる様に保間づる為、
一般的にデータ・ラッチはり【１７９１１作をする。デ
ータ・ラッチがその入力に送られて来たディジタル信号
を確実に記憶づる様に保証づろ為、このディジタル信号
は、入力クロック・ザイクルの間の特定の期間の間、ラ
ッチの入力に保持しなければならない。上に述べた期間
の間にラツヂの入力に現われるディジタル信号の状態を
、この後ラッチの内部にあるフリップフロップ回路に確
実にラッチし又はｎピ憶することができる。

特定しｊ’、：　）１１間は「保持ＩＢＭ　Ｉれ１］と
呼ｔ、［れる。この保持肋間の間、デニタがクロック作
用によってラッチに＝記憶され、その後、ラッチの入力
線のデータを変えても、ラッチの中に記憶さ・ねている
データにｉま影響がない。

ラッチのデータ保持ｔｌ’ｊ間を最短【こすることによ
り、高速データ動作が最適になる。従って、データをラ
ッチしτ記憶づるのが速ｉづれば迭い程、他のディジタ
ル回路の処理も、ラッチに対する更新された又は新しい
入力を準備する為に、ｌｉ始Ｊ゛ることができる。現在
、２０ＭＨｚまでの速度で動作づる高速ＣＭＯＳデータ
・ラッチを利用することができる。この様なラッチがＩ
　Ｅ　Ｅ　Ｅジャーナル・オブ・ソリッド・スデート・
リーーキツツ誌、５Ｃ−２０巻、第３号、第７７５頁（
１９８５年Ｇ月号）所載の論文ｒｃＭＯ３８ビツト高速
△／Ｄ変換器ＩＣＪに記載されている。然し、このラッ
チ回路の欠点は、保持時間が極めて長いことであり、こ
の為このラッチを他の回路と一緒に使う肋の速度が制限
される。

ラッチが、伯の高速回路と一緒に使う時に制約とならな
い様（二、データ保持時間が極めて短かい改良された高
速データ・ラッチに対する要望が存在ηることが理解さ
れよう。１つのクロックの変化を利１１１シて、データ
線のデータを感知づると共に、データ線のプリチャージ
をも行なう位に、保持時間が知かく、こうしてメモリ支
援回路のクロック方式の複雑さを引下げる様ｆ−，メモ
リのセンスアンプ・データ・ラッチに対する要望もある
。

問題点を解決する為の手段及び作用 この発明では、従来周知のラッチ回路の欠点を少なくし
又は実質的になくす高速ラッチを説明する。この発明の
ラッチは保持時間が略ゼロであることを特徴としており
、ラッチの入力にＶ示されたデータはラッチ・クロック
信号と略同時に変えることができる。このクロック信号
が入力データをラッチの中にラッチ覆る。具体的に云う
と、このラッチの利点はメモリのセンス）７ツブ回路に
利用することができる。この場合、１個のクロック信号
の変化を用いて、メ七りから読取ったビット線のデータ
を感知してラッチすると同時に、ヒツト線をプリチャー
ジづ°ることができる。

この発ＩＩＩＪの好ましい実施例では、高速ラッチは平
衡対称構造であって、標準的な人力データ・フリップフ
ロップ、プリチャージ可能な出力データ・フリップ７０
ツブ、及びその間にあって、データを結合して、それを
出力フリツブフ［１ツブにラッチする転送トランジスタ
を含んでいる。更に、この発明のラッチは、−Ｆｌ出カ
フリップフロップが限定し得る論理状態に向って変化し
たら、異なる入力データが出力フリップフロップの状態
を変えることができない様にする禁止回路を含む。この
為、ラッチ・クロック信号に応答して、出力フリップフ
ロップが限定し得る論理状態に向って変化するや否や、
入力データを変えることができる。

この発明の好ましい形式では、禁止回路は、ラッチの入
力及び出力フリップフロップの間に交叉結合された一対
のトランジスタを用いて、入力データが変らない限り、
正フィードバック通路を作る。−日出力フリップフ［；
ツブが限定し１ｑる状態に変化すると、フィードバック
通路を設定する。

このフィードバック通路も入力データに応答するトラン
ジスタを持っていて、この為、このデータが変化すると
、フィードバック通路が切れ、出力ノリツブフロップの
状態を変えることはできない。

上に述べた禁止１〜ランジスタを追加することは、ラッ
チを用いる回路の半導体ウェー八面積をたいして必要と
せずに、経泗的に容易に達成することができる。

別の実施例では、この発明の高速ラッチは、プリチャー
ジ可能な相補形ビット−線を利用する形式のメモリのセ
ンスアンプとして用いることができる。この構成では、
１個のクロック信号がラッチ信号及びプリチャージ可能
の両方として作用ηることができ、こうしてクロック方
式を簡単にし、高速メモリ回路を更しニ効率良く使うこ
とができる様にする。

その他の特徴及び利点は、この発明の好ましい実流例を
以下図面について具体的に説明する所から明らかになろ
う。図面全体に負り、同様な部分には同じ参照記号を用
いている。

実施例 第１図にはこの発明の好ましい実施例に従って構成され
た高速ラッチが示されて・いる。ラッチが、入力データ
・フリップフロップ１０、出力データ・フリップフロッ
プ１２、及び人力データ・フリップフロップ１０からの
４ＦＬ号を出力データ・フリップフロップ１２に結合す
る転送回路１４を含む。

具体的に云うと、入力データ・フリップフ［１ツブ１０
は多数のＮチャンネル形トランジスタで構成され、その
内の２つのトランジスタ１６．１８が交叉結合フリップ
フ１］ツブを構成する。入力データ・フリップフロラ１
１０には、それに対して外部データを結合する様に作用
するデータ入力２０が付設されている。この高速ラッチ
は、相補データを入力データ・フリップフロップ１０に
結合する平衡形に構成することが好ましい。即ち、デー
タ入力２０に現われるデータがそのままＮチＶンネル形
トランジスタ２２．２４を介して入力データ・フリップ
フロップ１０に結合される。データ入力２０に対する相
補形のイへ号が、インバータ２６による反転の後、入力
データ・ノリツブフロップ１０の夫々のトランジスタ２
８．３０に印加される。第１図から分る様に、トランジ
ス２２及び２４がフリップフロップのトランジスタ１６
の両端に直列に橋渡し接続され、トランジスタ２８゜３
０がフリップフロップのトランジスタ１８の両端に直列
に橋濃し接続されている。トランジスタ２２が入力デー
タによって制御され、これに対してトランジスタ２８は
人力データの補数にＪ、って制御される。更に、トラン
ジスタ２４．３０のゲートが、出力データ・フリップフ
ロップ１２に対して、正のフィードバック通路をなＶ様
に交叉結合に接続されている。アースが、入力データ・
フリップフロップ１ｏに対する共通の帰路又はレールを
形成する。

入力データ・ノリツブフロップ１０の出力節となる節３
２．３４が、夫々転送トランジスタ４０゜４２を介して
、出力データ・フリップフロップ１２の夫々の出力節３
６．３８に接続される９、転送ｌ−ランジスタ４０．４
２はＮヂ１？ンネル形であって、ラッチの人力４４の１
８号によっで制御１される。

この発明の好ましい形式では、出力データ・フリップフ
ロップ１２はＰチ１ノンネル形トランジスタを用いて構
成される。出力データ・ノリツブフロップ１２のトラン
ジスタ４６．４８が、フリップフロップとして作用する
様に交叉結０されている。フリップフロップのトランジ
スタ４６．４８が夫々正の電源電圧■ｄｄと夫々の出力
節３６．３８との間に接続される。夫々プリヂャージ・
トランジスタ５０．５２が、フリップフロップの１〜う
ンジスタ４６，４８の両端に橋渡し接続されている。プ
リチャージ・トランジスタ５０．５２のゲートもラッチ
の入力４４に接続されていて、そこに出る信号に応答し
て、出力節３６．３８を略電圧Ｖｄｄまでプリチャージ
する。出力データ・フリップフロップ１２の出力節３６
．３８が、参照数字５４．５６で示した、高速ラッチの
平衡相補形出力となる。高速データ・ラッチの相補形出
力５４．５６は、バッファ又は駆動回路（図面に示して
ない）を介して他の回路に接続づることができる。

入力データ・フリップフロップ１０、出力データ・ノリ
ツブフロップ１２及び転送回路１４の転送トランジスタ
の構成は、前に引用した文献に記載されている様に、ど
ちらかと云えば誘過である。

然し、この高速データ・ラッチの全体的な動作を考えれ
ば、この発明の原理及び考えが最も良く理解されよう。

動作について説明すると、ラッチは、その中にデータを
ラッチするのに備えて、初期ブリチト−ジ・→ノイクル
に入る。この発明の重要な技術的な利点として、ラッチ
のデータ保持部間が略ゼロの期間に短縮される。これは
、ラッチの入力４４の信号の変化がブリヂ１１−ジ信号
としても、ラッチにデータを入力する為の信号としても
作用し得ると云う条件の為である。実際、保持時間は約
５０ピコ秒未満であり、これはクロック信号の立上り時
間の変化の一部分を構成覆る。この様な保持時間は従来
公知のデータ・ラッチよりずっと短かい。

高速ラッチは１個の高速クロック信号によって制ｔ２１
１−ｙることができる。例として、ラッチの入力４４の
クロック信号が５０％のデユーティ・サイクルを持つ波
形として示されてい′る。この発明のラッチの高速特性
の為、この信号は２００　Ｈｌｌｚの速度で、ラッチの
動作を上向きに制御することができる。ラッチ信号の論
理低部分の間、プリチャージ・１〜ランジスタ５０．５
２が導電状態に駆動され、転送トランジスタ４０．４２
はカットオフ状態に留まる。プリチャージ・トランジス
タ５０゜５２の導電により、Ｖｄｔ源電圧電圧力節３６
゜３８との間の通路ができ、この為これら節は論理高レ
ベルにプリチャージされる。ラッチ信号の論理低期間の
間、入力データ部分のフリップフロップ・トランジスタ
１６．１８がその出力節３２゜３４をアース電位に向っ
て放電する。入力フリップフロップ・トランジスタ１６
．１８のｂｍ電圧に応じて、関連づる節３２及び３４は
アース電位に近い電圧まで下がる。ラッチ信号の論理低
状態の間、高速フリップフロップは入力データに応答し
ない。

ラッチの入力４４のラッチ信号のＴｔ上り変化の間、ブ
リチ亀？−ジ・トランジスタ５０．５２がカットオフに
駆動され、これに関して転送トランジスタ４０．４２が
導電状態に駆動される。従って、入力データ・フリップ
フロップ１ｏが夫々の節３２．３６及び３４．３８を介
して出力データ・フリップフロップ１２に接続される。

ラップ信号のこの立上りの変化の間、真のデータがトラ
ンジスタ２２に結合され、補数（フンブリメン１−）デ
ータがトランジスタ２８に結合される。節３６，３８が
論理高状態にブリチ１ν−ジされていると、ラッチ信号
の立上りの変化の間、入力データ・フリップフロップ１
０に印加されたデータは、出力データ・ノリツブフロッ
プ１２に転送する用意が整う。

例として、データ入力２０に印加されたデータが論理高
であると仮定すると、トランジスタ２２が導電状態に駆
動され、トランジスタ２８はカットオフである。関連す
る直列フィードバック・トランジスタ２４．３０は、夫
々プリチャージされた出力データ・ノリツブ７０ツブの
節３８．３６に接続されていることにより、何れも導電
することができる。その結果、トランジスタ２２．２４
の両方が導電づると、節３２が実質的にアースされ、そ
の電位がトランジスタ４０を介して伝えられ、出力デー
タ・フリップフロップの節３６を放電する。他方、入力
データ信号の補数によってトランジスタ２８が非導電に
されるから、節３４は放電することができず、従って出
力データ・ノリツブフロップの節３８は、論理高にプリ
チャージされたままである。こうして節３４．３８が論
理高状態に変化し、節３２．３６が論理低状態に向って
変化する。この後、出力データ・フリップフロップ１２
が出力５４．５６に相補形信号を呈示する。前に述べた
様に、出力５４．５６にバッファを接続して、Ｖｄｄ及
びアース電子に近い状態を持つ相補形論理信号を供給す
ることができる。

入力フリップフロップにデータが呈示された時、ラッチ
信号の立上りで、出力データ・フリップフロップ１２の
節３６．３８が限定しｑる状態に変化し始めるというこ
とを認識すべきである。この変化の間、禁止トランジス
タ２４．３０が夫々反対の論理状態に駆動される。禁止
！−ランジスタ２４．３０が反対の状態であると共に、
それが夫々トランジスタ２２．２８に直列接続になって
いることにより、ラッチの変化期間より後のデータの変
化が、出力データ・フリップフロップ１２に最初に設定
された論理状態に影響しない。

例えば、参照数字６０で示す様に、ラッチ信号の立上り
の最後の部分の間、データ入力２０のデータが変化した
場合、このデータの変化は、変化期間の間に出力データ
・ノリツブフロップ１２に設定された初期状態に影響し
ない。これは主に、ラッチ信号の変化のこの様な点６０
では、出力データ・フリップフロップの節３６．３８が
反対向きに十分変化して、夫々禁止トランジスタ３０゜
２４を反対の導電状態に駆動しているからである。

こう云う状況が、この後、データ入力２０の入力データ
の変化、ｌ！ｌｌち論３ｊｌ！低のデータ状態が、最初
に出力データ・ノリツブフロップ１２に設定された状態
を変えることを妨げる。

云い換えれば、データ入力２０のデータが、ラッチ信号
の期間６０の間、高状態゛から低状態に変化した場合、
トランジスタ２２は非導電状態に駆動され、トランジス
タ２８は８Ｉ電状態に駆動される。この状態では、禁止
トランジスタ２４は依然としてオンであり、禁止トラン
ジスタ３０はオフであり、これに対してトランジスタ２
２はオフであり、トランジスタ２８はオンである。直列
接続のトランジスタ２２．２４について云うと、その一
方のトランジスタがオフであり、直列接続のトランジス
タ２８．３０についても同じである。合名のフィードバ
ック通路にある少なくとも１つのトランジスタがオフで
あるから、出力フリップフロップ１２から入力フリップ
７０ツブ１０へのフィードバックが切れる。従って、デ
ータ人力２゜の状態の変化は、高速ラッチの変化時間の
間に最初に設定された通り、節３２．３４に現われる論
理状態に影響を持たない。

以上述べたところから、高速ラッチのプリヂャージ制御
及びデータ制御の入力は、１個の信号を用いて制御する
ことができること、即ち、同期的にすることができるこ
とが理解されよう。この為、従来の多くのラッチ回路で
必要とする別個のデータ入力クロックが必要でなくなる
。この発明のこの特徴は、高速回路で非常に有利であり
、１個の高速りＤツクが全てのラッチ動作をｉｌ、＋ｌ
　ｔｉｌすることができる。この発明の特徴及び利点に
より、高速信号をセグメントに分は又は他の信号に分割
して、ラッチの保持時間の条件を満たす為の遅延期間を
設εノる必要がないことが理解されよう。

この発明の他の技術的な利点としては、ラッチの全体的
な高速動作に影響せずに、入力データ・フリップフロッ
プの！−ランジスタ２０．２２をチャンネルの大きい装
置として構成する選択を採ることができる。更に、トラ
ンジスタ４６．４８は、節の静電容量を減少して、ラッ
チの速度を最適にする為に、チャンネルの狭い装置とし
て構成することができる。前に引用した文献に記載され
たラッチで構造の特徴にこの様な変更を加えれば、ラッ
チの速度及び動作に悪影響がある。

この発明のラッチ６１の特徴及び利点は、半導体メモリ
に関連して使った時にも実現することができる。第２図
に示すランチ６１は第１図に示すものと路間−である。

第２図は、数字６２．６４で示す様な相補形ビット線を
持つメモリにＩｌ！Ｉ連してラッチを用いた場合を示す
。このビット線がメモリ・セル（図面に示してない）か
らの信号を伝え、この信号も共通の節の雑音の問題を少
なく覆る様に相補形になっている。ビット線６２．６４
は、夫々トランジスタ６６．８８によってプリチャージ
される形式でもある。ビット線プリチャージ・トランジ
スタ６６．６８が電源電圧Ｖ＋に接続される。これは典
型的にはＶｄｄの大ぎさの約半分であって良い。前に述
べた様に、ビット線プリチャージ・トランジスタ６６．
６８が反転信号７０を反転したものににって制御される
。インバータ７２．７４が、クロック信号７ｏの反転を
作る様に作用する。

センスアンプの出力節３６．３８がプリチャ−ジされて
いる時、ビット線６２．６４に関連する１つのメモリ・
セルが読出されて、前にブリブト一ジされているビット
線６２．６４にデータを出力する。クロックｆｆｉ＠７
０の立上りの変化の間、前に述べた様に、プリチャージ
されたトランジスタ６６が導電状態に駆動され、ビット
線６２をブリチト−ジする。相補形ビット線６４でも同
じ作用が行なわれる。この時、プリチャージ・トランジ
スタ６８が導電状態に駆動される。クロック信号の立」
ニリで、センスアンプ６１が、ビット線メモリ信号にに
って定められた安定状態に向って変化し、それと同時に
、ビット線６２．６４は別のプリチャージ・サイクルに
入る。この同期的な動作が可能であるのは、センスアン
プ６１の保持時開が極めて短かいからである。従って、
データの感知及びビット線のプリチャージは略同時にｌ
１１１始づることができ、プリチャージ動作は半分のク
ロック・サイクル全体に亘って続【プられろ。ビット線
のデータは、ビット線のプリチャージによって破壊され
るまでの僅か数ナノ秒しか有効でないことは明らかであ
る。前に述べた様に、この特徴の利点は、１個のり［］
ツク信号がセンスアンプのＵＪ作と共にビット線のブリ
ヂ【ｌ−ジ・を制御することができることである。この
特徴の技術的む利点は、特定のデータ保持時間の条ｆｌ
が満たされる様に保証する為のタイミング信号を発生す
る為に、更にクロックを分割せずに、メモリを高速のり
０ツク速度で動作させることができることである。この
発明のラッチを利用ＪることにＪ：す、メモリ読取動作
は１個のクロック・サイクル内に完全に実行するこがで
きる。

以上、ラッチが限定可能な安定状態に向って変化し始め
るや否や、それに対して入力されるデータの変化を拮除
する高速データ・ラッチを説明した。この変化期間の間
、ラッチの入力及び出力部分の間に交叉結合のフィード
バック通路を設けて、最終的な論理状態のラッチアップ
を支援する。然し、限定し得る論理状態の変化の後、入
力データが変化した場合、正のフィードバック通路を切
って、異なる論理状態が最終的にラッチアップされるの
を防止する。前に述べた技術的な利点の他にこの発明の
禁止回路を設【プることは、現在の半導体処理技術と容
易に且つ効率良く−・体止Ｊることができる。実際、こ
のラッチ回路は、ラッチの入力データ部分と同じ半導体
井戸（つ１ル）に追加のトランジスタを製造することに
よって、作ることができる。それでも、当業者は、前に
述べた特定のラッチ構造に頼らずに、この発明の特徴及
び利点を使いたいと思うことがあるかも知れない。

従って、この発明の好ましい実施例を幾つかの具体的な
構造について説明したが、特許請求の範囲ににって定め
られたこの発明の範囲内で、技術的な選択１１項として
、細部に色々な変更を加えることができることを承知さ
れたい。

以上の説明に１３’Ｊ連して更に下記の項を開示する。

（１）　　データ・ラッチ回路に対するγ−タ入力を受
取る入力データ記憶部分と、予定の状態にプリチャージ
し得る出力データ記憶部分と、転送サイクルの間、前記
入力データ配憶部分からのデータを前記出力データ記憶
部分へ転送づる転送回路と、データ・ラッチ回路からの
データを出力する出力と、前記入力記憶部分から前記出
力記憶部分へのデータ転送を訂１ノで、その初期プリチ
ャージ状態を変えると共に、前記出力記憶部分が再びブ
リヂト−ジされるまで、その後のデータ転送を防止する
禁止回路とを有するデータ・ラッチ回路。

（２）　　（１）項に記載したデータ・ラッチ回路に於
いて、禁止回路が入力データ記憶部分と出力データ記憶
部分の間に交叉結合されているデータ・ラッチ回路。

（３）　　（２）項に記載したデータ・ラッチ回路に於
いて、入力及び出力データ記憶部分が、何れもノリツブ
フロップを有し、前記禁止回路が、前記入力及び出力デ
ータ記憶部分の間に交叉結合された第１のトランジスタ
及び前記入力及び出力データ記憶部分の間に交叉結合さ
れた第２のトランジスタを有し、前記第１及び第２のト
ランジスタ１まデータ出力部分に転送されたデータ状態
ｔこ応答して、入力データ記憶部分に入力されたデータ
状１ぶの変化の結果どして、前記データ状態が変化する
のを防止するデータ・ラッチ回路。

（４）　　（３）項に記載したデータ・ラッチ回路に於
いて、１サイクルの間のデータ・ラッチ回路のプリチャ
ージと、別のサイクルの間のデータ・ラッチ回路に対す
るデータの入力とを交互に行なわせるクロック駆動器を
右するデータ・ラッチ回路。

（５）１対の出力節を持っていて、データ・ラッチ回路
にデータを入力する入力フリップフロップと、データ・
ラッチ回路の一対の出力節を作る出力フリップフロップ
と、前記出力節を予定の状態【こプリチャージηるプリ
チャージ回路と、伺れも入力及び出力フリップフロップ
の夫々の節の聞でデータを転送する様に作用する一対の
トランジスタと、前記入カッリップフロップの一方の節
及び基準電圧の間に接続されていて、その一番目のトラ
ンジスタが入力データ信号にＪ：って駆動され、その二
番目のトランジスタが出力フリップフ１〕ツブの出力節
に交叉結合されている様な第１の一対の直列接続のトラ
ンジスタと、前記入力フリップフ［」ツブの別の節と基
準電圧の闇に接続されていて、その一番目のトランジス
タが前記入力データ信号の補数によって駆動され、その
二番目のトランジスタが前記出力フリップフロ・ツブの
別の出力節に交叉結合されている様な第２の一対の直列
接続の１〜ランジスタとを有するデータ・ラッチ回路。

（６）　　（５）項に記載したデータ・ラッチ回路に於
いて、前記入力フリップフロップがＮチャンネル形トラ
ンジスタで構成され、前記出力フリップフロップがＰチ
ャンネル形１〜ランジスタで構成され、前記プリチャー
ジ回路がＰ　５−　ｓｒシンネル形ランジスタで構成さ
れ、前記転送トランジスタ及び前記第１及び第２の対の
トランジスタがＮチトンネル形トランジスタで構成され
るデータ・ラッチ回路。

（７）　　（５）項に記載したデータ・ラッチ回路に於
いて、１つのクロック・サイクルの間のデータ・ラッチ
回路のグリチ１７−ジと別のクロック・す゛イクルの間
のデータ・ラッチ回路に対するデータの入力とを安居に
行なわせるりＯツク駆動器を右するデータ・ラッチ回路
。

（８）１対の出力節を持っていて、ラッチ回路にデータ
を入力する入力フリップフロップと、データ・ラッチ回
路の一対の出力節を作る出力フリップフロップと、該出
力フリップフロップの出力節を予定の状態にプリチャー
ジするプリヂＰ−ジ回路と、何れも入力及び出力フリッ
プフロップの節の間でデータを転送する様に作用する一
対のトランジスタと、データ信号及び該データ信号の補
数を入力フリップフロップに入力するデータ入力回路と
、出力フリップフロップに設定されたデータをデータ入
ノｊ回路にフィードバックしで、データ信号のこの後の
変化により、出力フリップフ【コツプの状態が変化しな
い様にする禁止回路とを右するデータ・ラッチ回路。

［９）　　（８）項に記載したデータ・ラッチ回路に於
いて、前記データ入力回路が、入力フリップフロップに
対するデータ入力に応答づる第１のトランジスタを有し
、前記禁止回路が前記第１のトランジスタと直列の第２
のｉ−ランジスタを有し、該第２のトランジスタが前記
出力フリップフロップの出力節に交叉結合されているデ
ータ・ラッチ回路。

（１０）　　（９）項に記載したデータ・ラッチ回路に
於いて、前記第１及び第２のトランジスタは、前記入力
フリップフロップに対する初期のデータイ八号の入力が
出力フリップ７０ツブに転送される様に構成されており
、前記第１及び第２のトランジスタは同一の状態にあり
、前記データ信号が変化づる旧、一方のトランジスタが
異なる状態に駆動されて、前記第１又は第２のトランジ
スタの内の少なくとも一方が前記入力及び出力フリップ
フロップの間の正のフィードバックを遮断し、ラッチが
状態変化をしない様にしたデータ・ラッチ回路。

（１１）　　（８）項に記載したデータ・ラッチ回路に
於いて、集積回路を形成する様にカプセル封じされたア
ナログ・ディジタル変換器を有するデータ・ラッチ回路
。

（１２）　　（８）項に記載したデータ・ラッチ回路に
於いて、集積回路を形成する様にカプセル封じされたデ
ィジタル・アナログ変換器を有するデータ・ラッチ回路
。

（１３）　　（８）項に記載したデータ・ラッチ回路に
於いて、集積回路を形成する様にカプセル封じされたメ
モリを有するデータ・ラッチ回路。

（１４）プリチャージ可能な相補形ビット線を持つ形式
のメモリに使う高速センスアンプに於いて、該センスア
ンプの出力となる一対のブリチ１シージ可能な出力節を
持つ出力フリップフロップと、前記相補形ビット線に夫
々接続された一対の入力及び一対の出力節をもつ入力フ
リップフロップと、何れも該入力フリップフロップの出
力節からのデータを前記出力フリップフロップのブリチ
ト−ジ出力節に転送する様に作用する一対の転送トラン
ジスタと、２つの交番状態を持ち、一方の状態が前記ビ
ット線をプリチャージし、もう１つの状態が当該メモリ
を読取るものであるりＯツク信号発生器と、当該メモリ
のセルから前記相補形ビット線にデータを読出づメモリ
読取状態の間、前記出力フリップフロップの出力節をプ
リチャージするプリチャージ回路と、前記フリップフロ
ップが限定し得る状態に変化したことに応答して、前記
ビット線の信号状態の変化の結果としてのその状態変化
を禁ｔＬする禁止回路とを有す・る高速センスアンプ。

（１５）　　（１４）項に記載したセンスアンプに於い
て、前記出力フリップフロップがクロック信号の変化に
応答して、前記入力フリップフロップに設定された限定
し得る状態に向って変化し、前記禁止回路は、前記出力
フリップフロップの変化に応答して、前記出力フリップ
７Ｏツブの状態変化を禁止するセンスアンプ。

（１６）　　（１４）項に記載したセンスアンプに於い
て、前記出力フリップ７０ツブの節が、メモリを読取る
のと同じクロック信号の状態の間にプリチャージされる
センスアンプ。

（１７）　　（１４）項に記載したセンスアンプに於い
て、前記ビット線が、データがセンスアンプに入力され
るのとクロック信号の同じ状態の間にプリチャージされ
るセンスアンプ。

（１８）　　（１７）項に記載したセンスアンプに於い
て、前記ビット線のブリチ１１−ジが実質的にクロック
信号の１つの変化から、クロック信号のその後の変化ま
で行なわれるセンスアンプ。

（１９）　　（１４）項に記載したセンスアンプに於い
て、センスアンプが、前記クロック信号の変化の間に、
データをラッチする様に作用すると共に、同じクロック
信号の変化の間にビット線のプリチャージを開始するセ
ンスアンプ。

（２０）　　（１４）項に記載したセンスアンプに於い
て、前記出力フリップフロップに結合されてその出力節
をブリチ１ν−ジするクロック信号に応答して、前記ヒ
ツト線をプリチャージするビット線ブリチ１１−ジ回路
を有するセンスアンプ。

（２１）メモリを駆動する方法に於いて、該メモリのビ
ット線が、一方の状態の間にプリチ【・−ジされ、該メ
モリが使方の状態の間に読出される様に、一対の交番状
態を持つ信号を用いて前記メモリのクロック動作を行な
い、前記メモリを読出すクロック信号の状態の間、メモ
リのセンスアンプ回路をブリチ１ν−ジし、前記りＯツ
ク信号の変化の間、前記読取動作の結果として前記ビッ
ト線に伝えられたデータをセンスアンプにラッチし、前
記変化の間も前記ビット線をブリヂ１１−ジする工程を
含む方法。

（２２）　　（２１）項に記載した方法に於いて、前記
変化の初期部分の間、データをセンスアンプにラッチし
、前記変化のこの後の部分の間、前記ビット線のプリチ
ャージを開始する工程を含む方法。

（２３）　　（２１）項に記載した方法に於いて、１個
のクロック信号を用いて、センスアンプの全ての動作を
制御ことを含む方法。

（２４）　　（２３）項に記載した方法に於いて、前記
り０ツク信号の第１の状態の間、センスアンプ回路をブ
リチ１ν−ジし、クロック信号の異なる状態の間、該回
路に対してデータを入力することを含む方法。

（２５）　　（２１）項に記載した方法において、メモ
リの読取動作を行なうことを含み、この時前記クロック
信号の１サイクルでデータがそれから出力される様に１
°る方法。

（２６）ラッチのデータ保持時間パラメータを短縮する
方法に於いて、ラッチの出力節を予定の状態にプリチャ
ージし、プリチャージ状態が限定可能な状態に向って変
化する様に、該ラッチにデータを入力し、入力データの
状態変化が、出力節の限定し得る状態を変える効果を持
たない様に、ラッチに対するデータ入力を切離す工程を
含む方法。

（２７）　　（２Ｂ）項に記載した方法において、前記
ラッチを、相異なる状態に向って変化する一対のプリチ
ャージ可能な節、及び一対の相補形データ入力を持つ平
衡回路として構成することを含む方法。

（２８）　　（２７）項に記載した方法に於いて、前記
変化の後、入力データの変化に応答して、各々のデータ
入力を切ｌｌＩ］すことを含む方法。

（２９）　　（２６）項に記載した方法に於いて、デー
タ出力部分をデータ入力部分にその間のフィードバック
通路を用いて接続する様にラッチを構成し、出力部分の
限定し得る状態が入力部分に入力されたデータ状態と一
致Ｊる時に、前記通路を介してフィードバックを施こし
、前記限定し得る状態が入力部分に入力されたデータ状
態とは責なる時に前記フィードバック通路を切離すこと
を含む方法。

（３０）　　（２９）項に記載した方法に・於いて、出
力部分及び前記入力部分の入力に夫々入力を接続した一
対の直列接続のトランジスタを用いて前記フィードバッ
ク通路を構成することを含む方法。

（３１）　　（２Ｇ）項に記載した方法に於いて、ラッ
チをアドレス・ディジタル変換器と共に集積回路に作る
ことを含む方法。

（３２）　　（２６）項に記載した方法に於いて、ラッ
チをディジタル・アナログ変換器と共に集積回路に作る
ことを含む方法。

（３３）　　（２６）項に記載した方法に於いて、ラッ
チを半導体メモリと共に集積回路に作ることを含む方法
。

（３４）データ・ラッチは、保持時間が略ゼ０であって
、ラッチが限定可能な論理状態に向って変化した後に起
こる入力データの変化に影響されない。入力データ・フ
リップフロップ１０が転送１−ランジスタ４０．４２を
介して出力データ・フリップフロップ１２に結合される
。出力データ・フリップフロップ１２の出力節３６．３
８がプリチャージ可能である。禁止トランジスタ２４．
３０が入力データ・フリップフロップ１０及び出力デー
タ・フリップフロップ１２０間に交叉結合されて、−旦
出力データ・フリップフロップ１２が限定可能な安定状
態に向って変化した後に、入力データの変化がラッチに
影響しない様にする。

【図面の簡単な説明】

第１図はこの発明の好ましい実施例に従って構成された
高速ラッチの回路図、第２図は半導体メ七り用に適した
この発明の別の実施例の回路図である。 主な符号の説明 １０：入力フリップ７０ツブ １２：出力フリップフロップ １４：転送ｎ路 ２４．３０：ｖ、止トランジスタ ３６．３８：出力節

Claims (3)

【特許請求の範囲】
1. （１）データ・ラッチ回路に対するデータ入力を受取る
   入力データ記憶部分と、予定の状態にプリチャージし得
   る出力データ記憶部分と、転送サイクルの間、前記入力
   データ記憶部分からのデータを前記出力データ記憶部分
   へ転送する転送回路と、データ・ラッチ回路からのデー
   タを出力する出力と、前記入力記憶部分から前記出力記
   憶部分へのデータ転送を許して、その初期プリチャージ
   状態を変えると共に、前記出力記憶部分が再びプリチャ
   ージされるまで、その後のデータ転送を防止する禁止回
   路とを有するデータ・ラッチ回路。
2. （２）プリチャージ可能な相補形ビット線を持つ形式の
   メモリに使う高速センスアンプに於いて、該センスアン
   プの出力となる一対のプリチャージ可能な出力節を持つ
   出力フリップフロップと、前記相補形ビット線に夫々接
   続された一対の入力及び一対の出力節をもつ入力フリッ
   プフロップと、何れも該入力フリップフロップの出力節
   からのデータを前記出力フリップフロップのプリチャー
   ジ出力節に転送する様に作用する一対の転送トランジス
   タと、２つの交番状態を持ち、一方の状態が前記ビット
   線をプリチャージし、もう１つの状態が当該メモリを読
   取るものであるクロック信号発生器と、当該メモリのセ
   ルから前記相補形ビット線にデータを読出すメモリ読取
   状態の間、前記出力フリップフロップの出力節をプリチ
   ャージするプリチャージ回路と、前記出力フリップフロ
   ップが限定し得る状態に変化したことに応答して、前記
   ビット線の信号状態の変化の結果としてのその状態変化
   を禁止する禁止回路とを有する高速センスアンプ。
3. （３）メモリを駆動する方法に於いて、該メモリのビッ
   ト線が、一方の状態の間にプリチャージされ、該メモリ
   が他方の状態の間に読出される様に、一対の交番状態を
   持つ信号を用いて前記メモリのクロック動作を行ない、
   前記メモリを読出すクロック信号の状態の間、メモリの
   センスアンプ回路をプリチャージし、前記クロック信号
   の変化の間、前記読取動作の結果として前記ビット線に
   伝えられたデータをセンスアンプにラッチし、前記変化
   の間も前記ビット線をプリチャージする工程を含む方法
   。