JP3609260B2 - 半導体装置の増幅回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、半導体装置の増幅回路及びその制御方法に関する。特に、本発明は電流型増幅回路（カレントセンスアンプ）に関する。
【０００２】
【従来の技術】
入力されたデータを高速に転送する回路として、入力された２つのデータの電流差を電圧差に変換して増幅するカレントセンスアンプが知られている。
【０００３】
このようなカレントセンスアンプは、例えば、ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ，ｐｐ．２０８−２０９，ＩＳＳＣＣ ９２，ＦＥＢＲＵＡＲＹ ２１，１９９２に紹介されている。
【０００４】
【発明が解決しようとする課題】
従来のカレントセンスアンプでは、センス動作の期間中、すなわち、カレントセンスアンプの制御信号がアクティブである期間中、定常的に電流が流れてしまう。従って、カレントセンスアンプの消費電流が大きくなってしまう。
【０００５】
また、上記電流により、入力端子と接地電位間に設けられたＭＯＳトランジスタ毎に大きな電圧降下が生じるため、出力端子からの出力電圧の振幅が電源電圧の数分の一という小さなものになってしまう。
【０００６】
【課題を解決するための手段】
本発明の目的は、消費電流を大幅に低減できる増幅回路を提供することである。
【０００７】
本発明の他の目的は、ノイズに対する耐性が向上した増幅回路を提供することである。
【０００８】
本発明の他の目的は、電源電圧にほぼ等しい振幅を持つ出力電圧を出力できる増幅回路を提供することである。
【０００９】
このような目的を達成するために、本発明の代表的な発明は以下の構成よりなる。
【００１０】
すなわち、電源電位が与えられる電源電位ノードと基準電位が与えられる基準電位ノードとの間に、入力データが与えられる入力端子及び前記入力データに応じた出力データが出力される出力端子が配置された増幅回路において、
前記入力端子に前記入力データが与えられる前には、前記出力端子と前記基準電位ノードとが接続されると共に前記入力端子と前記出力端子との間が非接続にされ、前記入力端子に前記入力データが与えられた後には、前記出力端子と前記基準電位ノードとが非接続にされる共に前記入力端子と前記出力端子との間が接続される。
【００１１】
本発明の構成によれば、消費電流が大幅に低減できる増幅回路を実現することが可能になる。
【００１２】
本発明の構成によれば、ノイズに対する耐性が向上した増幅回路を実現することができる。
【００１３】
本発明の構成によれば、電源電圧にほぼ等しい振幅を持つ出力電圧を出力できる増幅回路を実現することができる。
【００１４】
【発明の実施の形態】
以下に図面を参照しながら本発明の実施の形態が説明される。以下の説明では、本発明に直接係わる部分が中心に説明され、それ以外の部分については説明が省略される。まず、図１を参照して第１の実施の形態が説明される。
【００１５】
図１にはデータを転送する転送回路１０と、転送回路１０から増幅回路２０へデータを伝搬するデータバスＤＢ１、ＤＢ２と、入力ノードに与えられたデータに基づいて出力ノードから出力電圧を出力する増幅回路２０とが示されている。
【００１６】
転送回路１０は、図示しないメモリセルからデータが与えられるビット線対ＢＬ、／ＢＬと、ビット線ＢＬにゲート電極が接続され、ソース電極が接地に接続され、ドレイン電極がＮチャンネル型ＭＯＳトランジスタ（以下ＮＭＯＳという）ＴＲ３のソース電極に接続されるＮＭＯＳＴＲ１と、ビット線／ＢＬにゲート電極が接続され、ソース電極が接地電位Ｖｓｓに接続され、ドレイン電極がＮＭＯＳＴＲ４のソース電極に接続されるＮＭＯＳＴＲ２と、ゲート電極に転送制御信号φＴＲが与えられ、ソース電極がＮＭＯＳＴＲ１のドレイン電極に、ドレイン電極がデータバスＤＢ１に接続されたＮＭＯＳＴＲ３と、ゲート電極に転送制御信号φＴＲが与えられ、ソース電極がＮＭＯＳＴＲ２のドレイン電極に、ドレイン電極がデータバスＤＢ２に接続されたＮＭＯＳＴＲ４とから成る。各ＮＭＯＳのソース電極、ドレイン電極は上述の説明とは逆に定義される場合もある。
【００１７】
この転送回路１０では、データ読み出し期間に転送制御信号φＴＲが“Ｈｉｇｈレベル”になりＮＭＯＳＴＲ３、４がオンし、ビット線対ＢＬ、／ＢＬの一方のビット線に“Ｈｉｇｈレベル”のデータが読み出されると、 ＮＭＯＳＴＲ１またはＮＭＯＳＴＲ２の一方がオンする。
【００１８】
データバスＤＢ１、ＤＢ２はデータの読み出し期間の前、電源電位にプリチャージされているので、データが読み出されると、オンした一方のＮＭＯＳ（ＴＲ１またはＴＲ２）に接続されているデータバス（ＤＢ１またはＤＢ２）の電位が降下する。このようにしてメモリセルからのデータがデータバス上に転送される。このデータバス上のデータは増幅回路２０に伝搬される。
【００１９】
この転送回路１０は本発明とは直接的に関連するものではないので、簡単に説明が示された。詳細は、沖電気工業社製６４ＭシンクロナスＤＲＡＭ，ＭＤ５６Ｖ６２３２０等を参照すれば容易に理解されるであろう。
【００２０】
本発明に係わる増幅回路２０の構成が以下に示される。
【００２１】
増幅回路２０は、データバスＤＢ１、ＤＢ２からそれぞれ入力データが与えられる入力ノードＮｉｎ１，Ｎｉｎ２を有する。この入力ノードＮｉｎ１，Ｎｉｎ２と電源より電源電位Ｖｄｄが与えられる電源電位ノードＮｐ１，Ｎｐ２との間には負荷回路Ｌ１、Ｌ２とがそれぞれ配置されている。この負荷回路は、Ｐチャンネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）あるいは抵抗により構成される。ＰＭＯＳにより構成した例は後述される。
【００２２】
入力ノードＮｉｎ１、Ｎｉｎ２にはそれぞれＰＭＯＳ１、 ＰＭＯＳ２のソース電極が接続される。 ＰＭＯＳ１、 ＰＭＯＳ２のゲート電極はそれぞれ出力ノードＮｏｕｔ２，Ｎｏｕｔ１に接続され、ドレイン電極はスイッチ回路ＳＷ１に接続される。
【００２３】
このスイッチ回路ＳＷ１は、制御信号に応答してＰＭＯＳ１、 ＰＭＯＳ２のドレイン電極と出力ノードＮｏｕｔ１，Ｎｏｕｔ２との間を接続あるいは非接続にする。
【００２４】
スイッチ回路ＳＷ１は、 ＰＭＯＳ１のドレイン電極と出力ノードＮｏｕｔ１との間に配置されたスイッチ素子ＳＷ１１と、 ＰＭＯＳ２のドレイン電極と出力ノードＮｏｕｔ２との間に配置されたスイッチ素子ＳＷ１２とから構成される。このスイッチ素子は後述のようにＭＯＳトランジスタにより構成することができる。
【００２５】
出力ノードＮｏｕｔ１，Ｎｏｕｔ２と基準電源より基準電位Ｖｓｓが与えられる基準電位ノードＮｓ１，Ｎｓ２との間にはスイッチ回路ＳＷ２が配置される。この例では基準電位として接地電位が用いられる。
【００２６】
このスイッチ回路ＳＷ２は、制御信号に応答して出力ノードＮｏｕｔ１，Ｎｏｕｔ２と基準電位ノードＮｓ１，Ｎｓ２との間を接続あるいは非接続にする。
【００２７】
この制御信号にはスイッチ回路ＳＷ１に与えられる制御信号と同じ制御信号が用いられる。後述するようなタイミングが実現できれば、異なる制御信号を信号を適宜用いることも可能である。
【００２８】
スイッチ回路ＳＷ２は、 出力ノードＮｏｕｔ１と基準電位ノードＮｓ１との間に配置されたスイッチ素子ＳＷ２１と、出力ノードＮｏｕｔ２と基準電位ノードＮｓ２との間に配置されたスイッチ素子ＳＷ２２とから構成される。このスイッチ素子は後述のようにＭＯＳトランジスタにより構成することができる。
【００２９】
出力ノードＮｏｕｔ１，Ｎｏｕｔ２にはそれぞれ出力端子ＤＯ１，ＤＯ２が接続され、出力ノード上の電位をそれぞれ外部へ出力する。
【００３０】
ここで、この増幅回路２０の動作が簡単に説明される。詳細な動作に関しては後述の実施の形態の説明から理解されるであろう。
【００３１】
この増幅回路２０では、データが読み出される前、プリチャージ期間が設定されている。
【００３２】
プリチャージ期間には、データバスＤＢ１、ＤＢ２が電源電位Ｖｄｄにプリチャージされているので、入力ノードＮｉｎ１，Ｎｉｎ２は電源電位にプリチャージされる。また、この期間には、スイッチ回路ＳＷ１はオフに、スイッチ回路ＳＷ２はオンになるように制御されるので、出力ノードＮｏｕｔ１，Ｎｏｕｔ２は接地電位にプリチャージされている。
【００３３】
ここでデータが読み出され、データバスＤＢ１とデータバスＤＢ２との間に電位差が生じると、スイッチ回路ＳＷ１がオン、スイッチ回路ＳＷ２がオフするように制御する。
【００３４】
このデータバスＤＢ１とデータバスＤＢ２との間に電位差、すなわち、入力ノードＮｉｎ１と入力ノードＮｉｎ２との間の電位差は、差動増幅回路２０により増幅されて出力ノードＮｏｕｔ１，Ｎｏｕｔ２上に現われる。
【００３５】
例えば、データバスＤＢ１の電位よりデータバスＤＢ２の電位が低い場合、すなわち、入力ノードＮｉｎ１の電位より入力ノードＮｉｎ２の電位が低い場合、ＰＭＯＳ１のゲート電極に与えられる電圧とＰＭＯＳ２のゲート電極に与えらる電圧とに差が生じる。その結果、ＰＭＯＳ１のソース・ドレイン間に流れる電流は、ＰＭＯＳ２のソース・ドレイン間に流れる電流より大きくなる。
【００３６】
従って、出力ノードＮｏｕｔ１の電位は出力ノードＮｏｕｔ２の電位よりも高くなる。これによりＰＭＯＳ２のソース・ドレイン間に流れる電流はますます小さくなる。このようにしてＰＭＯＳ１とＰＭＯＳ２の電流差はさらに拡大する。このように出力ノードＮｏｕｔ２に対して出力ノードＮｏｕｔ１の電位は急速に上昇するので、ＰＭＯＳ２はオフする。
【００３７】
この結果、出力ノードＮｏｕｔ２は接地電位から若干電位が上昇するものの電源電位Ｖｄｄからの電流の供給がなくなるため、接地電位に近い低電位になる。一方、 ＰＭＯＳ１はオンしたままなので、出力ノードＮｏｕｔ１の電位は電源電位になる。
【００３８】
このように本実施の形態では、出力ノードＮｏｕｔ１と出力ノードＮｏｕｔ２との間において電源電圧（電源電位と接地電位との電位差）と同程度の電圧差が生じる。すなわち、電源電圧と同程度の論理振幅を持つ出力が得られたことになる。
【００３９】
また、電源電位と接地電位との間にスイッチ回路ＳＷ１及びＳＷ２が配置され、一方をオンする時には他方がオフされるように制御されるので、回路内を流れる電流が著しく低減される。スイッチ回路ＳＷ１をオンした瞬間に流れる過渡的な電流の存在は考えられるが、従来のようにセンス動作の期間中（制御信号がアクティブである期間中）、定常的に電流が流れてしまう回路に比べると、本実施の形態の増幅回路では回路内を流れる電流が非常に小さい。
【００４０】
上述の第１の実施の形態では、本発明の基本的な部分のみが説明されたが、以下に図２及び図３を参照しながら、具体的な形態が第２の実施の形態として説明される。この形態では、前出の要素と同一部分には同じ符号を付すことによりその説明が省略されることもある。ここでは、本発明に直接係わる増幅回路の回路構成及びその動作についての説明が示される。
【００４１】
増幅回路２１は、データバスＤＢ１、ＤＢ２からそれぞれ入力データが与えられる入力ノードＮｉｎ１，Ｎｉｎ２を有する。この入力ノードＮｉｎ１，Ｎｉｎ２と電源より電源電位Ｖｄｄが与えられる電源電位ノードＮｐ１，Ｎｐ２との間にはＰＭＯＳ３，４とがそれぞれ配置されている。このＰＭＯＳ３，４のゲート電極には、接地電位Ｖｓｓが与えられるので、ＰＭＯＳ３，４は常にオンし負荷として機能する。
【００４２】
入力ノードＮｉｎ１、Ｎｉｎ２にはそれぞれＰＭＯＳ１、ＰＭＯＳ２のソース電極が接続される。 ＰＭＯＳ１、ＰＭＯＳ２のゲート電極はそれぞれ出力ノードＮｏｕｔ２，Ｎｏｕｔ１に接続され、ドレイン電極はスイッチ回路ＳＷ１であるＰＭＯＳ５、６のソース電極に接続される。
【００４３】
このＰＭＯＳ５、６は、ゲート電極に与えられる制御信号ＳＥに応答してＰＭＯＳ１、 ＰＭＯＳ２のドレイン電極と出力ノードＮｏｕｔ１，Ｎｏｕｔ２との間を接続あるいは非接続にする。
【００４４】
出力ノードＮｏｕｔ１，Ｎｏｕｔ２と基準電源より基準電位Ｖｓｓが与えられるにはスイッチ回路ＳＷ２であるＮＭＯＳ１，２がそれぞれ配置される。
【００４５】
このＮＭＯＳ１，２は、制御信号ＳＥに応答して出力ノードＮｏｕｔ１，Ｎｏｕｔ２と基準電位ノードＮｓ１，Ｎｓ２との間を接続あるいは非接続にする。
【００４６】
この制御信号ＳＥはＰＭＯＳ５，６に与えられる制御信号と同じ制御信号が用いられる。従って、ＰＭＯＳ５、６がオンする時、ＮＭＯＳ１、２はオフし、 ＰＭＯＳ５、６がオフする時、ＮＭＯＳ１、２はオンするように制御される。
【００４７】
出力ノードＮｏｕｔ１，Ｎｏｕｔ２にはそれぞれインバータＩｎｖ１，Ｉｎｖ２を介して出力端子ＤＯ１，ＤＯ２が接続され、出力ノード上の電位をそれぞれ外部へ出力する。このインバータはＣＭＯＳ型のインバータである。
【００４８】
このインバータＩｎｖ１，Ｉｎｖ２は、入力が出力ノードＮｏｕｔ１，Ｎｏｕｔ２にそれぞれ接続され、出力が出力端子ＤＯ１，ＤＯ２及びＮＭＯＳ３、４のゲート電極にそれぞれ接続されている。
【００４９】
ＮＭＯＳ３、４は、出力ノードＮｏｕｔ１，Ｎｏｕｔ２と基準電位ノードＮｓ１，Ｎｓ２との間に ＮＭＯＳ１、２とそれぞれ並列に接続されている。
【００５０】
次に、この増幅回路２１の動作が図３のタイミングチャートを参照して説明される。図３において、“Ｈｉｇｈレベル”は電源電位であり、“Ｌｏｗレベル”は接地電位である。
【００５１】
この増幅回路２１では、データが読み出される前、プリチャージ期間が設定されている。プリチャージ期間には、データバスＤＢ１、ＤＢ２が電源電位Ｖｄｄにプリチャージされているので、入力ノードＮｉｎ１，Ｎｉｎ２は電源電位にプリチャージされる。また、この期間には、制御信号ＳＥが“Ｈｉｇｈレベル”であるので、ＰＭＯＳ５，６はオフし、 ＮＭＯＳ１、２はオンする。従って、出力ノードＮｏｕｔ１，Ｎｏｕｔ２は“Ｌｏｗレベル”にプリチャージされている。
【００５２】
ここでデータが読み出され、データバスＤＢ１とデータバスＤＢ２との間に電位差が生じると、制御信号ＳＥが“Ｌｏｗレベル”になる。 それによりＰＭＯＳ５，６はオンし、ＮＭＯＳ１、２はオフする。
【００５３】
このデータバスＤＢ１とデータバスＤＢ２との間に電位差、すなわち、入力ノードＮｉｎ１と入力ノードＮｉｎ２との間の電位差は、差動増幅回路２１により増幅されて出力ノードＮｏｕｔ１，Ｎｏｕｔ２上に現われる。
【００５４】
データバスＤＢ１の電位よりデータバスＤＢ２の電位が低い場合、すなわち、入力ノードＮｉｎ１の電位より入力ノードＮｉｎ２の電位が低い場合、ＰＭＯＳ１のゲート電極に与えられる電圧とＰＭＯＳ２のゲート電極に与えらる電圧とに差が生じる。その結果、ＰＭＯＳ１のソース・ドレイン間に流れる電流は、ＰＭＯＳ２のソース・ドレイン間に流れる電流より大きくなる。
【００５５】
従って、出力ノードＮｏｕｔ１の電位は出力ノードＮｏｕｔ２の電位よりも高くなる。これによりＰＭＯＳ２のソース・ドレイン間に流れる電流はますます小さくなる。このようにしてＰＭＯＳ１とＰＭＯＳ２の電流差はさらに拡大する。このように出力ノードＮｏｕｔ２に対して出力ノードＮｏｕｔ１の電位は急速に上昇するので、ＰＭＯＳ２はオフする。これにより出力ノードＮｏｕｔ２側を流れる電流Ｉ２はカットされる。
【００５６】
出力ノードＮｏｕｔ２の電位（“Ｌｏｗレベル”）はインバータＩｎｖ２により反転されて、ＮＭＯＳ４のゲート電極に“Ｈｉｇｈレベル”の信号が与えられることになるので、ＮＭＯＳ４はオンする。これにより出力ノードＮｏｕｔ２の電位は“Ｌｏｗレベル”に確定される。
【００５７】
一方、出力ノードＮｏｕｔ１の電位が上昇すると、インバータＩｎｖ１の出力が“Ｌｏｗレベル”に変化するので、ＮＭＯＳ３はオフする。これにより出力ノードＮｏｕｔ１側を流れる電流Ｉ１はカットされる。これにより出力ノードＮｏｕｔ１の電位は“Ｈｉｇｈレベル”に確定される。
【００５８】
このように出力ノードＮｏｕｔ１、Ｎｏｕｔ２の電位が確定する時、それぞれの電流経路が自ずとカットされ、貫通電流が抑制される。
【００５９】
ここでは、出力ノードＮｏｕｔ１が“Ｈｉｇｈレベル”、出力ノードＮｏｕｔ２が“Ｌｏｗレベル”、すなわち、出力端子ＤＯ１から“Ｌｏｗレベル”のデータが出力され、出力端子ＤＯ２から“Ｈｉｇｈレベル”のデータが出力される場合が説明された。
【００６０】
出力ノードＮｏｕｔ１が“ｌｏｗレベル”、出力ノードＮｏｕｔ２が“Ｈｉｇｈレベル”、すなわち、出力端子ＤＯ１から“Ｈｉｇｈレベル”のデータが出力され、出力端子ＤＯ２から“Ｌｏｗレベル”のデータが出力される場合も同様に考えれば容易に理解されるであろう。
【００６１】
すなわち、出力ノードＮｏｕｔ１、Ｎｏｕｔ２の電位が確定する時、ＰＭＯＳ１及びＮＭＯＳ４がオフするので、それぞれの電流経路が自ずとカットされ、貫通電流が抑制される。
【００６２】
このように本実施の形態では、前述の第１の実施の形態と同様に出力ノードＮｏｕｔ１と出力ノードＮｏｕｔ２との間において電源電圧（電源電位と接地電位との電位差）と同程度の電圧差が生じる。すなわち、電源電圧と同程度の論理振幅を持つ出力が得られたことになる。
【００６３】
また、前述の第１の実施の形態と同様に電源電位と接地電位との間にスイッチ回路ＳＷ１及びＳＷ２が配置され、一方をオンする時には他方がオフされるように制御されるので、回路内を流れる電流が著しく低減される。スイッチ回路ＳＷ１をオンした瞬間に流れる過渡的な電流の存在は考えられるが、従来のようにセンス動作の期間中（制御信号がアクティブである期間中）、定常的に電流が流れてしまう回路に比べると、本実施の形態の増幅回路では回路内を流れる電流が非常に小さい。
【００６４】
さらに、インバータＩｎｖ１，２の出力により制御されるＮＭＯＳ３、４により、出力ノードの電位が確定するまでの間電流経路が存在するので、出力端子ＤＯ１，ＤＯ２上のノイズ耐性が向上する。
【００６５】
以下に本発明の第３の実施の形態が説明される。この形態では、前出の要素と同一部分には同じ符号を付すことによりその説明が省略されることもある。ここでは、本発明に直接係わる増幅回路の回路構成及びその動作についての説明が示される。
【００６６】
増幅回路２２は、データバスＤＢ１、ＤＢ２からそれぞれ入力データが与えられる入力ノードＮｉｎ１，Ｎｉｎ２を有する。この入力ノードＮｉｎ１，Ｎｉｎ２と電源より電源電位Ｖｄｄが与えられる電源電位ノードＮｐ１，Ｎｐ２との間にはＰＭＯＳ３，４とがそれぞれ配置されている。このＰＭＯＳ３，４のゲート電極には、接地電位Ｖｓｓが与えられるので、ＰＭＯＳ３，４は常にオンし負荷として機能する。
【００６７】
入力ノードＮｉｎ１、Ｎｉｎ２にはそれぞれＰＭＯＳ５、ＰＭＯＳ６のソース電極が接続される。このＰＭＯＳ５、６のドレイン電極はＰＭＯＳ１、２のソース電極に接続される。 ＰＭＯＳ５、６はゲート電極に与えられる制御信号ＳＥに応答して入力ノードＮｉｎ１、Ｎｉｎ２とＰＭＯＳ１、ＰＭＯＳ２のソース電極との間を接続あるいは非接続にする。
ＰＭＯＳ１、２はＰＭＯＳ５、６のドレイン電極と出力ノードＮｏｕｔ１，Ｎｏｕｔ２との間に接続される。ＰＭＯＳ１、ＰＭＯＳ２のゲート電極はそれぞれ出力ノードＮｏｕｔ２，Ｎｏｕｔ１に接続される。
【００６８】
出力ノードＮｏｕｔ１，Ｎｏｕｔ２と基準電源より基準電位Ｖｓｓが与えられるにはスイッチ回路ＳＷ２であるＮＭＯＳ１，２がそれぞれ配置される。
【００６９】
このＮＭＯＳ１，２は、制御信号ＳＥに応答して出力ノードＮｏｕｔ１，Ｎｏｕｔ２と基準電位ノードＮｓ１，Ｎｓ２との間を接続あるいは非接続にする。
【００７０】
この制御信号ＳＥはＰＭＯＳ５，６に与えられる制御信号と同じ制御信号が用いられる。従って、ＰＭＯＳ５、６がオンする時、ＮＭＯＳ１、２はオフし、 ＰＭＯＳ５、６がオフする時、ＮＭＯＳ１、２はオンするように制御される。
【００７１】
出力ノードＮｏｕｔ１，Ｎｏｕｔ２にはそれぞれインバータＩｎｖ１，Ｉｎｖ２を介して出力端子ＤＯ１，ＤＯ２が接続され、出力ノード上の電位をそれぞれ外部へ出力する。このインバータはＣＭＯＳ型のインバータである。
【００７２】
このインバータＩｎｖ１，Ｉｎｖ２は、入力が出力ノードＮｏｕｔ１，Ｎｏｕｔ２にそれぞれ接続され、出力が出力端子ＤＯ１，ＤＯ２及びＮＭＯＳ３、４のゲート電極にそれぞれ接続されている。
【００７３】
ＮＭＯＳ３、４は、出力ノードＮｏｕｔ１，Ｎｏｕｔ２と基準電位ノードＮｓ１，Ｎｓ２との間に ＮＭＯＳ１、２とそれぞれ並列に接続されている。
【００７４】
この増幅回路２２の動作も図３のタイミングチャートを参照して説明される。図３において、“Ｈｉｇｈレベル”は電源電位であり、“Ｌｏｗレベル”は接地電位である。
【００７５】
この増幅回路２２においても、データが読み出される前、プリチャージ期間が設定されている。プリチャージ期間には、データバスＤＢ１、ＤＢ２が電源電位Ｖｄｄにプリチャージされているので、入力ノードＮｉｎ１，Ｎｉｎ２は電源電位にプリチャージされる。また、この期間には、制御信号ＳＥが“Ｈｉｇｈレベル”であるので、ＰＭＯＳ５，６はオフし、ＮＭＯＳ１、２はオンする。従って、出力ノードＮｏｕｔ１，Ｎｏｕｔ２は“Ｌｏｗレベル”にプリチャージされている。
【００７６】
ここでデータが読み出され、データバスＤＢ１とデータバスＤＢ２との間に電位差が生じると、制御信号ＳＥが“Ｌｏｗレベル”になる。 それによりＰＭＯＳ５，６はオンし、ＮＭＯＳ１、２はオフする。
【００７７】
このデータバスＤＢ１とデータバスＤＢ２との間に電位差、すなわち、入力ノードＮｉｎ１と入力ノードＮｉｎ２との間の電位差は、差動増幅回路２２により増幅されて出力ノードＮｏｕｔ１，Ｎｏｕｔ２上に現われる。
【００７８】
この実施の形態と第２の実施の形態とで異なるのは、第１のスイッチ回路であるＰＭＯＳ５、６が本実施の形態では増幅回路として機能することである。制御信号ＳＥが“Ｌｏｗレベル”になり、ＰＭＯＳ５，６はオンしているので、 ＰＭＯＳ５，６は所謂、ゲート接地型の増幅回路として機能する。すなわち、 ＰＭＯＳ５，６も増幅動作に寄与するので、第２の実施の形態の構成よりも高い感度を持つ増幅回路が実現できる。この実施の形態では、入力ノードＮｉｎ１と入力ノードＮｉｎ２との間に電位差が現われると、ＰＭＯＳ５，６とＰＭＯＳ１、２との間のノードＮ１とノードＮ２との間に電位差が生じる。
【００７９】
データバスＤＢ１の電位よりデータバスＤＢ２の電位が低い場合、すなわち、入力ノードＮｉｎ１の電位より入力ノードＮｉｎ２の電位が低い場合、ＰＭＯＳ１のゲート電極に与えられる電圧とＰＭＯＳ２のゲート電極に与えらる電圧とに差が生じる。その結果、ＰＭＯＳ１のソース・ドレイン間に流れる電流は、ＰＭＯＳ２のソース・ドレイン間に流れる電流より大きくなる。
【００８０】
従って、出力ノードＮｏｕｔ１の電位は出力ノードＮｏｕｔ２の電位よりも高くなる。これによりＰＭＯＳ２のソース・ドレイン間に流れる電流はますます小さくなる。このようにしてＰＭＯＳ１とＰＭＯＳ２の電流差はさらに拡大する。このように出力ノードＮｏｕｔ２に対して出力ノードＮｏｕｔ１の電位は急速に上昇するので、ＰＭＯＳ２はオフする。これにより出力ノードＮｏｕｔ２側を流れる電流はカットされる。
【００８１】
出力ノードＮｏｕｔ２の電位（“Ｌｏｗレベル”）はインバータＩｎｖ２により反転されて、ＮＭＯＳ４のゲート電極に“Ｈｉｇｈレベル”の信号が与えられることになるので、ＮＭＯＳ４はオンする。これにより出力ノードＮｏｕｔ２の電位は“Ｌｏｗレベル”に確定される。
【００８２】
一方、出力ノードＮｏｕｔ１の電位が上昇すると、インバータＩｎｖ１の出力が“Ｌｏｗレベル”に変化するので、ＮＭＯＳ３はオフする。これにより出力ノードＮｏｕｔ１側を流れる電流Ｉ１はカットされる。これにより出力ノードＮｏｕｔ１の電位は“Ｈｉｇｈレベル”に確定される。
【００８３】
このように出力ノードＮｏｕｔ１、Ｎｏｕｔ２の電位が確定する時、それぞれの電流経路が自ずとカットされ、貫通電流が抑制される。
【００８４】
ここでは、出力ノードＮｏｕｔ１が“Ｈｉｇｈレベル”、出力ノードＮｏｕｔ２が“Ｌｏｗレベル”、すなわち、出力端子ＤＯ１から“Ｌｏｗレベル”のデータが出力され、出力端子ＤＯ２から“Ｈｉｇｈレベル”のデータが出力される場合が説明された。
【００８５】
出力ノードＮｏｕｔ１が“ｌｏｗレベル”、出力ノードＮｏｕｔ２が“Ｈｉｇｈレベル”、すなわち、出力端子ＤＯ１から“Ｈｉｇｈレベル”のデータが出力され、出力端子ＤＯ２から“Ｌｏｗレベル”のデータが出力される場合も同様に考えれば容易に理解されるであろう。
【００８６】
すなわち、出力ノードＮｏｕｔ１、Ｎｏｕｔ２の電位が確定する時、ＰＭＯＳ１及びＮＭＯＳ４がオフするので、それぞれの電流経路が自ずとカットされ、貫通電流が抑制される。
【００８７】
このように本実施の形態では、前述の第１の実施の形態と同様に出力ノードＮｏｕｔ１と出力ノードＮｏｕｔ２との間において電源電圧（電源電位と接地電位との電位差）と同程度の電圧差が生じる。すなわち、電源電圧と同程度の論理振幅を持つ出力が得られたことになる。
【００８８】
また、前述の第１の実施の形態と同様に電源電位と接地電位との間にスイッチ回路ＳＷ１及びＳＷ２が配置され、一方をオンする時には他方がオフされるように制御されるので、回路内を流れる電流が著しく低減される。スイッチ回路ＳＷ１をオンした瞬間に流れる過渡的な電流の存在は考えられるが、従来のようにセンス動作の期間中（制御信号がアクティブである期間中）、定常的に電流が流れてしまう回路に比べると、本実施の形態の増幅回路では回路内を流れる電流が非常に小さい。
【００８９】
また、第２の実施の形態と同様にインバータＩｎｖ１，２の出力により制御されるＮＭＯＳ３、４により、出力ノードの電位が確定するまでの間電流経路が存在するので、出力端子ＤＯ１，ＤＯ２上のノイズ耐性が向上する。
【００９０】
さらに、本実施の形態では、ＰＭＯＳ５，６も増幅動作に寄与するので、第２の実施の形態の構成よりも高い感度を持つ増幅回路が実現できる。
【００９１】
以下に本発明の第４の実施の形態が説明される。この形態では、前出の要素と同一部分には同じ符号を付すことによりその説明が省略されることもある。ここでは、本発明に直接係わる増幅回路の回路構成及びその動作についての説明が示される。
【００９２】
増幅回路２３は、データバスＤＢ１、ＤＢ２からそれぞれ入力データが与えられる入力ノードＮｉｎ１，Ｎｉｎ２を有する。この入力ノードＮｉｎ１，Ｎｉｎ２と電源より電源電位Ｖｄｄが与えられる電源電位ノードＮｐ１，Ｎｐ２との間にはＰＭＯＳ３，４とがそれぞれ配置されている。このＰＭＯＳ３，４のゲート電極には、接地電位Ｖｓｓが与えられるので、ＰＭＯＳ３，４は常にオンし負荷として機能する。
【００９３】
入力ノードＮｉｎ１、Ｎｉｎ２にはそれぞれＰＭＯＳ１、 ＰＭＯＳ２のソース電極が接続される。 ＰＭＯＳ１、ＰＭＯＳ２のゲート電極はそれぞれ出力ノードＮｏｕｔ２，Ｎｏｕｔ１に接続され、ドレイン電極はスイッチ回路ＳＷ１であるＰＭＯＳ５、６のソース電極に接続される。
【００９４】
このＰＭＯＳ５、６は、ゲート電極に与えられる制御信号ＳＥに応答してＰＭＯＳ１、ＰＭＯＳ２のドレイン電極と出力ノードＮｏｕｔ１，Ｎｏｕｔ２との間を接続あるいは非接続にする。
【００９５】
出力ノードＮｏｕｔ１，Ｎｏｕｔ２と基準電源より基準電位Ｖｓｓが与えられるにはスイッチ回路ＳＷ２であるＮＭＯＳ１，２がそれぞれ配置される。
【００９６】
このＮＭＯＳ１，２は、制御信号ＳＥに応答して出力ノードＮｏｕｔ１，Ｎｏｕｔ２と基準電位ノードＮｓ１，Ｎｓ２との間を接続あるいは非接続にする。
【００９７】
この制御信号ＳＥはＰＭＯＳ５，６に与えられる制御信号と同じ制御信号が用いられる。従って、ＰＭＯＳ５、６がオンする時、ＮＭＯＳ１、２はオフし、 ＰＭＯＳ５、６がオフする時、ＮＭＯＳ１、２はオンするように制御される。
【００９８】
出力ノードＮｏｕｔ１，Ｎｏｕｔ２にはそれぞれインバータＩｎｖ１，Ｉｎｖ２を介して出力端子ＤＯ１，ＤＯ２が接続され、出力ノード上の電位をそれぞれ外部へ出力する。このインバータはＣＭＯＳ型のインバータである。
【００９９】
このインバータＩｎｖ１，Ｉｎｖ２は、入力が出力ノードＮｏｕｔ１，Ｎｏｕｔ２にそれぞれ接続され、出力がＮＭＯＳ３、４のゲート電極にそれぞれ接続されている。
【０１００】
ＮＭＯＳ３、４は、出力ノードＮｏｕｔ１，Ｎｏｕｔ２と基準電位ノードＮｓ１，Ｎｓ２との間に ＮＭＯＳ１、２とそれぞれ並列に接続されている。
【０１０１】
さらに、本実施の形態が第２の実施の形態と異なるのは、出力ノードに接続する出力バッファ回路としてＮＭＯＳ５，６が設けられている点である。
【０１０２】
ＮＭＯＳ５では、インバータＩｎｖ１の入力及び出力ノードＮｏｕｔ１にゲート電極が接続され、ソース電極が基準電位が与えられる基準電位ノードＮＳ３に接続され、ドレイン電極が出力端子ＤＯ１に接続されている。
【０１０３】
ＮＭＯＳ６では、インバータＩｎｖ２の入力及び出力ノードＮｏｕｔ２にゲート電極が接続され、ソース電極が基準電位が与えられる基準電位ノードＮＳ４に接続され、ドレイン電極が出力端子ＤＯ２に接続されている。
【０１０４】
この増幅回路２３の動作も図３のタイミングチャートを参照して説明される。図３において、“Ｈｉｇｈレベル”は電源電位であり、“Ｌｏｗレベル”は接地電位である。
【０１０５】
この増幅回路２３では、データが読み出される前、プリチャージ期間が設定されている。プリチャージ期間には、データバスＤＢ１、ＤＢ２が電源電位Ｖｄｄにプリチャージされているので、入力ノードＮｉｎ１，Ｎｉｎ２は電源電位にプリチャージされる。また、この期間には、制御信号ＳＥが“Ｈｉｇｈレベル”であるので、ＰＭＯＳ５，６はオフし、 ＮＭＯＳ１、２はオンする。従って、出力ノードＮｏｕｔ１，Ｎｏｕｔ２は“Ｌｏｗレベル”にプリチャージされている。
【０１０６】
ここでデータが読み出され、データバスＤＢ１とデータバスＤＢ２との間に電位差が生じると、制御信号ＳＥが“Ｌｏｗレベル”になる。 それによりＰＭＯＳ５，６はオンし、ＮＭＯＳ１、２はオフする。
【０１０７】
このデータバスＤＢ１とデータバスＤＢ２との間に電位差、すなわち、入力ノードＮｉｎ１と入力ノードＮｉｎ２との間の電位差は、差動増幅回路２１により増幅されて出力ノードＮｏｕｔ１，Ｎｏｕｔ２上に現われる。
【０１０８】
データバスＤＢ１の電位よりデータバスＤＢ２の電位が低い場合、すなわち、入力ノードＮｉｎ１の電位より入力ノードＮｉｎ２の電位が低い場合、ＰＭＯＳ１のゲート電極に与えられる電圧とＰＭＯＳ２のゲート電極に与えらる電圧とに差が生じる。その結果、ＰＭＯＳ１のソース・ドレイン間に流れる電流は、ＰＭＯＳ２のソース・ドレイン間に流れる電流より大きくなる。
【０１０９】
従って、出力ノードＮｏｕｔ１の電位は出力ノードＮｏｕｔ２の電位よりも高くなる。これによりＰＭＯＳ２のソース・ドレイン間に流れる電流はますます小さくなる。このようにしてＰＭＯＳ１とＰＭＯＳ２の電流差はさらに拡大する。このように出力ノードＮｏｕｔ２に対して出力ノードＮｏｕｔ１の電位は急速に上昇するので、ＰＭＯＳ２はオフする。これにより出力ノードＮｏｕｔ２側を流れる電流Ｉ２はカットされる。
【０１１０】
出力ノードＮｏｕｔ２の電位（“Ｌｏｗレベル”）はインバータＩｎｖ２により反転されて、ＮＭＯＳ４のゲート電極に“Ｈｉｇｈレベル”の信号が与えられることになるので、ＮＭＯＳ４はオンする。これにより出力ノードＮｏｕｔ２の電位は“Ｌｏｗレベル”に確定される。
【０１１１】
一方、出力ノードＮｏｕｔ１の電位が上昇すると、インバータＩｎｖ１の出力が“Ｌｏｗレベル”に変化するので、ＮＭＯＳ３はオフする。これにより出力ノードＮｏｕｔ１側を流れる電流Ｉ１はカットされる。これにより出力ノードＮｏｕｔ１の電位は“Ｈｉｇｈレベル”に確定される。
【０１１２】
このように出力ノードＮｏｕｔ１、Ｎｏｕｔ２の電位が確定する時、それぞれの電流経路が自ずとカットされ、貫通電流が抑制される。
【０１１３】
出力ノードＮｏｕｔ１が“Ｈｉｇｈレベル”、出力ノードＮｏｕｔ２が“Ｌｏｗレベル”がなるので、ＮＭＯＳ５がオンし、ＮＭＯＳ６がオフする。従って、出力端子ＤＯ１から“Ｌｏｗレベル”のデータが出力され、出力端子ＤＯ２から“Ｈｉｇｈレベル”のデータが出力される。
【０１１４】
すなわち、出力ノードＮｏｕｔ１、Ｎｏｕｔ２の電位が確定する時、ＰＭＯＳ１及びＮＭＯＳ４がオフするので、それぞれの電流経路が自ずとカットされ、貫通電流が抑制される。
【０１１５】
このように本実施の形態では、前述の第１の実施の形態と同様に出力ノードＮｏｕｔ１と出力ノードＮｏｕｔ２との間において電源電圧（電源電位と接地電位との電位差）と同程度の電圧差が生じる。すなわち、電源電圧と同程度の論理振幅を持つ出力が得られたことになる。
【０１１６】
また、前述の第１の実施の形態と同様に電源電位と接地電位との間にスイッチ回路ＳＷ１及びＳＷ２が配置され、一方をオンする時には他方がオフされるように制御されるので、回路内を流れる電流が著しく低減される。スイッチ回路ＳＷ１をオンした瞬間に流れる過渡的な電流の存在は考えられるが、従来のようにセンス動作の期間中（制御信号がアクティブである期間中）、定常的に電流が流れてしまう回路に比べると、本実施の形態の増幅回路では回路内を流れる電流が非常に小さい。
【０１１７】
また、第２の実施の形態と同様にインバータＩｎｖ１，２の出力により制御されるＮＭＯＳ３、４により、出力ノードの電位が確定するまでの間電流経路が存在するので、出力端子ＤＯ１，ＤＯ２上のノイズ耐性が向上する。
【０１１８】
さらに、本実施の形態では、ＮＭＯＳ５，６がバッファ回路として機能するため、すなわち、出力端子が接続される出力データ線が増幅回路の出力ノードに直接、接続されないため、寄生容量の大きな出力データ線が貫通電流の流れに影響することがない。従って、上述の実施の形態の増幅回路よりもさらに貫通電流の少ない増幅回路が実現される。
【０１１９】
本発明は、例証的な実施態様を用いて説明されたが、この説明は限定的な意味に受け取られてはならない。この例証的実施態様の様々な変更、並びに本発明のその他の実施態様が当業者にはこの説明を参考にすることによって明らかになるであろう。従って、特許請求の範囲はそれらのすべての変更または実施態様を本発明の真の範囲に含むものとしてカバーするであろうと考えられている。
【０１２０】
【発明の効果】
本発明によれば消費電流を大幅に低減した増幅回路を提供できる。
【０１２１】
また、本発明によればノイズに対する耐性が向上した増幅回路を提供できる。また、本発明によれば電源電圧にほぼ等しい振幅を持つ出力電圧を出力できる増幅回路を提供できる。
【図面の簡単な説明】
【図１】第１の実施の形態の説明する部分回路図である。
【図２】第２の実施の形態の説明する部分回路図である。
【図３】増幅回路の動作を示す部分タイミング図である。
【図４】第３の実施の形態の説明する部分回路図である。
【図５】第４の実施の形態の説明する部分回路図である。
【符号の説明】
１０ 転送回路
２０〜２３ 増幅回路
ＳＷ１ 第１のスイッチ回路
ＳＷ２ 第２のスイッチ回路
Ｎｉｎ 入力ノード
Ｎｏｕｔ 出力ノード
【産業上の利用分野】
本発明は、半導体装置の増幅回路及びその制御方法に関する。特に、本発明は電流型増幅回路（カレントセンスアンプ）に関する。
【０００２】
【従来の技術】
入力されたデータを高速に転送する回路として、入力された２つのデータの電流差を電圧差に変換して増幅するカレントセンスアンプが知られている。
【０００３】
このようなカレントセンスアンプは、例えば、ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ，ｐｐ．２０８−２０９，ＩＳＳＣＣ ９２，ＦＥＢＲＵＡＲＹ ２１，１９９２に紹介されている。
【０００４】
【発明が解決しようとする課題】
従来のカレントセンスアンプでは、センス動作の期間中、すなわち、カレントセンスアンプの制御信号がアクティブである期間中、定常的に電流が流れてしまう。従って、カレントセンスアンプの消費電流が大きくなってしまう。
【０００５】
また、上記電流により、入力端子と接地電位間に設けられたＭＯＳトランジスタ毎に大きな電圧降下が生じるため、出力端子からの出力電圧の振幅が電源電圧の数分の一という小さなものになってしまう。
【０００６】
【課題を解決するための手段】
本発明の目的は、消費電流を大幅に低減できる増幅回路を提供することである。
【０００７】
本発明の他の目的は、ノイズに対する耐性が向上した増幅回路を提供することである。
【０００８】
本発明の他の目的は、電源電圧にほぼ等しい振幅を持つ出力電圧を出力できる増幅回路を提供することである。
【０００９】
このような目的を達成するために、本発明の代表的な発明は以下の構成よりなる。
【００１０】
すなわち、電源電位が与えられる電源電位ノードと基準電位が与えられる基準電位ノードとの間に、入力データが与えられる入力端子及び前記入力データに応じた出力データが出力される出力端子が配置された増幅回路において、
前記入力端子に前記入力データが与えられる前には、前記出力端子と前記基準電位ノードとが接続されると共に前記入力端子と前記出力端子との間が非接続にされ、前記入力端子に前記入力データが与えられた後には、前記出力端子と前記基準電位ノードとが非接続にされる共に前記入力端子と前記出力端子との間が接続される。
【００１１】
本発明の構成によれば、消費電流が大幅に低減できる増幅回路を実現することが可能になる。
【００１２】
本発明の構成によれば、ノイズに対する耐性が向上した増幅回路を実現することができる。
【００１３】
本発明の構成によれば、電源電圧にほぼ等しい振幅を持つ出力電圧を出力できる増幅回路を実現することができる。
【００１４】
【発明の実施の形態】
以下に図面を参照しながら本発明の実施の形態が説明される。以下の説明では、本発明に直接係わる部分が中心に説明され、それ以外の部分については説明が省略される。まず、図１を参照して第１の実施の形態が説明される。
【００１５】
図１にはデータを転送する転送回路１０と、転送回路１０から増幅回路２０へデータを伝搬するデータバスＤＢ１、ＤＢ２と、入力ノードに与えられたデータに基づいて出力ノードから出力電圧を出力する増幅回路２０とが示されている。
【００１６】
転送回路１０は、図示しないメモリセルからデータが与えられるビット線対ＢＬ、／ＢＬと、ビット線ＢＬにゲート電極が接続され、ソース電極が接地に接続され、ドレイン電極がＮチャンネル型ＭＯＳトランジスタ（以下ＮＭＯＳという）ＴＲ３のソース電極に接続されるＮＭＯＳＴＲ１と、ビット線／ＢＬにゲート電極が接続され、ソース電極が接地電位Ｖｓｓに接続され、ドレイン電極がＮＭＯＳＴＲ４のソース電極に接続されるＮＭＯＳＴＲ２と、ゲート電極に転送制御信号φＴＲが与えられ、ソース電極がＮＭＯＳＴＲ１のドレイン電極に、ドレイン電極がデータバスＤＢ１に接続されたＮＭＯＳＴＲ３と、ゲート電極に転送制御信号φＴＲが与えられ、ソース電極がＮＭＯＳＴＲ２のドレイン電極に、ドレイン電極がデータバスＤＢ２に接続されたＮＭＯＳＴＲ４とから成る。各ＮＭＯＳのソース電極、ドレイン電極は上述の説明とは逆に定義される場合もある。
【００１７】
この転送回路１０では、データ読み出し期間に転送制御信号φＴＲが“Ｈｉｇｈレベル”になりＮＭＯＳＴＲ３、４がオンし、ビット線対ＢＬ、／ＢＬの一方のビット線に“Ｈｉｇｈレベル”のデータが読み出されると、 ＮＭＯＳＴＲ１またはＮＭＯＳＴＲ２の一方がオンする。
【００１８】
データバスＤＢ１、ＤＢ２はデータの読み出し期間の前、電源電位にプリチャージされているので、データが読み出されると、オンした一方のＮＭＯＳ（ＴＲ１またはＴＲ２）に接続されているデータバス（ＤＢ１またはＤＢ２）の電位が降下する。このようにしてメモリセルからのデータがデータバス上に転送される。このデータバス上のデータは増幅回路２０に伝搬される。
【００１９】
この転送回路１０は本発明とは直接的に関連するものではないので、簡単に説明が示された。詳細は、沖電気工業社製６４ＭシンクロナスＤＲＡＭ，ＭＤ５６Ｖ６２３２０等を参照すれば容易に理解されるであろう。
【００２０】
本発明に係わる増幅回路２０の構成が以下に示される。
【００２１】
増幅回路２０は、データバスＤＢ１、ＤＢ２からそれぞれ入力データが与えられる入力ノードＮｉｎ１，Ｎｉｎ２を有する。この入力ノードＮｉｎ１，Ｎｉｎ２と電源より電源電位Ｖｄｄが与えられる電源電位ノードＮｐ１，Ｎｐ２との間には負荷回路Ｌ１、Ｌ２とがそれぞれ配置されている。この負荷回路は、Ｐチャンネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）あるいは抵抗により構成される。ＰＭＯＳにより構成した例は後述される。
【００２２】
入力ノードＮｉｎ１、Ｎｉｎ２にはそれぞれＰＭＯＳ１、 ＰＭＯＳ２のソース電極が接続される。 ＰＭＯＳ１、 ＰＭＯＳ２のゲート電極はそれぞれ出力ノードＮｏｕｔ２，Ｎｏｕｔ１に接続され、ドレイン電極はスイッチ回路ＳＷ１に接続される。
【００２３】
このスイッチ回路ＳＷ１は、制御信号に応答してＰＭＯＳ１、 ＰＭＯＳ２のドレイン電極と出力ノードＮｏｕｔ１，Ｎｏｕｔ２との間を接続あるいは非接続にする。
【００２４】
スイッチ回路ＳＷ１は、 ＰＭＯＳ１のドレイン電極と出力ノードＮｏｕｔ１との間に配置されたスイッチ素子ＳＷ１１と、 ＰＭＯＳ２のドレイン電極と出力ノードＮｏｕｔ２との間に配置されたスイッチ素子ＳＷ１２とから構成される。このスイッチ素子は後述のようにＭＯＳトランジスタにより構成することができる。
【００２５】
出力ノードＮｏｕｔ１，Ｎｏｕｔ２と基準電源より基準電位Ｖｓｓが与えられる基準電位ノードＮｓ１，Ｎｓ２との間にはスイッチ回路ＳＷ２が配置される。この例では基準電位として接地電位が用いられる。
【００２６】
このスイッチ回路ＳＷ２は、制御信号に応答して出力ノードＮｏｕｔ１，Ｎｏｕｔ２と基準電位ノードＮｓ１，Ｎｓ２との間を接続あるいは非接続にする。
【００２７】
この制御信号にはスイッチ回路ＳＷ１に与えられる制御信号と同じ制御信号が用いられる。後述するようなタイミングが実現できれば、異なる制御信号を信号を適宜用いることも可能である。
【００２８】
スイッチ回路ＳＷ２は、 出力ノードＮｏｕｔ１と基準電位ノードＮｓ１との間に配置されたスイッチ素子ＳＷ２１と、出力ノードＮｏｕｔ２と基準電位ノードＮｓ２との間に配置されたスイッチ素子ＳＷ２２とから構成される。このスイッチ素子は後述のようにＭＯＳトランジスタにより構成することができる。
【００２９】
出力ノードＮｏｕｔ１，Ｎｏｕｔ２にはそれぞれ出力端子ＤＯ１，ＤＯ２が接続され、出力ノード上の電位をそれぞれ外部へ出力する。
【００３０】
ここで、この増幅回路２０の動作が簡単に説明される。詳細な動作に関しては後述の実施の形態の説明から理解されるであろう。
【００３１】
この増幅回路２０では、データが読み出される前、プリチャージ期間が設定されている。
【００３２】
プリチャージ期間には、データバスＤＢ１、ＤＢ２が電源電位Ｖｄｄにプリチャージされているので、入力ノードＮｉｎ１，Ｎｉｎ２は電源電位にプリチャージされる。また、この期間には、スイッチ回路ＳＷ１はオフに、スイッチ回路ＳＷ２はオンになるように制御されるので、出力ノードＮｏｕｔ１，Ｎｏｕｔ２は接地電位にプリチャージされている。
【００３３】
ここでデータが読み出され、データバスＤＢ１とデータバスＤＢ２との間に電位差が生じると、スイッチ回路ＳＷ１がオン、スイッチ回路ＳＷ２がオフするように制御する。
【００３４】
このデータバスＤＢ１とデータバスＤＢ２との間に電位差、すなわち、入力ノードＮｉｎ１と入力ノードＮｉｎ２との間の電位差は、差動増幅回路２０により増幅されて出力ノードＮｏｕｔ１，Ｎｏｕｔ２上に現われる。
【００３５】
例えば、データバスＤＢ１の電位よりデータバスＤＢ２の電位が低い場合、すなわち、入力ノードＮｉｎ１の電位より入力ノードＮｉｎ２の電位が低い場合、ＰＭＯＳ１のゲート電極に与えられる電圧とＰＭＯＳ２のゲート電極に与えらる電圧とに差が生じる。その結果、ＰＭＯＳ１のソース・ドレイン間に流れる電流は、ＰＭＯＳ２のソース・ドレイン間に流れる電流より大きくなる。
【００３６】
従って、出力ノードＮｏｕｔ１の電位は出力ノードＮｏｕｔ２の電位よりも高くなる。これによりＰＭＯＳ２のソース・ドレイン間に流れる電流はますます小さくなる。このようにしてＰＭＯＳ１とＰＭＯＳ２の電流差はさらに拡大する。このように出力ノードＮｏｕｔ２に対して出力ノードＮｏｕｔ１の電位は急速に上昇するので、ＰＭＯＳ２はオフする。
【００３７】
この結果、出力ノードＮｏｕｔ２は接地電位から若干電位が上昇するものの電源電位Ｖｄｄからの電流の供給がなくなるため、接地電位に近い低電位になる。一方、 ＰＭＯＳ１はオンしたままなので、出力ノードＮｏｕｔ１の電位は電源電位になる。
【００３８】
このように本実施の形態では、出力ノードＮｏｕｔ１と出力ノードＮｏｕｔ２との間において電源電圧（電源電位と接地電位との電位差）と同程度の電圧差が生じる。すなわち、電源電圧と同程度の論理振幅を持つ出力が得られたことになる。
【００３９】
また、電源電位と接地電位との間にスイッチ回路ＳＷ１及びＳＷ２が配置され、一方をオンする時には他方がオフされるように制御されるので、回路内を流れる電流が著しく低減される。スイッチ回路ＳＷ１をオンした瞬間に流れる過渡的な電流の存在は考えられるが、従来のようにセンス動作の期間中（制御信号がアクティブである期間中）、定常的に電流が流れてしまう回路に比べると、本実施の形態の増幅回路では回路内を流れる電流が非常に小さい。
【００４０】
上述の第１の実施の形態では、本発明の基本的な部分のみが説明されたが、以下に図２及び図３を参照しながら、具体的な形態が第２の実施の形態として説明される。この形態では、前出の要素と同一部分には同じ符号を付すことによりその説明が省略されることもある。ここでは、本発明に直接係わる増幅回路の回路構成及びその動作についての説明が示される。
【００４１】
増幅回路２１は、データバスＤＢ１、ＤＢ２からそれぞれ入力データが与えられる入力ノードＮｉｎ１，Ｎｉｎ２を有する。この入力ノードＮｉｎ１，Ｎｉｎ２と電源より電源電位Ｖｄｄが与えられる電源電位ノードＮｐ１，Ｎｐ２との間にはＰＭＯＳ３，４とがそれぞれ配置されている。このＰＭＯＳ３，４のゲート電極には、接地電位Ｖｓｓが与えられるので、ＰＭＯＳ３，４は常にオンし負荷として機能する。
【００４２】
入力ノードＮｉｎ１、Ｎｉｎ２にはそれぞれＰＭＯＳ１、ＰＭＯＳ２のソース電極が接続される。 ＰＭＯＳ１、ＰＭＯＳ２のゲート電極はそれぞれ出力ノードＮｏｕｔ２，Ｎｏｕｔ１に接続され、ドレイン電極はスイッチ回路ＳＷ１であるＰＭＯＳ５、６のソース電極に接続される。
【００４３】
このＰＭＯＳ５、６は、ゲート電極に与えられる制御信号ＳＥに応答してＰＭＯＳ１、 ＰＭＯＳ２のドレイン電極と出力ノードＮｏｕｔ１，Ｎｏｕｔ２との間を接続あるいは非接続にする。
【００４４】
出力ノードＮｏｕｔ１，Ｎｏｕｔ２と基準電源より基準電位Ｖｓｓが与えられるにはスイッチ回路ＳＷ２であるＮＭＯＳ１，２がそれぞれ配置される。
【００４５】
このＮＭＯＳ１，２は、制御信号ＳＥに応答して出力ノードＮｏｕｔ１，Ｎｏｕｔ２と基準電位ノードＮｓ１，Ｎｓ２との間を接続あるいは非接続にする。
【００４６】
この制御信号ＳＥはＰＭＯＳ５，６に与えられる制御信号と同じ制御信号が用いられる。従って、ＰＭＯＳ５、６がオンする時、ＮＭＯＳ１、２はオフし、 ＰＭＯＳ５、６がオフする時、ＮＭＯＳ１、２はオンするように制御される。
【００４７】
出力ノードＮｏｕｔ１，Ｎｏｕｔ２にはそれぞれインバータＩｎｖ１，Ｉｎｖ２を介して出力端子ＤＯ１，ＤＯ２が接続され、出力ノード上の電位をそれぞれ外部へ出力する。このインバータはＣＭＯＳ型のインバータである。
【００４８】
このインバータＩｎｖ１，Ｉｎｖ２は、入力が出力ノードＮｏｕｔ１，Ｎｏｕｔ２にそれぞれ接続され、出力が出力端子ＤＯ１，ＤＯ２及びＮＭＯＳ３、４のゲート電極にそれぞれ接続されている。
【００４９】
ＮＭＯＳ３、４は、出力ノードＮｏｕｔ１，Ｎｏｕｔ２と基準電位ノードＮｓ１，Ｎｓ２との間に ＮＭＯＳ１、２とそれぞれ並列に接続されている。
【００５０】
次に、この増幅回路２１の動作が図３のタイミングチャートを参照して説明される。図３において、“Ｈｉｇｈレベル”は電源電位であり、“Ｌｏｗレベル”は接地電位である。
【００５１】
この増幅回路２１では、データが読み出される前、プリチャージ期間が設定されている。プリチャージ期間には、データバスＤＢ１、ＤＢ２が電源電位Ｖｄｄにプリチャージされているので、入力ノードＮｉｎ１，Ｎｉｎ２は電源電位にプリチャージされる。また、この期間には、制御信号ＳＥが“Ｈｉｇｈレベル”であるので、ＰＭＯＳ５，６はオフし、 ＮＭＯＳ１、２はオンする。従って、出力ノードＮｏｕｔ１，Ｎｏｕｔ２は“Ｌｏｗレベル”にプリチャージされている。
【００５２】
ここでデータが読み出され、データバスＤＢ１とデータバスＤＢ２との間に電位差が生じると、制御信号ＳＥが“Ｌｏｗレベル”になる。 それによりＰＭＯＳ５，６はオンし、ＮＭＯＳ１、２はオフする。
【００５３】
このデータバスＤＢ１とデータバスＤＢ２との間に電位差、すなわち、入力ノードＮｉｎ１と入力ノードＮｉｎ２との間の電位差は、差動増幅回路２１により増幅されて出力ノードＮｏｕｔ１，Ｎｏｕｔ２上に現われる。
【００５４】
データバスＤＢ１の電位よりデータバスＤＢ２の電位が低い場合、すなわち、入力ノードＮｉｎ１の電位より入力ノードＮｉｎ２の電位が低い場合、ＰＭＯＳ１のゲート電極に与えられる電圧とＰＭＯＳ２のゲート電極に与えらる電圧とに差が生じる。その結果、ＰＭＯＳ１のソース・ドレイン間に流れる電流は、ＰＭＯＳ２のソース・ドレイン間に流れる電流より大きくなる。
【００５５】
従って、出力ノードＮｏｕｔ１の電位は出力ノードＮｏｕｔ２の電位よりも高くなる。これによりＰＭＯＳ２のソース・ドレイン間に流れる電流はますます小さくなる。このようにしてＰＭＯＳ１とＰＭＯＳ２の電流差はさらに拡大する。このように出力ノードＮｏｕｔ２に対して出力ノードＮｏｕｔ１の電位は急速に上昇するので、ＰＭＯＳ２はオフする。これにより出力ノードＮｏｕｔ２側を流れる電流Ｉ２はカットされる。
【００５６】
出力ノードＮｏｕｔ２の電位（“Ｌｏｗレベル”）はインバータＩｎｖ２により反転されて、ＮＭＯＳ４のゲート電極に“Ｈｉｇｈレベル”の信号が与えられることになるので、ＮＭＯＳ４はオンする。これにより出力ノードＮｏｕｔ２の電位は“Ｌｏｗレベル”に確定される。
【００５７】
一方、出力ノードＮｏｕｔ１の電位が上昇すると、インバータＩｎｖ１の出力が“Ｌｏｗレベル”に変化するので、ＮＭＯＳ３はオフする。これにより出力ノードＮｏｕｔ１側を流れる電流Ｉ１はカットされる。これにより出力ノードＮｏｕｔ１の電位は“Ｈｉｇｈレベル”に確定される。
【００５８】
このように出力ノードＮｏｕｔ１、Ｎｏｕｔ２の電位が確定する時、それぞれの電流経路が自ずとカットされ、貫通電流が抑制される。
【００５９】
ここでは、出力ノードＮｏｕｔ１が“Ｈｉｇｈレベル”、出力ノードＮｏｕｔ２が“Ｌｏｗレベル”、すなわち、出力端子ＤＯ１から“Ｌｏｗレベル”のデータが出力され、出力端子ＤＯ２から“Ｈｉｇｈレベル”のデータが出力される場合が説明された。
【００６０】
出力ノードＮｏｕｔ１が“ｌｏｗレベル”、出力ノードＮｏｕｔ２が“Ｈｉｇｈレベル”、すなわち、出力端子ＤＯ１から“Ｈｉｇｈレベル”のデータが出力され、出力端子ＤＯ２から“Ｌｏｗレベル”のデータが出力される場合も同様に考えれば容易に理解されるであろう。
【００６１】
すなわち、出力ノードＮｏｕｔ１、Ｎｏｕｔ２の電位が確定する時、ＰＭＯＳ１及びＮＭＯＳ４がオフするので、それぞれの電流経路が自ずとカットされ、貫通電流が抑制される。
【００６２】
このように本実施の形態では、前述の第１の実施の形態と同様に出力ノードＮｏｕｔ１と出力ノードＮｏｕｔ２との間において電源電圧（電源電位と接地電位との電位差）と同程度の電圧差が生じる。すなわち、電源電圧と同程度の論理振幅を持つ出力が得られたことになる。
【００６３】
また、前述の第１の実施の形態と同様に電源電位と接地電位との間にスイッチ回路ＳＷ１及びＳＷ２が配置され、一方をオンする時には他方がオフされるように制御されるので、回路内を流れる電流が著しく低減される。スイッチ回路ＳＷ１をオンした瞬間に流れる過渡的な電流の存在は考えられるが、従来のようにセンス動作の期間中（制御信号がアクティブである期間中）、定常的に電流が流れてしまう回路に比べると、本実施の形態の増幅回路では回路内を流れる電流が非常に小さい。
【００６４】
さらに、インバータＩｎｖ１，２の出力により制御されるＮＭＯＳ３、４により、出力ノードの電位が確定するまでの間電流経路が存在するので、出力端子ＤＯ１，ＤＯ２上のノイズ耐性が向上する。
【００６５】
以下に本発明の第３の実施の形態が説明される。この形態では、前出の要素と同一部分には同じ符号を付すことによりその説明が省略されることもある。ここでは、本発明に直接係わる増幅回路の回路構成及びその動作についての説明が示される。
【００６６】
増幅回路２２は、データバスＤＢ１、ＤＢ２からそれぞれ入力データが与えられる入力ノードＮｉｎ１，Ｎｉｎ２を有する。この入力ノードＮｉｎ１，Ｎｉｎ２と電源より電源電位Ｖｄｄが与えられる電源電位ノードＮｐ１，Ｎｐ２との間にはＰＭＯＳ３，４とがそれぞれ配置されている。このＰＭＯＳ３，４のゲート電極には、接地電位Ｖｓｓが与えられるので、ＰＭＯＳ３，４は常にオンし負荷として機能する。
【００６７】
入力ノードＮｉｎ１、Ｎｉｎ２にはそれぞれＰＭＯＳ５、ＰＭＯＳ６のソース電極が接続される。このＰＭＯＳ５、６のドレイン電極はＰＭＯＳ１、２のソース電極に接続される。 ＰＭＯＳ５、６はゲート電極に与えられる制御信号ＳＥに応答して入力ノードＮｉｎ１、Ｎｉｎ２とＰＭＯＳ１、ＰＭＯＳ２のソース電極との間を接続あるいは非接続にする。
ＰＭＯＳ１、２はＰＭＯＳ５、６のドレイン電極と出力ノードＮｏｕｔ１，Ｎｏｕｔ２との間に接続される。ＰＭＯＳ１、ＰＭＯＳ２のゲート電極はそれぞれ出力ノードＮｏｕｔ２，Ｎｏｕｔ１に接続される。
【００６８】
出力ノードＮｏｕｔ１，Ｎｏｕｔ２と基準電源より基準電位Ｖｓｓが与えられるにはスイッチ回路ＳＷ２であるＮＭＯＳ１，２がそれぞれ配置される。
【００６９】
このＮＭＯＳ１，２は、制御信号ＳＥに応答して出力ノードＮｏｕｔ１，Ｎｏｕｔ２と基準電位ノードＮｓ１，Ｎｓ２との間を接続あるいは非接続にする。
【００７０】
この制御信号ＳＥはＰＭＯＳ５，６に与えられる制御信号と同じ制御信号が用いられる。従って、ＰＭＯＳ５、６がオンする時、ＮＭＯＳ１、２はオフし、 ＰＭＯＳ５、６がオフする時、ＮＭＯＳ１、２はオンするように制御される。
【００７１】
出力ノードＮｏｕｔ１，Ｎｏｕｔ２にはそれぞれインバータＩｎｖ１，Ｉｎｖ２を介して出力端子ＤＯ１，ＤＯ２が接続され、出力ノード上の電位をそれぞれ外部へ出力する。このインバータはＣＭＯＳ型のインバータである。
【００７２】
このインバータＩｎｖ１，Ｉｎｖ２は、入力が出力ノードＮｏｕｔ１，Ｎｏｕｔ２にそれぞれ接続され、出力が出力端子ＤＯ１，ＤＯ２及びＮＭＯＳ３、４のゲート電極にそれぞれ接続されている。
【００７３】
ＮＭＯＳ３、４は、出力ノードＮｏｕｔ１，Ｎｏｕｔ２と基準電位ノードＮｓ１，Ｎｓ２との間に ＮＭＯＳ１、２とそれぞれ並列に接続されている。
【００７４】
この増幅回路２２の動作も図３のタイミングチャートを参照して説明される。図３において、“Ｈｉｇｈレベル”は電源電位であり、“Ｌｏｗレベル”は接地電位である。
【００７５】
この増幅回路２２においても、データが読み出される前、プリチャージ期間が設定されている。プリチャージ期間には、データバスＤＢ１、ＤＢ２が電源電位Ｖｄｄにプリチャージされているので、入力ノードＮｉｎ１，Ｎｉｎ２は電源電位にプリチャージされる。また、この期間には、制御信号ＳＥが“Ｈｉｇｈレベル”であるので、ＰＭＯＳ５，６はオフし、ＮＭＯＳ１、２はオンする。従って、出力ノードＮｏｕｔ１，Ｎｏｕｔ２は“Ｌｏｗレベル”にプリチャージされている。
【００７６】
ここでデータが読み出され、データバスＤＢ１とデータバスＤＢ２との間に電位差が生じると、制御信号ＳＥが“Ｌｏｗレベル”になる。 それによりＰＭＯＳ５，６はオンし、ＮＭＯＳ１、２はオフする。
【００７７】
このデータバスＤＢ１とデータバスＤＢ２との間に電位差、すなわち、入力ノードＮｉｎ１と入力ノードＮｉｎ２との間の電位差は、差動増幅回路２２により増幅されて出力ノードＮｏｕｔ１，Ｎｏｕｔ２上に現われる。
【００７８】
この実施の形態と第２の実施の形態とで異なるのは、第１のスイッチ回路であるＰＭＯＳ５、６が本実施の形態では増幅回路として機能することである。制御信号ＳＥが“Ｌｏｗレベル”になり、ＰＭＯＳ５，６はオンしているので、 ＰＭＯＳ５，６は所謂、ゲート接地型の増幅回路として機能する。すなわち、 ＰＭＯＳ５，６も増幅動作に寄与するので、第２の実施の形態の構成よりも高い感度を持つ増幅回路が実現できる。この実施の形態では、入力ノードＮｉｎ１と入力ノードＮｉｎ２との間に電位差が現われると、ＰＭＯＳ５，６とＰＭＯＳ１、２との間のノードＮ１とノードＮ２との間に電位差が生じる。
【００７９】
データバスＤＢ１の電位よりデータバスＤＢ２の電位が低い場合、すなわち、入力ノードＮｉｎ１の電位より入力ノードＮｉｎ２の電位が低い場合、ＰＭＯＳ１のゲート電極に与えられる電圧とＰＭＯＳ２のゲート電極に与えらる電圧とに差が生じる。その結果、ＰＭＯＳ１のソース・ドレイン間に流れる電流は、ＰＭＯＳ２のソース・ドレイン間に流れる電流より大きくなる。
【００８０】
従って、出力ノードＮｏｕｔ１の電位は出力ノードＮｏｕｔ２の電位よりも高くなる。これによりＰＭＯＳ２のソース・ドレイン間に流れる電流はますます小さくなる。このようにしてＰＭＯＳ１とＰＭＯＳ２の電流差はさらに拡大する。このように出力ノードＮｏｕｔ２に対して出力ノードＮｏｕｔ１の電位は急速に上昇するので、ＰＭＯＳ２はオフする。これにより出力ノードＮｏｕｔ２側を流れる電流はカットされる。
【００８１】
出力ノードＮｏｕｔ２の電位（“Ｌｏｗレベル”）はインバータＩｎｖ２により反転されて、ＮＭＯＳ４のゲート電極に“Ｈｉｇｈレベル”の信号が与えられることになるので、ＮＭＯＳ４はオンする。これにより出力ノードＮｏｕｔ２の電位は“Ｌｏｗレベル”に確定される。
【００８２】
一方、出力ノードＮｏｕｔ１の電位が上昇すると、インバータＩｎｖ１の出力が“Ｌｏｗレベル”に変化するので、ＮＭＯＳ３はオフする。これにより出力ノードＮｏｕｔ１側を流れる電流Ｉ１はカットされる。これにより出力ノードＮｏｕｔ１の電位は“Ｈｉｇｈレベル”に確定される。
【００８３】
このように出力ノードＮｏｕｔ１、Ｎｏｕｔ２の電位が確定する時、それぞれの電流経路が自ずとカットされ、貫通電流が抑制される。
【００８４】
ここでは、出力ノードＮｏｕｔ１が“Ｈｉｇｈレベル”、出力ノードＮｏｕｔ２が“Ｌｏｗレベル”、すなわち、出力端子ＤＯ１から“Ｌｏｗレベル”のデータが出力され、出力端子ＤＯ２から“Ｈｉｇｈレベル”のデータが出力される場合が説明された。
【００８５】
出力ノードＮｏｕｔ１が“ｌｏｗレベル”、出力ノードＮｏｕｔ２が“Ｈｉｇｈレベル”、すなわち、出力端子ＤＯ１から“Ｈｉｇｈレベル”のデータが出力され、出力端子ＤＯ２から“Ｌｏｗレベル”のデータが出力される場合も同様に考えれば容易に理解されるであろう。
【００８６】
すなわち、出力ノードＮｏｕｔ１、Ｎｏｕｔ２の電位が確定する時、ＰＭＯＳ１及びＮＭＯＳ４がオフするので、それぞれの電流経路が自ずとカットされ、貫通電流が抑制される。
【００８７】
このように本実施の形態では、前述の第１の実施の形態と同様に出力ノードＮｏｕｔ１と出力ノードＮｏｕｔ２との間において電源電圧（電源電位と接地電位との電位差）と同程度の電圧差が生じる。すなわち、電源電圧と同程度の論理振幅を持つ出力が得られたことになる。
【００８８】
また、前述の第１の実施の形態と同様に電源電位と接地電位との間にスイッチ回路ＳＷ１及びＳＷ２が配置され、一方をオンする時には他方がオフされるように制御されるので、回路内を流れる電流が著しく低減される。スイッチ回路ＳＷ１をオンした瞬間に流れる過渡的な電流の存在は考えられるが、従来のようにセンス動作の期間中（制御信号がアクティブである期間中）、定常的に電流が流れてしまう回路に比べると、本実施の形態の増幅回路では回路内を流れる電流が非常に小さい。
【００８９】
また、第２の実施の形態と同様にインバータＩｎｖ１，２の出力により制御されるＮＭＯＳ３、４により、出力ノードの電位が確定するまでの間電流経路が存在するので、出力端子ＤＯ１，ＤＯ２上のノイズ耐性が向上する。
【００９０】
さらに、本実施の形態では、ＰＭＯＳ５，６も増幅動作に寄与するので、第２の実施の形態の構成よりも高い感度を持つ増幅回路が実現できる。
【００９１】
以下に本発明の第４の実施の形態が説明される。この形態では、前出の要素と同一部分には同じ符号を付すことによりその説明が省略されることもある。ここでは、本発明に直接係わる増幅回路の回路構成及びその動作についての説明が示される。
【００９２】
増幅回路２３は、データバスＤＢ１、ＤＢ２からそれぞれ入力データが与えられる入力ノードＮｉｎ１，Ｎｉｎ２を有する。この入力ノードＮｉｎ１，Ｎｉｎ２と電源より電源電位Ｖｄｄが与えられる電源電位ノードＮｐ１，Ｎｐ２との間にはＰＭＯＳ３，４とがそれぞれ配置されている。このＰＭＯＳ３，４のゲート電極には、接地電位Ｖｓｓが与えられるので、ＰＭＯＳ３，４は常にオンし負荷として機能する。
【００９３】
入力ノードＮｉｎ１、Ｎｉｎ２にはそれぞれＰＭＯＳ１、 ＰＭＯＳ２のソース電極が接続される。 ＰＭＯＳ１、ＰＭＯＳ２のゲート電極はそれぞれ出力ノードＮｏｕｔ２，Ｎｏｕｔ１に接続され、ドレイン電極はスイッチ回路ＳＷ１であるＰＭＯＳ５、６のソース電極に接続される。
【００９４】
このＰＭＯＳ５、６は、ゲート電極に与えられる制御信号ＳＥに応答してＰＭＯＳ１、ＰＭＯＳ２のドレイン電極と出力ノードＮｏｕｔ１，Ｎｏｕｔ２との間を接続あるいは非接続にする。
【００９５】
出力ノードＮｏｕｔ１，Ｎｏｕｔ２と基準電源より基準電位Ｖｓｓが与えられるにはスイッチ回路ＳＷ２であるＮＭＯＳ１，２がそれぞれ配置される。
【００９６】
このＮＭＯＳ１，２は、制御信号ＳＥに応答して出力ノードＮｏｕｔ１，Ｎｏｕｔ２と基準電位ノードＮｓ１，Ｎｓ２との間を接続あるいは非接続にする。
【００９７】
この制御信号ＳＥはＰＭＯＳ５，６に与えられる制御信号と同じ制御信号が用いられる。従って、ＰＭＯＳ５、６がオンする時、ＮＭＯＳ１、２はオフし、 ＰＭＯＳ５、６がオフする時、ＮＭＯＳ１、２はオンするように制御される。
【００９８】
出力ノードＮｏｕｔ１，Ｎｏｕｔ２にはそれぞれインバータＩｎｖ１，Ｉｎｖ２を介して出力端子ＤＯ１，ＤＯ２が接続され、出力ノード上の電位をそれぞれ外部へ出力する。このインバータはＣＭＯＳ型のインバータである。
【００９９】
このインバータＩｎｖ１，Ｉｎｖ２は、入力が出力ノードＮｏｕｔ１，Ｎｏｕｔ２にそれぞれ接続され、出力がＮＭＯＳ３、４のゲート電極にそれぞれ接続されている。
【０１００】
ＮＭＯＳ３、４は、出力ノードＮｏｕｔ１，Ｎｏｕｔ２と基準電位ノードＮｓ１，Ｎｓ２との間に ＮＭＯＳ１、２とそれぞれ並列に接続されている。
【０１０１】
さらに、本実施の形態が第２の実施の形態と異なるのは、出力ノードに接続する出力バッファ回路としてＮＭＯＳ５，６が設けられている点である。
【０１０２】
ＮＭＯＳ５では、インバータＩｎｖ１の入力及び出力ノードＮｏｕｔ１にゲート電極が接続され、ソース電極が基準電位が与えられる基準電位ノードＮＳ３に接続され、ドレイン電極が出力端子ＤＯ１に接続されている。
【０１０３】
ＮＭＯＳ６では、インバータＩｎｖ２の入力及び出力ノードＮｏｕｔ２にゲート電極が接続され、ソース電極が基準電位が与えられる基準電位ノードＮＳ４に接続され、ドレイン電極が出力端子ＤＯ２に接続されている。
【０１０４】
この増幅回路２３の動作も図３のタイミングチャートを参照して説明される。図３において、“Ｈｉｇｈレベル”は電源電位であり、“Ｌｏｗレベル”は接地電位である。
【０１０５】
この増幅回路２３では、データが読み出される前、プリチャージ期間が設定されている。プリチャージ期間には、データバスＤＢ１、ＤＢ２が電源電位Ｖｄｄにプリチャージされているので、入力ノードＮｉｎ１，Ｎｉｎ２は電源電位にプリチャージされる。また、この期間には、制御信号ＳＥが“Ｈｉｇｈレベル”であるので、ＰＭＯＳ５，６はオフし、 ＮＭＯＳ１、２はオンする。従って、出力ノードＮｏｕｔ１，Ｎｏｕｔ２は“Ｌｏｗレベル”にプリチャージされている。
【０１０６】
ここでデータが読み出され、データバスＤＢ１とデータバスＤＢ２との間に電位差が生じると、制御信号ＳＥが“Ｌｏｗレベル”になる。 それによりＰＭＯＳ５，６はオンし、ＮＭＯＳ１、２はオフする。
【０１０７】
このデータバスＤＢ１とデータバスＤＢ２との間に電位差、すなわち、入力ノードＮｉｎ１と入力ノードＮｉｎ２との間の電位差は、差動増幅回路２１により増幅されて出力ノードＮｏｕｔ１，Ｎｏｕｔ２上に現われる。
【０１０８】
データバスＤＢ１の電位よりデータバスＤＢ２の電位が低い場合、すなわち、入力ノードＮｉｎ１の電位より入力ノードＮｉｎ２の電位が低い場合、ＰＭＯＳ１のゲート電極に与えられる電圧とＰＭＯＳ２のゲート電極に与えらる電圧とに差が生じる。その結果、ＰＭＯＳ１のソース・ドレイン間に流れる電流は、ＰＭＯＳ２のソース・ドレイン間に流れる電流より大きくなる。
【０１０９】
従って、出力ノードＮｏｕｔ１の電位は出力ノードＮｏｕｔ２の電位よりも高くなる。これによりＰＭＯＳ２のソース・ドレイン間に流れる電流はますます小さくなる。このようにしてＰＭＯＳ１とＰＭＯＳ２の電流差はさらに拡大する。このように出力ノードＮｏｕｔ２に対して出力ノードＮｏｕｔ１の電位は急速に上昇するので、ＰＭＯＳ２はオフする。これにより出力ノードＮｏｕｔ２側を流れる電流Ｉ２はカットされる。
【０１１０】
出力ノードＮｏｕｔ２の電位（“Ｌｏｗレベル”）はインバータＩｎｖ２により反転されて、ＮＭＯＳ４のゲート電極に“Ｈｉｇｈレベル”の信号が与えられることになるので、ＮＭＯＳ４はオンする。これにより出力ノードＮｏｕｔ２の電位は“Ｌｏｗレベル”に確定される。
【０１１１】
一方、出力ノードＮｏｕｔ１の電位が上昇すると、インバータＩｎｖ１の出力が“Ｌｏｗレベル”に変化するので、ＮＭＯＳ３はオフする。これにより出力ノードＮｏｕｔ１側を流れる電流Ｉ１はカットされる。これにより出力ノードＮｏｕｔ１の電位は“Ｈｉｇｈレベル”に確定される。
【０１１２】
このように出力ノードＮｏｕｔ１、Ｎｏｕｔ２の電位が確定する時、それぞれの電流経路が自ずとカットされ、貫通電流が抑制される。
【０１１３】
出力ノードＮｏｕｔ１が“Ｈｉｇｈレベル”、出力ノードＮｏｕｔ２が“Ｌｏｗレベル”がなるので、ＮＭＯＳ５がオンし、ＮＭＯＳ６がオフする。従って、出力端子ＤＯ１から“Ｌｏｗレベル”のデータが出力され、出力端子ＤＯ２から“Ｈｉｇｈレベル”のデータが出力される。
【０１１４】
すなわち、出力ノードＮｏｕｔ１、Ｎｏｕｔ２の電位が確定する時、ＰＭＯＳ１及びＮＭＯＳ４がオフするので、それぞれの電流経路が自ずとカットされ、貫通電流が抑制される。
【０１１５】
このように本実施の形態では、前述の第１の実施の形態と同様に出力ノードＮｏｕｔ１と出力ノードＮｏｕｔ２との間において電源電圧（電源電位と接地電位との電位差）と同程度の電圧差が生じる。すなわち、電源電圧と同程度の論理振幅を持つ出力が得られたことになる。
【０１１６】
また、前述の第１の実施の形態と同様に電源電位と接地電位との間にスイッチ回路ＳＷ１及びＳＷ２が配置され、一方をオンする時には他方がオフされるように制御されるので、回路内を流れる電流が著しく低減される。スイッチ回路ＳＷ１をオンした瞬間に流れる過渡的な電流の存在は考えられるが、従来のようにセンス動作の期間中（制御信号がアクティブである期間中）、定常的に電流が流れてしまう回路に比べると、本実施の形態の増幅回路では回路内を流れる電流が非常に小さい。
【０１１７】
また、第２の実施の形態と同様にインバータＩｎｖ１，２の出力により制御されるＮＭＯＳ３、４により、出力ノードの電位が確定するまでの間電流経路が存在するので、出力端子ＤＯ１，ＤＯ２上のノイズ耐性が向上する。
【０１１８】
さらに、本実施の形態では、ＮＭＯＳ５，６がバッファ回路として機能するため、すなわち、出力端子が接続される出力データ線が増幅回路の出力ノードに直接、接続されないため、寄生容量の大きな出力データ線が貫通電流の流れに影響することがない。従って、上述の実施の形態の増幅回路よりもさらに貫通電流の少ない増幅回路が実現される。
【０１１９】
本発明は、例証的な実施態様を用いて説明されたが、この説明は限定的な意味に受け取られてはならない。この例証的実施態様の様々な変更、並びに本発明のその他の実施態様が当業者にはこの説明を参考にすることによって明らかになるであろう。従って、特許請求の範囲はそれらのすべての変更または実施態様を本発明の真の範囲に含むものとしてカバーするであろうと考えられている。
【０１２０】
【発明の効果】
本発明によれば消費電流を大幅に低減した増幅回路を提供できる。
【０１２１】
また、本発明によればノイズに対する耐性が向上した増幅回路を提供できる。また、本発明によれば電源電圧にほぼ等しい振幅を持つ出力電圧を出力できる増幅回路を提供できる。
【図面の簡単な説明】
【図１】第１の実施の形態の説明する部分回路図である。
【図２】第２の実施の形態の説明する部分回路図である。
【図３】増幅回路の動作を示す部分タイミング図である。
【図４】第３の実施の形態の説明する部分回路図である。
【図５】第４の実施の形態の説明する部分回路図である。
【符号の説明】
１０ 転送回路
２０〜２３ 増幅回路
ＳＷ１ 第１のスイッチ回路
ＳＷ２ 第２のスイッチ回路
Ｎｉｎ 入力ノード
Ｎｏｕｔ 出力ノード
Claims (6)
- 第１の電位を有する第１のデータが与えられる第１入力ノードと、
前記第１の電位とは異なる第２の電位を有する第２のデータが与えられる第２入力ノードと、
前記第１及び第２の入力ノードに接続され、電源電位が与えられる電源電位ノードと、
前記第１入力ノード上の電位に応答した電位が現われる第１出力ノードと、
前記第２入力ノード上の電位に応答した電位が現われる第２出力ノードと、
前記第１及び第２の出力ノードに接続され、前記電源電位より十分に低い基準電位が与えられる基準電位ノードと、
前記第１入力ノードと前記第１出力ノードとの間に配置された第１スイッチ素子と、前記第２入力ノードと前記第２出力ノードとの間に配置された第２スイッチ素子とを備えた第１のスイッチ回路と、
前記第１出力ノードと前記基準電位ノードとの間に配置され第１Ｎチャンネル型ＭＯＳトランジスタから構成される第３スイッチ素子と、前記第２出力ノードと前記基準電位ノードとの間に配置された第２Ｎチャンネル型ＭＯＳトランジスタから構成される第４スイッチ素子とを備え、該第１及び第２Ｎチャンネル型ＭＯＳトランジスタのゲート電極には制御信号が与えられる第２のスイッチ回路と、
前記第１出力ノードと前記基準電位ノードとの間に前記第１Ｎチャンネル型ＭＯＳトランジスタと並列に接続された第３Ｎチャンネル型ＭＯＳトランジスタと、
前記第２出力ノードと前記基準電位ノードとの間に前記第２Ｎチャンネル型ＭＯＳトランジスタと並列に接続された第４Ｎチャンネル型ＭＯＳトランジスタと、
前記第１出力ノードに入力が接続され、前記第３Ｎチャンネル型ＭＯＳトランジスタのゲート電極に出力が接続された第１インバータ回路と、
前記第２出力ノードに入力が接続され、前記第４Ｎチャンネル型ＭＯＳトランジスタのゲート電極に出力が接続された第２インバータ回路とを有し、
前記第１入力ノード及び前記第２入力ノードに前記第１及び第２のデータが与えられる前には前記第１及び第２のスイッチ素子が実質的に非導通であり、かつ、前記第３及び第４のスイッチ素子は導通することにより前記第１及び第２出力ノードの電位が実質的に前記基準電位に設定され、
前記第１入力ノード及び前記第２入力ノードに前記第１及び第２のデータが与えられた後には、前記第１及び第２のスイッチ素子が導通になり、かつ、前記第３及び第４のスイッチ素子が実質的に非導通になることにより、前記第１及び第２の出力ノードの電位が前記基準電位から前記第１及び第２入力ノードに与えられたデータに応じた電位に変化することを特徴とする増幅回路。 - 前記第１のスイッチ回路の第１及び第２スイッチ素子はそれぞれ第１および第２Ｐチャンネル型ＭＯＳトランジスタから構成され、前記第１及び第２Ｐチャンネル型ＭＯＳトランジスタのゲート電極には前記制御信号が与えられ、
前記第１入力ノードと前記第１Ｐチャンネル型ＭＯＳトランジスタとの間にはゲート電極が前記第２の出力ノードに接続された第３Ｐチャンネル型ＭＯＳトランジスタが配置され、
前記第２入力ノードと前記第２Ｐチャンネル型ＭＯＳトランジスタとの間にはゲート電極が前記第１の出力ノードに接続された第４Ｐチャンネル型ＭＯＳトランジスタが配置され、
前記第１入力ノードまたは前記第２入力ノードに前記第１または第２のデータが与えられる前には、前記制御信号は前記電源電位と実質的に等しい電位を有し、
前記第１入力ノードまはた前記第２入力ノードに前記第１または第２のデータが与えられた後には、前記制御信号は前記基準電位と実質的に等しい電位を有することを特徴とする請求項１記載の増幅回路。 - 前記第１のスイッチ回路の第１及び第２スイッチ素子はそれぞれ第１および第２Ｐチャンネル型ＭＯＳトランジスタから構成され、前記第１及び第２Ｐチャンネル型ＭＯＳトランジスタのゲート電極には前記制御信号が与えられ、
前記第１出力ノードと前記第１Ｐチャンネル型ＭＯＳトランジスタとの間にはゲート電極が前記第２の出力ノードに接続された第３Ｐチャンネル型ＭＯＳトランジスタが配置され、
前記第２出力ノードと前記第２Ｐチャンネル型ＭＯＳトランジスタとの間にはゲート電極が前記第１の出力ノードに接続された第４Ｐチャンネル型ＭＯＳトランジスタが配置され、
前記第１入力ノードまたは前記第２入力ノードに前記第１または第２のデータが与えられる前には、前記制御信号は前記電源電位と実質的に等しい電位を有し、
前記第１入力ノードまはた前記第２入力ノードに前記第１または第２のデータが与えられた後には、前記制御信号は前記基準電位と実質的に等しい電位を有することを特徴とする請求項１記載の増幅回路。 - 前記第１入力ノードと前記電源電位ノードとの間に配置された第５Ｐチャンネル型ＭＯＳトランジスタと、前記第２入力ノードと前記電源電位ノードとの間に配置された第６Ｐチャンネル型ＭＯＳトランジスタとを備え、前記第５及び第６Ｐチャンネル型ＭＯＳトランジスタのゲート電極には前記基準電位が与えられる負荷回路を有することを特徴とする請求項１〜３のいずれか１つに記載の増幅回路。
- 第１出力端子と前記基準電位ノードとの間に接続され、ゲート電極が前記第１出力ノードに接続された第５Ｎチャンネル型ＭＯＳトランジスタと、
第２出力端子と前記基準電位ノードとの間に接続され、ゲート電極が前記第２出力ノードに接続された第６Ｎチャンネル型ＭＯＳトランジスタとを有することを特徴とする請求項１〜４のいずれか１つに記載の増幅回路。 - 電源電位と基準電位との間に直列に配置された第１の入力ノード、第１のＰチャンネル型ＭＯＳトランジスタ及び第１の出力ノードを有する第１の系と、前記電源電位と前記基準電位との間に直列に配置された第２の入力ノード、第２のＰチャンネル型ＭＯＳトランジスタ及び第２の出力ノードを有する第２の系とを備え、前記第１のＰチャンネル型ＭＯＳトランジスタのゲート電極と前記第２の出力ノードが接続され、前記第２のＰチャンネル型ＭＯＳトランジスタのゲート電極と前記第１の出力ノードが接続され、前記第１及び第２の入力ノードに同時に与えられる第１の電位及び第２の電位の電位差を増幅して前記第１及び第２の出力ノードからそれぞれ第３及び第４の電位として出力する増幅回路において、
ゲート電極に制御信号が与えられた、前記第１の出力ノードと前記基準電位との間に配置された第１のＮチャンネル型ＭＯＳトランジスタ及び前記第２の出力ノードと前記基準電位との間に配置された第２のＮチャンネル型ＭＯＳトランジスタと、
前記第１出力ノードと前記基準電位ノードとの間に前記第１Ｎチャンネル型ＭＯＳトランジスタと並列に接続された第３Ｎチャンネル型ＭＯＳトランジスタと、
前記第２出力ノードと前記基準電位ノードとの間に前記第２Ｎチャンネル型ＭＯＳトランジスタと並列に接続された第４Ｎチャンネル型ＭＯＳトランジスタと、
前記第１出力ノードに入力が接続され、前記第３Ｎチャンネル型ＭＯＳトランジスタのゲート電極に出力が接続された第１インバータ回路と、
前記第２出力ノードに入力が接続され、前記第４Ｎチャンネル型ＭＯＳトランジスタのゲート電極に出力が接続された第２インバータ回路とを有し、
前記入力ノードに前記第１及び第２の電位が与えられる前には、前記第１及び第２のＰチャンネル型ＭＯＳトランジスタと前記第１及び第２の出力ノードとの間を電気的に非接続な状態にすると共に、前記第１及び第２の出力ノードと前記基準電位との間を電気的に接続状態にし、
前記入力ノードに前記第１及び第２の電位が与えられると、前記第１及び第２のＰチャンネル型ＭＯＳトランジスタと前記第１及び第２の出力ノードとの間を電気的に接続状態にすると共に、前記第１及び第２の出力ノードと前記基準電位との間を電気的に非接続な状態にすることを特徴とする増幅回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20346598A JP3609260B2 (ja) | 1998-07-17 | 1998-07-17 | 半導体装置の増幅回路 |
| US09/176,762 US6157219A (en) | 1998-07-17 | 1998-10-22 | Amplifier for a semiconductor device and a method of controlling the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20346598A JP3609260B2 (ja) | 1998-07-17 | 1998-07-17 | 半導体装置の増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000036198A JP2000036198A (ja) | 2000-02-02 |
| JP3609260B2 true JP3609260B2 (ja) | 2005-01-12 |
Family
ID=16474590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20346598A Expired - Fee Related JP3609260B2 (ja) | 1998-07-17 | 1998-07-17 | 半導体装置の増幅回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6157219A (ja) |
| JP (1) | JP3609260B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6313696B1 (en) * | 1999-12-08 | 2001-11-06 | Hewlett-Packard Company | Differential buffer having common-mode rejection |
| JP3407709B2 (ja) * | 2000-03-29 | 2003-05-19 | 松下電器産業株式会社 | 電流比較型ラッチ |
| JP3998553B2 (ja) * | 2002-09-30 | 2007-10-31 | Ｎｅｃエレクトロニクス株式会社 | 差動出力回路，及びそれを用いた回路 |
| JP4707099B2 (ja) * | 2005-08-23 | 2011-06-22 | ルネサスエレクトロニクス株式会社 | 差動出力回路 |
| US7764558B2 (en) * | 2008-05-06 | 2010-07-27 | Micron Technology, Inc. | Hybrid sense amplifier and method, and memory device using same |
| US8193835B1 (en) * | 2010-03-03 | 2012-06-05 | Synopsys Inc. | Circuit and method for switching voltage |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4845675A (en) * | 1988-01-22 | 1989-07-04 | Texas Instruments Incorporated | High-speed data latch with zero data hold time |
| JPH0727717B2 (ja) * | 1988-07-13 | 1995-03-29 | 株式会社東芝 | センス回路 |
| US5192878A (en) * | 1988-10-11 | 1993-03-09 | Oki Electric Industry Co., Ltd. | High-speed differential amplifier |
| JP2544808B2 (ja) * | 1989-06-12 | 1996-10-16 | 沖電気工業株式会社 | 差動増幅回路 |
| KR100304813B1 (ko) * | 1992-12-28 | 2001-11-22 | 사와무라 시코 | 부성저항회로와이를사용한슈미트트리거회로 |
| KR0142952B1 (ko) * | 1995-03-31 | 1998-08-17 | 김광호 | 반도체 메모리장치의 감지증폭기 회로 |
| KR0145855B1 (ko) * | 1995-04-28 | 1998-11-02 | 김광호 | 반도체 메모리장치의 전류센스앰프회로 |
| JPH0973791A (ja) * | 1995-09-06 | 1997-03-18 | Fujitsu Ltd | 増幅器 |
| US5874840A (en) * | 1996-04-26 | 1999-02-23 | International Business Machines Corporation | Differential source follower with body effect compensation |
-
1998
- 1998-07-17 JP JP20346598A patent/JP3609260B2/ja not_active Expired - Fee Related
- 1998-10-22 US US09/176,762 patent/US6157219A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6157219A (en) | 2000-12-05 |
| JP2000036198A (ja) | 2000-02-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040305 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040316 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040428 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040921 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041013 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081022 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081022 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091022 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091022 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091022 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101022 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111022 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111022 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121022 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121022 Year of fee payment: 8 |
|
| S533 | Written request for registration of change of name |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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