JPH0973791A

JPH0973791A - 増幅器

Info

Publication number: JPH0973791A
Application number: JP7228753A
Authority: JP
Inventors: Shoichiro Kawashima; 将一郎川嶋
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-09-06
Filing date: 1995-09-06
Publication date: 1997-03-18
Also published as: US5699305A

Abstract

(57)【要約】【課題】電位差のある２個の入力信号の電位差を増幅し
てラッチするラッチ型の増幅器、たとえば、ＳＲＡＭに
使用されるラッチ型のセンスアンプに関し、動作の高速
化を図る。【解決手段】リセット時、ｎＭＯＳトランジスタ７０及
びｐＭＯＳトランジスタ７１をＯＮとし、ノードｎ３、
ｎ４をショートすると共に、ソースホロア回路として動
作するｎＭＯＳトランジスタ７２、７３によって、ノー
ドｎ１、ｎ２間に微小電位差を付け、ｎＭＯＳトランジ
スタ６８、６９からなるフリップフロップ回路を、増幅
を開始しようとする状態に設定しておき、非リセット
時、ｎＭＯＳトランジスタ７０及びｐＭＯＳトランジス
タ７１をＯＦＦとし、入力信号ｉｎ、／ｉｎの電位差を
増幅してラッチする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スタティックＲＡ
Ｍ（Ｓtatic Ｒandom Ａccess Ｍemory．以下、ＳＲＡ
Ｍという）に使用されるラッチ型のセンスアンプ等、電
位差のある２個の入力信号の電位差を増幅してラッチす
るラッチ型の増幅器に関する。

【０００２】

【従来の技術】従来、ＳＲＡＭとして、たとえば、図１
９に、その要部を示すようなものが知られている。

【０００３】図１９中、１〜９はセル（メモリセル）、
ＷＬ０、ＷＬ１、ＷＬｎはセルの選択を行うワード線、
ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１、ＢＬｍ、／ＢＬ
ｍはデータ伝送路をなすビット線である。

【０００４】また、１０は電源電圧ＶＣＣを供給するＶ
ＣＣ電源線、１１〜１３はビット線の負荷をなすビット
線負荷回路であり、１４〜１９はｎＭＯＳトランジスタ
である。

【０００５】また、ＣＬ０、ＣＬ１、ＣＬｍはコラムデ
コーダ（図示せず）から出力されるコラム選択信号、２
０〜２２はコラムゲートであり、２３〜２８はｎＭＯＳ
トランジスタである。

【０００６】また、２９は、読出し時、選択されたコラ
ムのビット線ＢＬｉ、／ＢＬｉの電位を入力信号ｉｎ、
／ｉｎとして入力し、これら入力信号ｉｎ、／ｉｎの電
位差を増幅してラッチするラッチ型のセンスアンプ、３
０、３１はセンスアンプ２９から出力信号ｏｕｔ、／ｏ
ｕｔが出力されるデータ線である。

【０００７】ここに、図２０は、セル１の構成を示す回
路図であり、他のセル２〜９も同様に構成されている。

【０００８】図２０中、３３はフリップフロップ回路で
あり、３４は電源電圧ＶＣＣを供給するＶＣＣ電源線、
３５は接地電圧ＶＳＳを供給するＶＳＳ接地線、３６、
３７は駆動素子をなすｎＭＯＳトランジスタ、３８、３
９は負荷素子をなすｐＭＯＳトランジスタである。

【０００９】また、４０、４１はワード線ＷＬ０を介し
て導通（以下、ＯＮという）、非導通（以下、ＯＦＦと
いう）を制御される転送ゲートをなすｎＭＯＳトランジ
スタである。

【００１０】また、図２１は、センスアンプ２９の従来
の構成例の一例を示す回路図であり、図２１中、４３は
電源電圧ＶＣＣを供給するＶＣＣ電源線、４４は接地電
圧ＶＳＳを供給するＶＳＳ接地線である。

【００１１】また、４５、４６はフリップフロップ回路
を構成するクロスカップルされてなるｐＭＯＳトランジ
スタ、４７、４８はフリップフロップ回路を構成するク
ロスカップルされてなるｎＭＯＳトランジスタである。

【００１２】また、４９はセンスアンプ活性化信号ａｚ
によりＯＮ、ＯＦＦを制御されるｐＭＯＳトランジス
タ、５０はセンスアンプ活性化信号ａｚと相補関係にあ
るセンスアンプ活性化信号ａｘによりＯＮ、ＯＦＦを制
御されるｎＭＯＳトランジスタである。

【００１３】また、５１はリセット制御信号ｃｘにより
ＯＮ、ＯＦＦを制御されるｎＭＯＳトランジスタ、５２
はリセット制御信号ｃｘと相補関係にあるリセット制御
信号ｃｚによりＯＮ、ＯＦＦを制御されるｐＭＯＳトラ
ンジスタである。

【００１４】また、５３、５４は相補関係にあるトラン
スファ制御信号ｔｘ、ｔｚによりＯＮ、ＯＦＦを制御さ
れるＣＭＯＳトランスファゲートである。

【００１５】ここに、図２２は、図２１に示す従来のセ
ンスアンプの動作を示す波形図であり、図２１に示す従
来のセンスアンプにおいては、リセット時、センスアン
プ活性化信号ａｚ＝ＶＣＣ、センスアンプ活性化信号ａ
ｘ＝ＶＳＳとされると共に、リセット制御信号ｃｘ＝Ｖ
ＣＣ、リセット制御信号ｃｚ＝ＶＳＳとされる。

【００１６】この結果、ｐＭＯＳトランジスタ４９＝Ｏ
ＦＦ、ｎＭＯＳトランジスタ５０＝ＯＦＦとされ、ｐＭ
ＯＳトランジスタ４５、４６のソース及びｎＭＯＳトラ
ンジスタ４７、４８のソースは、電気的にフローティン
グとされ、このセンスアンプは、非活性状態とされる。

【００１７】また、ｎＭＯＳトランジスタ５１＝ＯＮ、
ｐＭＯＳトランジスタ５２＝ＯＮとされ、出力ノードｎ
ａと出力ノードｎｂとがショートされ、リセット状態と
され、データ線３０、３１は同電位とされる。

【００１８】そして、その後、リセット制御信号ｃｘ＝
ＶＳＳ、リセット制御信号ｃｚ＝ＶＣＣ、ｎＭＯＳトラ
ンジスタ５１＝ＯＦＦ、ｐＭＯＳトランジスタ５２＝Ｏ
ＦＦとされ、出力ノードｎａ、ｎｂのショートが解除さ
れ、リセット状態が解除される。

【００１９】また、このとき、トランスファ制御信号ｔ
ｘ＝ＶＣＣ、トランスファ制御信号ｔｚ＝ＶＳＳ、ＣＭ
ＯＳトランスファゲート５３、５４＝ＯＮとされ、出力
ノードｎａ、ｎｂに微小電位差が付けられる。

【００２０】その後、センスアンプ活性化信号ａｚ＝Ｖ
ＳＳ、センスアンプ活性化信号ａｘ＝ＶＣＣ、ｐＭＯＳ
トランジスタ４９＝ＯＮ、ｎＭＯＳトランジスタ５０＝
ＯＮとされる。

【００２１】この結果、ｐＭＯＳトランジスタ４５、４
６及びｎＭＯＳトランジスタ４７、４８のフリップフロ
ップ動作により、入力信号ｉｎ、／ｉｎの電位差が増幅
され、電位差の大きい出力信号ｏｕｔ、／ｏｕｔが出力
されると共に、これら出力信号ｏｕｔ、／ｏｕｔがラッ
チされる。

【００２２】同時に、トランスファ制御信号ｔｘ＝ＶＳ
Ｓ、トランスファ制御信号ｔｚ＝ＶＣＣ、ＣＭＯＳトラ
ンスファゲート５３、５４＝ＯＦＦとされ、入力側に電
流が逆流することが防止される。

【００２３】また、図２３は、センスアンプ２９の従来
の構成例の他の例を示す回路図であり、図２３中、５６
〜５９はｐＭＯＳトランジスタ、６０〜６２はｎＭＯＳ
トランジスタ、ｃｌｋはクロック信号である。

【００２４】また、図２４は、図２３に示す従来のセン
スアンプの動作を示す波形図であり、図２３に示す従来
のセンスアンプにおいては、クロック信号ｃｌｋ＝ＶＳ
Ｓになると、ｐＭＯＳトランジスタ５８、５９＝ＯＮ、
ｎＭＯＳトランジスタ６２＝ＯＦＦとされ、データ線３
０、３１はリセットされ、データ線３０、３１の電位は
ＶＣＣ／２とされる。

【００２５】そして、その後、クロック信号ｃｌｋ＝Ｖ
ＣＣになると、ｐＭＯＳトランジスタ５８、５９＝ＯＦ
Ｆ、ｎＭＯＳトランジスタ６２＝ＯＮとされる。

【００２６】ここに、たとえば、入力信号ｉｎの電位＞
入力信号／ｉｎの電位の場合には、ｎＭＯＳトランジス
タ６０は、ｎＭＯＳトランジスタ６１よりも強いプルダ
ウン動作を行い、データ線３１の電荷は、ｎＭＯＳトラ
ンジスタ６０、６２を介して引き抜かれ、データ線３１
の電位が下降する。

【００２７】この結果、また、ｐＭＯＳトランジスタ５
６、５７のフリップフロップ動作によって、データ線３
０にはｐＭＯＳトランジスタ５７を介して電荷が供給さ
れ、最終的には、出力信号ｏｕｔ＝ＶＣＣ−α、出力信
号／ｏｕｔ＝ＶＳＳ＋αとなる。

【００２８】なお、その後、次のアクセスにより、たと
えば、入力信号ｉｎの電位＜入力信号／ｉｎの電位とな
ってしまうと、出力信号ｏｕｔの電位は、電源電圧ＶＣ
Ｃよりも低くなると共に、出力信号／ｏｕｔの電位は、
接地電圧ＶＳＳよりも高くなり、出力信号ｏｕｔ、／ｏ
ｕｔ間の電位差は小さくなってしまう。

【００２９】

【発明が解決しようとする課題】ここに、図２１に示す
従来のセンスアンプにおいては、制御信号として、セン
スアンプ活性化信号ａｘ、ａｚ、リセット制御信号ｃ
ｘ、ｃｚ及びトランスファ制御信号ｔｘ、ｔｚを必要と
しており、また、確実な動作を確保するためには、これ
ら制御信号間に充分なタイミング余裕を取る必要があ
り、これが高速動作を図る妨げとなっていた。

【００３０】また、図２３に示す従来のセンスアンプに
おいては、リセット時、ｐＭＯＳトランジスタ５８、５
９＝ＯＮとすることにより、データ線３０、３１をリセ
ットするようにし、データ線３０、３１をショートする
ようには構成されていないので、リセットに時間がかか
り、これが高速動作を図る妨げとなっていた。

【００３１】本発明は、かかる点に鑑み、電位差のある
２個の入力信号の電位差を増幅してラッチするラッチ型
の増幅器であって、動作の高速化を図ることができるよ
うにした増幅器を提供することを目的とする。

【００３２】

【課題を解決するための手段】

第１の発明本発明中、第１の発明の増幅器は、第１、第２のＰチャ
ネル電界効果トランジスタと、第１、第２、第３、第４
のＮチャネル電界効果トランジスタと、第１、第２の非
線形素子と、スイッチ素子とを有している。

【００３３】ここに、第１、第２のＰチャネル電界効果
トランジスタは、ゲートとドレインとを相互に接続さ
れ、ソースに第１の電源電圧が印加されるものであり、
第１、第２のＮチャネル電界効果トランジスタは、ゲー
トとドレインとを相互に接続され、ソースに第１の電源
電圧よりも低電圧の第２の電源電圧が印加されるもので
ある。

【００３４】また、第１の非線形素子は、第１のＰチャ
ネル電界効果トランジスタのドレインと第１のＮチャネ
ル電界効果トランジスタのドレインとの間に接続され、
第２の非線形素子は、第２のＰチャネル電界効果トラン
ジスタのドレインと第２のＮチャネル電界効果トランジ
スタのドレインとの間に接続されている。

【００３５】また、スイッチ素子は、第１のＰチャネル
電界効果トランジスタのドレインと第２のＰチャネル電
界効果トランジスタのドレインとの間に接続されてお
り、リセット時には導通、非リセット時には非導通とさ
れるものである。

【００３６】また、第３のＮチャネル電界効果トランジ
スタは、ドレインを第２のＮチャネル電界効果トランジ
スタのドレインに接続され、ソースに第２の電源電圧が
印加されるものであり、第４のＮチャネル電界効果トラ
ンジスタは、ドレインを第１のＮチャネル電界効果トラ
ンジスタのドレインに接続され、ソースに第２の電源電
圧が印加され、ゲートに第２の入力信号が印加されるも
のである。

【００３７】そして、この第１の発明の増幅器は、第１
のＰチャネル電界効果トランジスタのドレインを第１の
出力信号の出力端とし、第２のＰチャネル電界効果トラ
ンジスタのドレインを第２の出力信号の出力端としてい
る。

【００３８】なお、第１の非線形素子としては、たとえ
ば、ドレインを第１のＰチャネル電界効果トランジスタ
のドレインに接続され、ソースを第１のＮチャネル電界
効果トランジスタのドレインに接続され、ゲートにリフ
ァレンス電圧が印加される第５のＮチャネル電界効果ト
ランジスタを使用することができる。

【００３９】また、第２の非線形素子としては、たとえ
ば、ドレインを第２のＰチャネル電界効果トランジスタ
のドレインに接続され、ソースを第２のＮチャネル電界
効果トランジスタのドレインに接続され、ゲートにリフ
ァレンス電圧が印加される第６のＮチャネル電界効果ト
ランジスタを使用することができる。

【００４０】第２の発明本発明中、第２の発明の増幅器は、第１、第２、第３、
第４のＰチャネル電界効果トランジスタと、第１、第２
のＮチャネル電界効果トランジスタと、第１、第２の非
線形素子と、スイッチ素子とを有している。

【００４１】ここに、第１、第２のＰチャネル電界効果
トランジスタは、ゲートとドレインとを相互に接続さ
れ、ソースに第１の電源電圧が印加されるものであり、
第１、第２のＮチャネル電界効果トランジスタは、ゲー
トとドレインとを相互に接続され、ソースに第１の電源
電圧よりも低電圧の第２の電源電圧が印加されるもので
ある。

【００４２】また、第１の非線形素子は、第１のＰチャ
ネル電界効果トランジスタのドレインと第１のＮチャネ
ル電界効果トランジスタのドレインとの間に接続され、
第２の非線形素子は、第２のＰチャネル電界効果トラン
ジスタのドレインと第２のＮチャネル電界効果トランジ
スタのドレインとの間に接続されている。

【００４３】また、スイッチ素子は、第１のＮチャネル
電界効果トランジスタのドレインと第２のＮチャネル電
界効果トランジスタのドレインとの間に接続されてお
り、リセット時には導通、非リセット時には非導通とさ
れるものである。

【００４４】また、第３のＰチャネル電界効果トランジ
スタは、ドレインを第２のＰチャネル電界効果トランジ
スタのドレインに接続され、ソースに第１の電源電圧が
印加されるものであり、第４のＰチャネル電界効果トラ
ンジスタは、ドレインを第１のＰチャネル電界効果トラ
ンジスタのドレインに接続され、ソースに第１の電源電
圧が印加され、ゲートに第２の入力信号が印加されるも
のである。

【００４５】そして、この第２の発明の増幅器は、第１
のＮチャネル電界効果トランジスタのドレインを第１の
出力信号の出力端とし、第２のＮチャネル電界効果トラ
ンジスタのドレインを第２の出力信号の出力端としてい
る。

【００４６】なお、第１の非線形素子としては、たとえ
ば、ソースを第１のＰチャネル電界効果トランジスタの
ドレインに接続され、ドレインを第１のＮチャネル電界
効果トランジスタのドレインに接続され、ゲートにリフ
ァレンス電圧が印加される第５のＰチャネル電界効果ト
ランジスタを使用することができる。

【００４７】また、第２の非線形素子としては、たとえ
ば、ソースを第２のＰチャネル電界効果トランジスタの
ドレインに接続され、ドレインを第２のＮチャネル電界
効果トランジスタのドレインに接続され、ゲートにリフ
ァレンス電圧が印加される第６のＰチャネル電界効果ト
ランジスタを使用することができる。

【００４８】第３の発明本発明中、第３の発明の増幅器は、第１、第２、第３、
第４のＰチャネル電界効果トランジスタと、第１、第
２、第３、第４のＮチャネル電界効果トランジスタと、
第１、第２、第３、第４の非線形素子と、スイッチ素子
とを有している。

【００４９】ここに、第１、第２のＰチャネル電界効果
トランジスタは、ゲートとドレインとを相互に接続さ
れ、ソースに第１の電源電圧が印加されるものであり、
第１、第２のＮチャネル電界効果トランジスタは、ゲー
トとドレインとを相互に接続され、ソースに第１の電源
電圧よりも低電圧の第２の電源電圧が印加されるもので
ある。

【００５０】また、第１、第２の非線形素子は、第１の
Ｐチャネル電界効果トランジスタのドレインと第１のＮ
チャネル電界効果トランジスタのドレインとの間に直列
接続されており、第３、第４の非線形素子は、第２のＰ
チャネル電界効果トランジスタのドレインと第２のＮチ
ャネル電界効果トランジスタのドレインとの間に直列接
続されている。

【００５１】また、スイッチ素子は、第１の非線形素子
と第２の非線形素子との接続点と、第３の非線形素子と
第４の非線形素子との接続点との間に接続されており、
リセット時には導通、非リセット時には非導通とされる
ものである。

【００５２】また、第３のＰチャネル電界効果トランジ
スタは、ドレインを第２のＰチャネル電界効果トランジ
スタのドレインに接続され、ソースに第１の電源電圧が
印加されるものであり、第４のＰチャネル電界効果トラ
ンジスタは、ドレインを第１のＰチャネル電界効果トラ
ンジスタのドレインに接続され、ソースに第１の電源電
圧が印加され、ゲートに第２の入力信号が印加されるも
のである。

【００５３】また、第３のＮチャネル電界効果トランジ
スタは、ドレインを第２のＮチャネル電界効果トランジ
スタのドレインに接続され、ソースに第２の電源電圧が
印加されるものであり、第４のＮチャネル電界効果トラ
ンジスタは、ドレインを第１のＮチャネル電界効果トラ
ンジスタのドレインに接続され、ソースに第２の電源電
圧が印加され、ゲートに第２の入力信号が印加されるも
のである。

【００５４】そして、この第３の発明の増幅器は、第１
の非線形素子と第２の非線形素子との接続点を第１の出
力信号の出力端とし、第３の非線形素子と第４の非線形
素子との接続点を第２の出力信号の出力端としている。

【００５５】なお、第１の非線形素子としては、たとえ
ば、ソースを第１のＰチャネル電界効果トランジスタの
ドレインに接続され、ゲートに第１のリファレンス電圧
が印加される第５のＰチャネル電界効果トランジスタを
使用することができる。

【００５６】また、第２の非線形素子としては、たとえ
ば、ドレインを第５のＰチャネル電界効果トランジスタ
のドレインに接続され、ソースを第２のＮチャネル電界
効果トランジスタのドレインに接続され、ゲートに第２
のリファレンス電圧が印加される第５のＮチャネル電界
効果トランジスタを使用することができる。

【００５７】また、第３の非線形素子としては、たとえ
ば、ソースを第２のＰチャネル電界効果トランジスタの
ドレインに接続され、ゲートに第１のリファレンス電圧
が印加される第６のＰチャネル電界効果トランジスタを
使用することができる。

【００５８】また、第４の非線形素子としては、ドレイ
ンを第６のＰチャネル電界効果トランジスタのドレイン
に接続され、ソースを第２のＮチャネル電界効果トラン
ジスタのドレインに接続され、ゲートに第２のリファレ
ンス電圧が印加される第６のＮチャネル電界効果トラン
ジスタを使用することができる。

【００５９】これら第１、第２、第３の発明の増幅器に
おいては、スイッチ素子をＯＮとする場合には、第１の
出力信号の出力端と第２の出力信号の出力端とをショー
トしてリセットすることができ、スイッチ素子をＯＦＦ
とする場合には、第１、第２の入力信号の電位差を増幅
してラッチすることができる。

【００６０】即ち、これら第１、第２、第３の発明の増
幅器によれば、制御信号として、スイッチ素子のＯＮ、
ＯＦＦを制御する制御信号のみを使用すれば足りるの
で、動作タイミングの制御が容易となり、動作の高速化
を図ることができる。

【００６１】また、これら第１、第２、第３の発明の増
幅器によれば、第１の出力信号の出力端と第２の出力信
号の出力端とをショートしてリセットすることができる
ので、リセットに要する時間を短くすることができ、こ
の点からも、動作の高速化を図ることができる。

【００６２】

【発明の実施の形態】以下、図１〜図１８を参照して、
本発明の実施の第１の形態〜第９の形態について、本発
明を図１９に示すＳＲＡＭのセンスアンプ２９に適用し
た場合を例にして説明する。

【００６３】第１の形態・・図１、図２図１は本発明の実施の第１の形態を示す回路図であり、
図１中、６４は電源電圧ＶＣＣを供給するＶＣＣ電源
線、６５は接地電圧ＶＳＳを供給するＶＳＳ接地線であ
る。

【００６４】また、６６、６７はフリップフロップ回路
を構成するｐＭＯＳトランジスタであり、これらｐＭＯ
Ｓトランジスタ６６、６７は、ソースをともにＶＣＣ電
源線６４に接続されると共に、ゲートとドレインとを相
互に接続され、クロスカップルされている。

【００６５】また、６８、６９はフリップフロップ回路
を構成するｎＭＯＳトランジスタであり、これらｎＭＯ
Ｓトランジスタ６８、６９は、ソースをともにＶＳＳ接
地線６５に接続されると共に、ゲートとドレインとを相
互に接続され、クロスカップルされている。

【００６６】また、７０はリセット制御信号ｃｘにより
ＯＮ、ＯＦＦを制御されるｎＭＯＳトランジスタであ
り、ドレインをｐＭＯＳトランジスタ６６のドレインと
ｐＭＯＳトランジスタ６７のゲートとの接続点であるノ
ードｎ３に接続され、ソースをｐＭＯＳトランジスタ６
７のドレインとｐＭＯＳトランジスタ６６のゲートとの
接続点であるノードｎ４に接続されている。

【００６７】また、７１はリセット制御信号ｃｘと相補
関係にあるリセット制御信号ｃｚによりＯＮ、ＯＦＦを
制御されるｐＭＯＳトランジスタであり、ソースをノー
ドｎ３に接続され、ドレインをノードｎ４に接続されて
いる。

【００６８】また、７２、７３はゲートにリファレンス
電圧として、たとえば、電源電圧ＶＣＣが印加されるｎ
ＭＯＳトランジスタであり、ｎＭＯＳトランジスタ７２
は、ドレインをノードｎ３に接続され、ソースをｎＭＯ
Ｓトランジスタ６８のドレインとｎＭＯＳトランジスタ
６９のゲートとの接続点であるノードｎ１に接続されて
いる。

【００６９】また、ｎＭＯＳトランジスタ７３は、ドレ
インをノードｎ４に接続され、ソースをｎＭＯＳトラン
ジスタ６９のドレインとｎＭＯＳトランジスタ６８のゲ
ートとの接続点であるノードｎ２に接続されている。

【００７０】また、７４はゲートに入力信号ｉｎが入力
されるｎＭＯＳトランジスタであり、ドレインをノード
ｎ２に接続され、ソースをＶＳＳ接地線６５に接続され
ている。

【００７１】また、７５はゲートに入力信号／ｉｎが入
力されるｎＭＯＳトランジスタであり、ドレインをノー
ドｎ１に接続され、ソースをＶＳＳ接地線６５に接続さ
れている。

【００７２】なお、この例では、ノードｎ３が出力信号
ｏｕｔの出力端とされ、ノードｎ４が出力信号／ｏｕｔ
の出力端とされている。

【００７３】ここに、図２は、本発明の実施の第１の形
態の動作を示す波形図であり、本発明の実施の第１の形
態においては、リセット時、リセット制御信号ｃｘ＝Ｖ
ＣＣ、リセット制御信号ｃｚ＝ＶＳＳとされる。

【００７４】この結果、ｎＭＯＳトランジスタ７０＝Ｏ
Ｎ、ｐＭＯＳトランジスタ７１＝ＯＮとなり、出力ノー
ドｎ３、ｎ４がショートされ、出力ノードｎ３、ｎ４の
電位はＶＣＣ／２に急速にリセットされる。

【００７５】また、この場合、ｎＭＯＳトランジスタ７
２、７３は、ソースホロア回路として動作し、ノードｎ
１、ｎ２は約ＶＣＣ／２にリセットされるが、ここに、
たとえば、入力信号ｉｎの電位＞入力信号／ｉｎの電位
とされている場合、ｎＭＯＳトランジスタ７４に流れる
電流は、ｎＭＯＳトランジスタ７５に流れる電流よりも
大きくなるので、ノードｎ１、ｎ２間には微小電位差、
たとえば、０.１Ｖ〜０.３Ｖの電位差が生じ、ノードｎ
１の電位＞ノードｎ２の電位となる。

【００７６】即ち、この場合、ｎＭＯＳトランジスタ６
８、６９からなるフリップフロップ回路は、多少なりと
も増幅を開始しようとする状態にあるが、出力ノードｎ
３、ｎ４はショートされており、ｐＭＯＳトランジスタ
６６、６７は、ダイオード接続された状態にあり、フリ
ップフロップ回路を構成していないので、増幅は行われ
ない。

【００７７】その後、リセット制御信号ｃｘ＝ＶＳＳ、
リセット制御信号ｃｚ＝ＶＣＣ、ｎＭＯＳトランジスタ
７０＝ＯＦＦ、ｐＭＯＳトランジスタ７１＝ＯＦＦとさ
れ、出力ノードｎ３、ｎ４のショート状態は解除され
る。

【００７８】ここに、たとえば、入力信号ｉｎの電位＞
入力信号／ｉｎの電位とされており、ノードｎ１の電位
＞ノードｎ２の電位とされている場合には、ｎＭＯＳト
ランジスタ６８、６９からなるフリップフロップ回路の
増幅作用により、ノードｎ２の電位は、接地電圧ＶＳＳ
に向かって下降する。

【００７９】この結果、出力ノードｎ４の電位も接地電
圧ＶＳＳに向かって下降し、ｐＭＯＳトランジスタ６６
のプルアップ動作が強くなり、出力ノードｎ３の電位
は、電源電圧ＶＣＣに向かって上昇する。

【００８０】そして、最終的には、出力信号ｏｕｔの電
位＝ＶＣＣ、出力信号／ｏｕｔの電位＝ＶＳＳ、ノード
ｎ１の電位＝ＶＣＣ−ＶＴＨｎ（ｎＭＯＳトランジスタ
７２、７３のスレッショルド電圧）、ノードｎ２の電位
＝ＶＳＳとなる。

【００８１】ここに、出力ノードｎ３の電位＝ＶＣＣ、
出力ノードｎ１の電位＝ＶＣＣ−ＶＴＨｎとされている
ので、ｎＭＯＳトランジスタ７２のトランスファ抵抗は
大きくなっている。

【００８２】そこで、次のアクセスにより、入力信号ｉ
ｎの電位＜入力信号／ｉｎの電位となったとしても、出
力ノードｎ３の電位をプルダウンさせるプルダウン電流
は、ｐＭＯＳトランジスタ６６のＯＮ電流に対して微小
であるため、ノードｎ１の電位の降下は、０.１Ｖ程度
にとどまり、出力ノードｎ３の電位、即ち、出力信号ｏ
ｕｔの電位に影響を与えることはない。

【００８３】他方、この場合、ノードｎ２の電位＝ＶＳ
Ｓとされているので、ｎＭＯＳトランジスタ７３は強く
ＯＮしており、入力信号ｉｎの電位＜入力信号／ｉｎの
電位となったとしても、ノードｎ４の電位＝ＶＳＳの状
態が維持される。

【００８４】このように、本発明の実施の第１の形態に
よれば、入力信号ｉｎ、／ｉｎが入力されるｎＭＯＳト
ランジスタ７４、７５をそれぞれノードｎ２、ｎ１から
切り離さなくとも、入力信号ｉｎ、／ｉｎを増幅してラ
ッチすることができるし、ｐＭＯＳトランジスタ６６、
６７のソース及びｎＭＯＳトランジスタ６８、６９のソ
ースを電気的にフローティングとしなくとも、出力ノー
ドｎ３、ｎ４のリセットを行うことができる。

【００８５】即ち、本発明の実施の第１の形態によれ
ば、リセット、増幅及びラッチ動作に必要な制御信号と
して、リセット制御信号ｃｘ、ｃｚのみを使用すれば足
りるので、動作タイミングの制御が容易となり、動作の
高速化を図ることができる。

【００８６】また、本発明の実施の第１の形態によれ
ば、出力ノードｎ３、ｎ４をショートすることにより、
出力ノードｎ３、ｎ４をリセットするようにしているの
で、リセットに要する時間を短くすることができ、この
点からも、動作の高速化を図ることができる。

【００８７】第２の形態・・図３、図４図３は本発明の実施の第２の形態を示す回路図であり、
本発明の実施の第２の形態においては、センスアンプ活
性化信号ａｚによりＯＮ、ＯＦＦを制御されるｐＭＯＳ
トランジスタ７６が設けられている。

【００８８】そして、ｐＭＯＳトランジスタ６６、６７
のソースは、ｐＭＯＳトランジスタ７６のドレインに接
続され、ｐＭＯＳトランジスタ７６のソースは、ＶＣＣ
電源線６４に接続されている。

【００８９】また、センスアンプ活性化信号ａｚと相補
関係にあるセンスアンプ活性化信号ａｘによりＯＮ、Ｏ
ＦＦを制御されるｎＭＯＳトランジスタ７７が設けられ
ている。

【００９０】そして、ｎＭＯＳトランジスタ６８、６９
のソースは、ｎＭＯＳトランジスタ７７のドレインに接
続され、ｎＭＯＳトランジスタ７７のソースは、ＶＳＳ
接地線６５に接続されている。その他については、図１
に示す本発明の実施の第１の形態と同様に構成されてい
る。

【００９１】ここに、図４は、本発明の実施の第２の形
態の動作を示す波形図であり、本発明の実施の第２の形
態においては、アクティブモード時、センスアンプ活性
化信号ａｚ＝ＶＳＳ、センスアンプ活性化信号ａｘ＝Ｖ
ＣＣ、ｐＭＯＳトランジスタ７６＝ＯＮ、ｎＭＯＳトラ
ンジスタ７７＝ＯＮとされ、活性状態とされる。

【００９２】そして、リセット時には、リセット制御信
号ｃｘ＝ＶＣＣ、リセット制御信号ｃｚ＝ＶＳＳ、ｎＭ
ＯＳトランジスタ７０＝ＯＮ、ｐＭＯＳトランジスタ７
１＝ＯＮとされ、本発明の実施の第１の形態の場合と同
様にして、入力信号ｉｎ、／ｉｎの増幅及びラッチが行
われる。

【００９３】なお、スタンバイモード（パワーダウンモ
ード）時には、センスアンプ活性化信号ａｚ＝ＶＣＣ、
センスアンプ活性化信号ａｘ＝ＶＳＳ、ｐＭＯＳトラン
ジスタ７６＝ＯＦＦ、ｎＭＯＳトランジスタ７７＝ＯＦ
Ｆで、非活性状態とされ、貫通電流が流れないようにさ
れる。

【００９４】このように、本発明の実施の第２の形態に
よれば、リセット、増幅及びラッチ動作に必要な制御信
号として、リセット制御信号ｃｘ、ｃｚのみを使用すれ
ば足りるので、動作タイミングの制御が容易となり、動
作の高速化を図ることができる。

【００９５】また、本発明の実施の第２の形態によれ
ば、本発明の実施の第１の形態と同様に、出力ノードｎ
３、ｎ４をショートすることにより、出力ノードｎ３、
ｎ４のリセットが行われるので、リセットに要する時間
を短くすることができ、この点からも、動作の高速化を
図ることができる。

【００９６】また、本発明の実施の第２の形態によれ
ば、スタンバイモード時、センスアンプ活性化信号ａｚ
＝ＶＣＣ、センスアンプ活性化信号ａｘ＝ＶＳＳ、ｐＭ
ＯＳトランジスタ７６＝ＯＦＦ、ｎＭＯＳトランジスタ
７７＝ＯＦＦとされるので、貫通電流をなくすことがで
き、消費電力の低減化を図ることができる。

【００９７】第３の形態・・図５、図６図５は本発明の実施の第３の形態を示す回路図であり、
本発明の実施の第３の形態においては、入力制御信号ｃ
ｉによりＯＮ、ＯＦＦを制御されるｎＭＯＳトランジス
タ７８、７９が設けられている。

【００９８】そして、ｎＭＯＳトランジスタ７４のソー
スは、ｎＭＯＳトランジスタ７８のドレインに接続さ
れ、ｎＭＯＳトランジスタ７８のソースは、ＶＳＳ接地
線６５に接続されている。

【００９９】また、ｎＭＯＳトランジスタ７５のソース
は、ｎＭＯＳトランジスタ７９のドレインに接続され、
ｎＭＯＳトランジスタ７９のソースは、ＶＳＳ接地線６
５に接続されている。その他については、図３に示す本
発明の実施の第２の形態と同様に構成されている。

【０１００】ここに、図６は、本発明の実施の第３の形
態の動作を示す波形図であり、本発明の実施の第３の形
態においては、入力信号ｉｎ、／ｉｎが増幅されラッチ
されると、入力制御信号ｃｉ＝ＶＳＳとされ、ｎＭＯＳ
トランジスタ７８、７９＝ＯＦＦとされる。

【０１０１】この結果、次のアクセスにより、入力信号
ｉｎ＜入力信号／ｉｎとなったとしても、ノードｎ１又
はノードｎ２の電位の降下は起こらない。

【０１０２】このように、本発明の実施の第３の形態に
よれば、リセット、増幅及びラッチ動作に必要な制御信
号として、リセット制御信号ｃｘ、ｃｚ及び入力制御信
号ｃｉのみを使用すれば足りるので、動作タイミングの
制御が容易となり、動作の高速化を図ることができる。

【０１０３】また、本発明の実施の第３の形態によれ
ば、本発明の実施の第１、第２の形態と同様に、出力ノ
ードｎ３、ｎ４をショートすることにより、出力ノード
ｎ３、ｎ４のリセットが行われるので、リセットに要す
る時間を短くすることができ、この点からも、動作の高
速化を図ることができる。

【０１０４】また、本発明の実施の第３の形態によれ
ば、スタンバイモード時、本発明の実施の第２の形態の
場合と同様に、センスアンプ活性化信号ａｚ＝ＶＣＣ、
センスアンプ活性化信号ａｘ＝ＶＳＳ、ｐＭＯＳトラン
ジスタ７６＝ＯＦＦ、ｎＭＯＳトランジスタ７７＝ＯＦ
Ｆとされるので、貫通電流をなくすことができ、消費電
力の低減化を図ることができる。

【０１０５】また、本発明の実施の第３の形態によれ
ば、入力信号ｉｎ、／ｉｎが増幅されラッチされると、
入力制御信号ｃｉ＝ＶＳＳ、ｎＭＯＳトランジスタ７
８、７９＝ＯＦＦとされ、ｎＭＯＳトランジスタ７４、
７５はプルダウン電流を流さない状態となるので、動作
の安定化を向上させることができる。

【０１０６】第４の形態・・図７、図８図７は本発明の実施の第４の形態を示す回路図であり、
図７中、８１は電源電圧ＶＣＣを供給するＶＣＣ電源
線、８２は接地電圧ＶＳＳを供給するＶＳＳ接地線であ
る。

【０１０７】また、８３、８４はフリップフロップ回路
を構成するｐＭＯＳトランジスタであり、これらｐＭＯ
Ｓトランジスタ８３、８４は、ソースをともにＶＣＣ電
源線８１に接続されると共に、ゲートとドレインとを相
互に接続され、クロスカップルされている。

【０１０８】また、８５、８６はフリップフロップ回路
を構成するｎＭＯＳトランジスタであり、これらｎＭＯ
Ｓトランジスタ８５、８６は、ソースをともにＶＳＳ接
地線８２に接続されると共に、ゲートとドレインとを相
互に接続され、クロスカップルされている。

【０１０９】また、８７はリセット制御信号ｃｘにより
ＯＮ、ＯＦＦを制御されるｎＭＯＳトランジスタであ
り、ドレインをｎＭＯＳトランジスタ８５のドレインと
ｎＭＯＳトランジスタ８６のゲートとの接続点であるノ
ードｎ７に接続され、ソースをｎＭＯＳトランジスタ８
６のドレインとｎＭＯＳトランジスタ８５のゲートとの
接続点であるノードｎ８に接続されている。

【０１１０】また、８８はリセット制御信号ｃｘと相補
関係にあるリセット制御信号ｃｚによりＯＮ、ＯＦＦを
制御されるｐＭＯＳトランジスタであり、ソースをノー
ドｎ７に接続され、ドレインをノードｎ８に接続されて
いる。

【０１１１】また、８９、９０はゲートにリファレンス
電圧として、たとえば、接地電圧ＶＳＳが印加されるｐ
ＭＯＳトランジスタであり、ｐＭＯＳトランジスタ８９
は、、ソースをｐＭＯＳトランジスタ８３のドレインと
ｐＭＯＳトランジスタ８４のゲートとの接続点であるノ
ードｎ５に接続され、ドレインをノードｎ７に接続され
ている。

【０１１２】また、ｐＭＯＳトランジスタ９０は、ソー
スをｐＭＯＳトランジスタ８４のドレインとｐＭＯＳト
ランジスタ８３のゲートとの接続点であるノードｎ６に
接続され、ドレインをノードｎ８に接続されている。

【０１１３】また、９１はゲートに入力信号ｉｎが入力
されるｐＭＯＳトランジスタであり、ソースをＶＣＣ電
源線８１に接続され、ドレインをノードｎ６に接続され
ている。

【０１１４】また、９２はゲートに入力信号／ｉｎが入
力されるｐＭＯＳトランジスタであり、ソースをＶＣＣ
電源線８１に接続され、ドレインをノードｎ５に接続さ
れている。

【０１１５】なお、この例では、ノードｎ７が出力信号
ｏｕｔの出力端とされ、ノードｎ８が出力信号／ｏｕｔ
の出力端とされている。

【０１１６】ここに、図８は、本発明の実施の第４の形
態の動作を示す波形図であり、本発明の実施の第４の形
態においては、リセット時、リセット制御信号ｃｘ＝Ｖ
ＣＣ、リセット制御信号ｃｚ＝ＶＳＳとされる。

【０１１７】この結果、ｎＭＯＳトランジスタ８７＝Ｏ
Ｎ、ｐＭＯＳトランジスタ８８＝ＯＮとなり、出力ノー
ドｎ７、ｎ８がショートされ、出力ノードｎ７、ｎ８の
電位は、ＶＣＣ／２に急速にリセットされる。

【０１１８】また、この場合、ｐＭＯＳトランジスタ８
９、９０は、ソースホロア回路として動作し、ノードｎ
５、ｎ６は約ＶＣＣ／２にリセットされるが、ここに、
たとえば、入力信号ｉｎの電位＞入力信号／ｉｎの電位
とされている場合、ｐＭＯＳトランジスタ９２に流れる
電流は、ｐＭＯＳトランジスタ９１に流れる電流よりも
大きくなるので、ノードｎ５、ｎ６間には、微小電位
差、たとえば、０.１Ｖ〜０.３Ｖの電位差が生じ、ノー
ドｎ５の電位＞ノードｎ６の電位となる。

【０１１９】即ち、この場合、ｐＭＯＳトランジスタ８
３、８４からなるフリップフロップ回路は、多少なりと
も増幅を開始しようとする状態にあるが、出力ノードｎ
７、ｎ８はショートされており、ｎＭＯＳトランジスタ
８５、８６はダイオード接続された状態にあり、フリッ
プフロップ回路を構成していないので、増幅は行われな
い。

【０１２０】その後、リセット制御信号ｃｘ＝ＶＳＳ、
リセット制御信号ｃｚ＝ＶＣＣ、ｎＭＯＳトランジスタ
８７＝ＯＦＦ、ｐＭＯＳトランジスタ８８＝ＯＦＦとさ
れ、出力ノードｎ７、ｎ８のショート状態は解除され
る。

【０１２１】ここに、たとえば、入力信号ｉｎの電位＞
入力信号／ｉｎの電位とされており、ノードｎ５の電位
＞ノードｎ６の電位とされている場合には、ｐＭＯＳト
ランジスタ８３、８４からなるフリップフロップ回路の
増幅作用により、ノードｎ５の電位は、電源電圧ＶＣＣ
に向かって上昇する。

【０１２２】この結果、出力ノードｎ７の電位も電源電
圧ＶＣＣに向かって上昇し、ｎＭＯＳトランジスタ８６
のプルダウン動作が強くなり、出力ノードｎ８の電位
は、接地電圧ＶＳＳに向かって下降する。

【０１２３】そして、最終的には、出力信号ｏｕｔの電
位＝ＶＣＣ、出力信号／ｏｕｔの電位＝ＶＳＳ、ノード
ｎ５の電位＝ＶＣＣ、ノードｎ６の電位＝ＶＳＳ＋｜Ｖ
ＴＨｐ（ｐＭＯＳトランジスタ８９、９０のスレッショ
ルド電圧）｜となる。

【０１２４】ここに、ノードｎ６の電位＝ＶＳＳ＋｜Ｖ
ＴＨｐ｜、ノードｎ８の電位＝ＶＳＳとされているの
で、ｐＭＯＳトランジスタ９０のトランスファ抵抗は大
きくなっている。

【０１２５】そこで、次のアクセスにより、入力信号ｉ
ｎの電位＜入力信号／ｉｎの電位となったとしても、出
力ノードｎ８の電位をプルアップさせるプルアップ電流
は、ｎＭＯＳトランジスタ８６のＯＮ電流に対して微小
であるため、ノードｎ６の電位の上昇は、０.１Ｖ程度
にとどまり、出力ノードｎ８の電位、即ち、出力信号／
ｏｕｔの電位に影響を与えることはない。

【０１２６】他方、この場合、ノードｎ５の電位＝ＶＣ
Ｃとされているので、ｐＭＯＳトランジスタ８９は強く
ＯＮしており、入力信号ｉｎの電位＜入力信号／ｉｎの
電位となったとしても、出力ノードｎ７の電位＝ＶＣＣ
の状態が維持される。

【０１２７】このように、本発明の実施の第４の形態に
よれば、入力信号ｉｎ、／ｉｎが入力されるｎＭＯＳト
ランジスタ９１、９２をノードｎ６、ｎ５から切り離さ
なくとも、入力信号ｉｎ、／ｉｎを増幅してラッチする
ことができる。

【０１２８】即ち、本発明の実施の第４の形態によれ
ば、リセット、増幅及びラッチ動作に必要な制御信号と
して、リセット制御信号ｃｘ、ｃｚのみを使用すれば足
りるので、動作タイミングの制御が容易となり、動作の
高速化を図ることができる。

【０１２９】また、本発明の実施の第４の形態によれ
ば、出力ノードｎ７、ｎ８をショートすることにより、
出力ノードｎ７、ｎ８をリセットするようにしているの
で、リセットに要する時間を短くすることができ、この
点からも、動作の高速化を図ることができる。

【０１３０】第５の形態・・図９、図１０図９は本発明の実施の第５の形態を示す回路図であり、
本発明の実施の第５の形態においては、センスアンプ活
性化信号ａｚによりＯＮ、ＯＦＦを制御されるｐＭＯＳ
トランジスタ９３が設けられている。

【０１３１】そして、ｐＭＯＳトランジスタ８３、８４
のソースは、ｐＭＯＳトランジスタ９３のドレインに接
続され、ｐＭＯＳトランジスタ９３のソースは、ＶＣＣ
電源線８１に接続されている。

【０１３２】また、センスアンプ活性化信号ａｚと相補
関係にあるセンスアンプ活性化信号ａｘによりＯＮ、Ｏ
ＦＦを制御されるｎＭＯＳトランジスタ９４が設けられ
ている。

【０１３３】そして、ｎＭＯＳトランジスタ８５、８６
のソースは、ｎＭＯＳトランジスタ９４のドレインに接
続され、ｎＭＯＳトランジスタ９４のソースは、ＶＳＳ
接地線８２に接続されている。その他については、図７
に示す本発明の実施の第４の形態と同様に構成されてい
る。

【０１３４】ここに、図１０は、本発明の実施の第５の
形態の動作を示す波形図であり、本発明の実施の第５の
形態においては、アクティブモード時、センスアンプ活
性化信号ａｚ＝ＶＳＳ、センスアンプ活性化信号ａｘ＝
ＶＣＣ、ｐＭＯＳトランジスタ９３＝ＯＮ、ｎＭＯＳト
ランジスタ９４＝ＯＮとされ、活性状態とされる。

【０１３５】そして、リセット時には、リセット制御信
号ｃｘ＝ＶＣＣ、リセット制御信号ｃｚ＝ＶＳＳ、ｎＭ
ＯＳトランジスタ８７＝ＯＮ、ｐＭＯＳトランジスタ８
８＝ＯＮとされ、本発明の実施の第４の形態の場合と同
様にして、入力信号ｉｎ、／ｉｎの増幅及びラッチが行
われる。

【０１３６】なお、スタンバイモード時には、センスア
ンプ活性化信号ａｚ＝ＶＣＣ、センスアンプ活性化信号
ａｘ＝ＶＳＳ、ｐＭＯＳトランジスタ９３＝ＯＦＦ、ｎ
ＭＯＳトランジスタ９４＝ＯＦＦで、非活性状態とさ
れ、貫通電流が流れないようにされる。

【０１３７】このように、本発明の実施の第５の形態に
よれば、リセット、増幅及びラッチ動作に必要な制御信
号として、リセット制御信号ｃｘ、ｃｚのみを使用すれ
ば足りるので、動作タイミングの制御が容易となり、動
作の高速化を図ることができる。

【０１３８】また、本発明の実施の第５の形態によれ
ば、本発明の実施の第４の形態と同様に、出力ノードｎ
７、ｎ８をショートすることにより、出力ノードｎ７、
ｎ８のリセットが行われるので、リセットに要する時間
を短くすることができ、この点からも、動作の高速化を
図ることができる。

【０１３９】また、本発明の実施の第５の形態によれ
ば、スタンバイモード時、センスアンプ活性化信号ａｚ
＝ＶＣＣ、センスアンプ活性化信号ａｘ＝ＶＳＳ、ｐＭ
ＯＳトランジスタ９３＝ＯＦＦ、ｎＭＯＳトランジスタ
９４＝ＯＦＦとされるので、貫通電流をなくすことがで
き、消費電力の低減化を図ることができる。

【０１４０】第６の形態・・図１１、図１２図１１は本発明の実施の第６の形態を示す回路図であ
り、本発明の実施の第６の形態においては、入力制御信
号／ｃｉによりＯＮ、ＯＦＦを制御されるｐＭＯＳトラ
ンジスタ９５、９６が設けられている。

【０１４１】そして、ｐＭＯＳトランジスタ９１のソー
スは、ｐＭＯＳトランジスタ９５のドレインに接続さ
れ、ｐＭＯＳトランジスタ９５のソースは、ＶＣＣ電源
線８１に接続されている。

【０１４２】また、ｐＭＯＳトランジスタ９２のソース
は、ｐＭＯＳトランジスタ９６のドレインに接続され、
ｐＭＯＳトランジスタ９６のソースは、ＶＣＣ電源線８
１に接続されている。その他については、図９に示す本
発明の実施の第５の形態と同様に構成されている。

【０１４３】ここに、図１２は、本発明の実施の第６の
形態の動作を示す波形図であり、本発明の実施の第６の
形態においては、入力信号ｉｎ、／ｉｎが増幅されラッ
チされると、入力制御信号／ｃｉ＝ＶＣＣとされ、ｐＭ
ＯＳトランジスタ９５、９６＝ＯＦＦとされる。

【０１４４】この結果、次のアクセスにより、入力信号
ｉｎ＜入力信号／ｉｎとなったとしても、ノードｎ５又
はノードｎ６の電位の上昇は起こらない。

【０１４５】このように、本発明の実施の第６の形態に
よれば、リセット、増幅及びラッチ動作に必要な制御信
号として、リセット制御信号ｃｘ、ｃｚ及び入力制御信
号／ｃｉのみを使用すれば足りるので、動作タイミング
の制御が容易となり、動作の高速化を図ることができ
る。

【０１４６】また、本発明の実施の第６の形態によれ
ば、本発明の実施の第４、第５の形態と同様に、出力ノ
ードｎ７、ｎ８をショートすることにより、出力ノード
ｎ７、ｎ８のリセットが行われるので、リセットに要す
る時間を短くすることができ、この点からも、動作の高
速化を図ることができる。

【０１４７】また、本発明の実施の第６の形態によれ
ば、スタンバイモード時、本発明の実施の第５の形態の
場合と同様に、センスアンプ活性化信号ａｚ＝ＶＣＣ、
センスアンプ活性化信号ａｘ＝ＶＳＳ、ｐＭＯＳトラン
ジスタ９３＝ＯＦＦ、ｎＭＯＳトランジスタ９４＝ＯＦ
Ｆとされるので、貫通電流をなくすことができ、消費電
力の低減化を図ることができる。

【０１４８】また、本発明の実施の第６の形態によれ
ば、入力信号ｉｎ、／ｉｎが増幅されラッチされると、
入力制御信号／ｃｉ＝ＶＣＣ、ｐＭＯＳトランジスタ９
５、９６＝ＯＦＦとされ、ｐＭＯＳトランジスタ９１、
９２は、プルアップ電流を流さない状態となるので、動
作の安定化を向上させることができる。

【０１４９】第７の形態・・図１３、図１４図１３は本発明の実施の第７の形態を示す回路図であ
り、図１３中、９７は電源電圧ＶＣＣを供給するＶＣＣ
電源線、９８は接地電圧ＶＳＳを供給するＶＳＳ接地線
である。

【０１５０】また、９９、１００はフリップフロップ回
路を構成するｐＭＯＳトランジスタであり、これらｐＭ
ＯＳトランジスタ９９、１００は、ソースをともにＶＣ
Ｃ電源線９７に接続されると共に、ゲートとドレインと
を相互に接続され、クロスカップルされている。

【０１５１】また、１０１、１０２はフリップフロップ
回路を構成するｎＭＯＳトランジスタであり、これらｎ
ＭＯＳトランジスタ１０１、１０２は、ソースをともに
ＶＳＳ接地線９８に接続されると共に、ゲートとドレイ
ンとを相互に接続され、クロスカップルされている。

【０１５２】また、１０３はリセット制御信号ｃｘによ
りＯＮ、ＯＦＦを制御されるｎＭＯＳトランジスタであ
り、ドレインを出力ノードｎ１３に接続され、ソースを
出力ノードｎ１４に接続されている。

【０１５３】また、１０４はリセット制御信号ｃｘと相
補関係にあるリセット制御信号ｃｚによりＯＮ、ＯＦＦ
を制御されるｐＭＯＳトランジスタであり、ソースを出
力ノードｎ１３に接続され、ドレインを出力ノードｎ１
４に接続されている。

【０１５４】また、１０５、１０６はゲートにリファレ
ンス電圧として、たとえば、接地電圧ＶＳＳが印加され
るｐＭＯＳトランジスタであり、ｐＭＯＳトランジスタ
１０５は、ソースをｐＭＯＳトランジスタ９９のドレイ
ンとｐＭＯＳトランジスタ１００のゲートとの接続点で
あるノードｎ９に接続され、ドレインを出力ノードｎ１
３に接続されている。

【０１５５】また、ｐＭＯＳトランジスタ１０６は、ソ
ースをｐＭＯＳトランジスタ１００のドレインとｐＭＯ
Ｓトランジスタ９９のゲートとの接続点であるノードｎ
１０に接続され、ドレインを出力ノードｎ１４に接続さ
れている。

【０１５６】また、１０７、１０８はゲートにリファレ
ンス電圧として、たとえば、電源電圧ＶＣＣが印加され
るｎＭＯＳトランジスタであり、ｎＭＯＳトランジスタ
１０７は、ドレインを出力ノードｎ１３に接続され、ソ
ースをｎＭＯＳトランジスタ１０１のドレインとｎＭＯ
Ｓトランジスタ１０２のゲートとの接続点であるノード
ｎ１１に接続されている。

【０１５７】また、ｎＭＯＳトランジスタ１０８は、ド
レインを出力ノードｎ１４に接続され、ソースをｎＭＯ
Ｓトランジスタ１０２のドレインとｎＭＯＳトランジス
タ１０１のゲートとの接続点であるノードｎ１２に接続
されている。

【０１５８】また、１０９はゲートに入力信号ｉｎが入
力されるｐＭＯＳトランジスタであり、ソースをＶＣＣ
電源線９７に接続され、ドレインをノードｎ１０に接続
されている。

【０１５９】また、１１０はゲートに入力信号／ｉｎが
入力されるｐＭＯＳトランジスタであり、ソースをＶＣ
Ｃ電源線９７に接続され、ドレインをノードｎ９に接続
されている。

【０１６０】また、１１１はゲートに入力信号ｉｎが入
力されるｎＭＯＳトランジスタであり、ドレインをノー
ドｎ１２に接続され、ソースをＶＳＳ接地線９８に接続
されている。

【０１６１】また、１１２はゲートに入力信号／ｉｎが
入力されるｎＭＯＳトランジスタであり、ドレインをノ
ードｎ１１に接続され、ソースをＶＳＳ接地線９８に接
続されている。

【０１６２】ここに、図１４は、本発明の実施の第７の
形態の動作を示す波形図であり、本発明の実施の第７の
形態においては、リセット時、リセット制御信号ｃｘ＝
ＶＣＣ、リセット制御信号ｃｚ＝ＶＳＳとされる。

【０１６３】この結果、ｎＭＯＳトランジスタ１０３＝
ＯＮ、ｐＭＯＳトランジスタ１０４＝ＯＮとなり、出力
ノードｎ１３、ｎ１４がショートされ、出力ノードｎ１
３、ｎ１４の電位は、ＶＣＣ／２に急速にリセットされ
る。

【０１６４】また、この場合、ｐＭＯＳトランジスタ１
０５、１０６は、ソースホロア回路として動作し、ノー
ドｎ９、ｎ１０は約ＶＣＣ／２にリセットされるが、こ
こに、たとえば、入力信号ｉｎの電位＞入力信号／ｉｎ
の電位とされている場合、ｐＭＯＳトランジスタ１１０
に流れる電流は、ｐＭＯＳトランジスタ１０９に流れる
電流よりも大きくなるので、ノードｎ９、ｎ１０間に
は、微小電位差、たとえば、０.１Ｖ〜０.３Ｖの電位差
が生じ、ノードｎ９の電位＞ノードｎ１０の電位とな
る。

【０１６５】即ち、この場合、ｐＭＯＳトランジスタ９
９、１００からなるフリップフロップ回路は多少なりと
も増幅を開始しようとする状態にあるが、出力ノードｎ
１３、ｎ１４がショートされているので、増幅は行われ
ない。

【０１６６】また、この場合、ｎＭＯＳトランジスタ１
０７、１０８も、ソースホロア回路として動作し、ノー
ドｎ１１、ｎ１２は約ＶＣＣ／２にリセットされるが、
ここに、たとえば、入力信号ｉｎの電位＞入力信号／ｉ
ｎの電位とされている場合、ｎＭＯＳトランジスタ１１
１に流れる電流は、ｎＭＯＳトランジスタ１１２に流れ
る電流よりも大きくなるので、ノードｎ１１、ｎ１２間
には、微小電位差、たとえば、０.１Ｖ〜０.３Ｖの電位
差が生じ、ノードｎ１１の電位＞ノードｎ１２の電位と
なる。

【０１６７】即ち、この場合、ｎＭＯＳトランジスタ１
０１、１０２からなるフリップフロップ回路は、多少な
りとも増幅を開始しようとする状態にあるが、出力ノー
ドｎ１３、ｎ１４がショートされているので、増幅は行
われない。

【０１６８】その後、リセット制御信号ｃｘ＝ＶＳＳ、
リセット制御信号ｃｚ＝ＶＣＣ、ｎＭＯＳトランジスタ
１０３＝ＯＦＦ、ｐＭＯＳトランジスタ１０４＝ＯＦＦ
とされ、出力ノードｎ１３、ｎ１４のショート状態は解
除される。

【０１６９】ここに、たとえば、入力信号ｉｎの電位＞
入力信号／ｉｎの電位とされており、ノードｎ９の電位
＞ノードｎ１０の電位とされている場合には、ｐＭＯＳ
トランジスタ９９、１００からなるフリップフロップ回
路の増幅作用により、ノードｎ９の電位は、電源電圧Ｖ
ＣＣに向かって上昇する。

【０１７０】また、ｎＭＯＳトランジスタ１０１、１０
２からなるフリップフロップ回路の増幅作用により、ノ
ードｎ１２の電位は、接地電圧ＶＳＳに向かって下降す
る。

【０１７１】この結果、ノードｎ１１の電位は、電源電
圧ＶＣＣに向かって上昇すると共に、ノードｎ１０の電
位は、接地電圧ＶＳＳに向かって下降する。

【０１７２】そして、最終的には、出力信号ｏｕｔの電
位＝ＶＣＣ、出力信号／ｏｕｔの電位＝ＶＳＳ、ノード
ｎ９の電位＝ＶＣＣ、ノードｎ１０の電位＝ＶＳＳ＋｜
ＶＴＨｐ（ｐＭＯＳトランジスタ１０５、１０６のスレ
ッショルド電圧）｜、ノードｎ１１の電位＝ＶＣＣ−Ｖ
ＴＨｎ（ｎＭＯＳトランジスタ１０７、１０８のスレッ
ショルド電圧）、ノードｎ１２の電位＝ＶＳＳとなる。

【０１７３】ここに、ノードｎ１０の電位＝ＶＳＳ＋｜
ＶＴＨｐ｜、出力ノードｎ１４の電位＝ＶＳＳとされて
いるので、ｐＭＯＳトランジスタ１０６のトランスファ
抵抗は大きくなっている。

【０１７４】そこで、次のアクセスにより、入力信号ｉ
ｎの電位＜入力信号／ｉｎの電位となったとしても、出
力ノードｎ１４の電位をプルアップさせるプルアップ電
流は、ｎＭＯＳトランジスタ１０２のＯＮ電流に対して
微小であるため、ノードｎ１０の電位の上昇は０.１Ｖ
程度にとどまり、出力ノードｎ１４の電位、即ち、出力
信号／ｏｕｔの電位に影響を与えることはない。

【０１７５】他方、この場合、ノードｎ９の電位＝ＶＣ
Ｃとされているので、ｐＭＯＳトランジスタ１０５は強
くＯＮしており、入力信号ｉｎの電位＜入力信号／ｉｎ
の電位となったとしても、ノードｎ９の電位＝ＶＣＣの
状態が維持される。

【０１７６】また、出力ノードｎ１３の電位＝ＶＣＣ、
ノードｎ１１の電位＝ＶＣＣ−ＶＴＨｎとされているの
で、ｎＭＯＳトランジスタ１０７のトランスファ抵抗は
大きくなっている。

【０１７７】そこで、次のアクセスにより、入力信号ｉ
ｎの電位＜入力信号／ｉｎの電位となったとしても、出
力ノードｎ１３の電位をプルダウンさせるプルダウン電
流は、ｐＭＯＳトランジスタ９９のＯＮ電流に対して微
小であるため、ノードｎ１１の電位の降下は０.１Ｖ程
度にとどまり、出力ノードｎ１３の電位、即ち、出力信
号ｏｕｔの電位に影響を与えることはない。

【０１７８】他方、この場合、出力ノードｎ１４の電位
＝ＶＳＳとされているので、ｎＭＯＳトランジスタ１０
８は強くＯＮしており、入力信号ｉｎの電位＜入力信号
／ｉｎの電位となったとしても、ノードｎ１４の電位＝
ＶＳＳの状態が維持される。

【０１７９】このように、本発明の実施の第７の形態に
よれば、入力信号ｉｎ、／ｉｎが入力されるｐＭＯＳト
ランジスタ１０９、１１０をそれぞれノードｎ１０、ｎ
９から切り離さなくとも、また、入力信号ｉｎ、／ｉｎ
が入力されるｎＭＯＳトランジスタ１１１、１１２をそ
れぞれノードｎ１２、ｎ１１から切り離さなくとも、入
力信号ｉｎ、／ｉｎを増幅してラッチすることができ
る。

【０１８０】即ち、本発明の実施の第７の形態によれ
ば、リセット、増幅及びラッチ動作に必要な制御信号と
して、リセット制御信号ｃｘ、ｃｚのみを使用すれば足
りるので、動作タイミングの制御が容易となり、動作の
高速化を図ることができる。

【０１８１】また、本発明の実施の第７の形態によれ
ば、出力ノードｎ１３、ｎ１４をショートすることによ
り、出力ノードｎ１３、ｎ１４をリセットするようにし
ているので、リセットに要する時間を短くすることがで
き、この点からも、動作の高速化を図ることができる。

【０１８２】第８の形態・・図１５、図１６図１５は本発明の実施の第８の形態を示す回路図であ
り、本発明の実施の第８の形態においては、センスアン
プ活性化信号ａｚによりＯＮ、ＯＦＦを制御されるｐＭ
ＯＳトランジスタ１１３が設けられている。

【０１８３】そして、ｐＭＯＳトランジスタ９９、１０
０のソースは、ｐＭＯＳトランジスタ１１３のドレイン
に接続され、ｐＭＯＳトランジスタ１１３のソースは、
ＶＣＣ電源線９７に接続されている。

【０１８４】また、センスアンプ活性化信号ａｚと相補
関係にあるセンスアンプ活性化信号ａｘによりＯＮ、Ｏ
ＦＦを制御されるｎＭＯＳトランジスタ１１４が設けら
れている。

【０１８５】そして、ｎＭＯＳトランジスタ１０１、１
０２のソースは、ｎＭＯＳトランジスタ１１４のドレイ
ンに接続され、ｎＭＯＳトランジスタ１１４のソース
は、ＶＳＳ接地線９８に接続されている。その他につい
ては、図１３に示す本発明の実施の第７の形態と同様に
構成されている。

【０１８６】ここに、図１６は本発明の実施の第８の形
態の動作を示す波形図であり、本発明の実施の第８の形
態においては、アクティブモード時、センスアンプ活性
化信号ａｚ＝ＶＳＳ、センスアンプ活性化信号ａｘ＝Ｖ
ＣＣ、ｐＭＯＳトランジスタ１１３＝ＯＮ、ｎＭＯＳト
ランジスタ１１４＝ＯＮとされ、活性状態とされる。

【０１８７】そして、リセット時には、リセット制御信
号ｃｘ＝ＶＣＣ、リセット制御信号ｃｚ＝ＶＳＳ、ｎＭ
ＯＳトランジスタ１０３＝ＯＮ、ｐＭＯＳトランジスタ
１０４＝ＯＮとされ、本発明の実施の第７の形態の場合
と同様にして、入力信号ｉｎ、／ｉｎの増幅及びラッチ
が行われる。

【０１８８】なお、スタンバイモード時には、センスア
ンプ活性化信号ａｚ＝ＶＣＣ、センスアンプ活性化信号
ａｘ＝ＶＳＳ、ｐＭＯＳトランジスタ１１３＝ＯＦＦ、
ｎＭＯＳトランジスタ１１４＝ＯＦＦで、非活性状態と
され、貫通電流が流れないようにされる。

【０１８９】このように、本発明の実施の第８の形態に
よれば、リセット、増幅及びラッチ動作に必要な制御信
号として、リセット制御信号ｃｘ、ｃｚのみを使用すれ
ば足りるので、動作タイミングの制御が容易となり、動
作の高速化を図ることができる。

【０１９０】また、本発明の実施の第８の形態によれ
ば、本発明の実施の第７の形態と同様に、出力ノードｎ
１３、ｎ１４をショートすることにより、出力ノードｎ
１３、ｎ１４のリセットが行われるので、リセットに要
する時間を短くすることができ、この点からも、動作の
高速化を図ることができる。

【０１９１】また、本発明の実施の第８の形態によれ
ば、スタンバイモード時、センスアンプ活性化信号ａｚ
＝ＶＣＣ、センスアンプ活性化信号ａｘ＝ＶＳＳ、ｐＭ
ＯＳトランジスタ１１３＝ＯＦＦ、ｎＭＯＳトランジス
タ１１４＝ＯＦＦとされるので、貫通電流をなくすこと
ができ、消費電力の低減化を図ることができる。

【０１９２】第９の形態・・図１７、図１８図１７は本発明の実施の第９の形態を示す回路図であ
り、本発明の実施の第９の形態においては、入力制御信
号／ｃｉによりＯＮ、ＯＦＦを制御されるｐＭＯＳトラ
ンジスタ１１５、１１６が設けられている。

【０１９３】そして、ｐＭＯＳトランジスタ１０９のソ
ースは、ｐＭＯＳトランジスタ１１５のドレインに接続
され、ｐＭＯＳトランジスタ１１５のソースは、ＶＣＣ
電源線９７に接続されている。

【０１９４】また、ｐＭＯＳトランジスタ１１０のソー
スは、ｐＭＯＳトランジスタ１１６のドレインに接続さ
れ、ｐＭＯＳトランジスタ１１６のソースは、ＶＣＣ電
源線９７に接続されている。

【０１９５】また、入力制御信号／ｃｉと相補関係にあ
る入力制御信号ｃｉによりＯＮ、ＯＦＦを制御されるｎ
ＭＯＳトランジスタ１１７、１１８が設けられている。

【０１９６】そして、ｎＭＯＳトランジスタ１１１のソ
ースは、ｎＭＯＳトランジスタ１１７のドレインに接続
され、ｎＭＯＳトランジスタ１１７のソースは、ＶＳＳ
接地線９８に接続されている。

【０１９７】また、ｎＭＯＳトランジスタ１１２のソー
スは、ｎＭＯＳトランジスタ１１８のドレインに接続さ
れ、ｎＭＯＳトランジスタ１１８のソースは、ＶＳＳ接
地線９８に接続されている。

【０１９８】ここに、図１８は、本発明の実施の第９の
形態の動作を示す波形図であり、本発明の実施の第９の
形態においては、入力信号ｉｎ、／ｉｎが増幅されラッ
チされると、入力制御信号／ｃｉ＝ＶＣＣ、入力制御信
号ｃｉ＝ＶＳＳとされ、ｐＭＯＳトランジスタ１１５、
１１６＝ＯＦＦ、ｎＭＯＳトランジスタ１１７、１１８
＝ＯＦＦ、とされる。

【０１９９】この結果、次のアクセスにより、入力信号
ｉｎ＜入力信号／ｉｎとなったとしても、ノードｎ９又
はノードｎ１０の電位の上昇及びノードｎ１１又はノー
ドｎ１２の電位の降下は起こらない。

【０２００】このように、本発明の実施の第９の形態に
よれば、リセット、増幅及びラッチ動作に必要な制御信
号として、リセット制御信号ｃｘ、ｃｚ及び入力制御信
号ｃｉ、／ｃｉのみを使用すれば足りるので、動作タイ
ミングの制御が容易となり、動作の高速化を図ることが
できる。

【０２０１】また、本発明の実施の第９の形態によれ
ば、本発明の実施の第７、第８の形態と同様に、出力ノ
ードｎ１３、ｎ１４をショートすることにより、出力ノ
ードｎ１３、ｎ１４のリセットが行われるので、リセッ
トに要する時間を短くすることができ、この点からも、
動作の高速化を図ることができる。

【０２０２】また、本発明の実施の第９の形態によれ
ば、スタンバイモード時、本発明の実施の第８の形態の
場合と同様に、センスアンプ活性化信号ａｚ＝ＶＣＣ、
センスアンプ活性化信号ａｘ＝ＶＳＳ、ｐＭＯＳトラン
ジスタ１１３＝ＯＦＦ、ｎＭＯＳトランジスタ１１４＝
ＯＦＦとされるので、貫通電流をなくすことができ、消
費電力の低減化を図ることができる。

【０２０３】また、本発明の実施の第９の形態によれ
ば、入力信号ｉｎ、／ｉｎが増幅されラッチされると、
入力制御信号／ｃｉ＝ＶＣＣ、入力制御信号ｃｉ＝ＶＳ
Ｓ、ｐＭＯＳトランジスタ１１５、１１６＝ＯＦＦ、ｎ
ＭＯＳトランジスタ１１７、１１８＝ＯＦＦとされ、ｐ
ＭＯＳトランジスタ１０９、１１０及びｎＭＯＳトラン
ジスタ１１１、１１２は非活性状態とされるので、動作
の安定化を向上させることができる。

【０２０４】

【発明の効果】以上のように、本発明によれば、フリッ
プフロップ回路を構成するＰチャネル電界効果トランジ
スタのソース及びフリップフロップ回路を構成するＮチ
ャネル電界効果トランジスタのソースを電気的にフロー
ティングにしなくともリセットすることができると共
に、第１、第２の入力信号が入力される電界効果トラン
ジスタを非活性状態にしなくとも、入力信号ｉｎ、／ｉ
ｎを増幅してラッチすることができ、制御信号として、
スイッチ素子のＯＮ、ＯＦＦを制御する制御信号のみを
使用すれば足りるので、動作タイミングの制御が容易と
なり、動作の高速化を図ることができる。

【０２０５】また、本発明によれば、スイッチ素子をＯ
Ｎとすることにより、第１の出力信号の出力端と第２の
出力信号の出力端とをショートしてリセットすることが
できるので、リセットに要する時間を短くすることがで
き、この点からも、動作の高速化を図ることができる。

【図面の簡単な説明】

【図１】本発明の実施の第１の形態を示す回路図であ
る。

【図２】本発明の実施の第１の形態の動作を示す波形図
である。

【図３】本発明の実施の第２の形態を示す回路図であ
る。

【図４】本発明の実施の第２の形態の動作を示す波形図
である。

【図５】本発明の実施の第３の形態を示す回路図であ
る。

【図６】本発明の実施の第３の形態の動作を示す波形図
である。

【図７】本発明の実施の第４の形態を示す回路図であ
る。

【図８】本発明の実施の第４の形態の動作を示す波形図
である。

【図９】本発明の実施の第５の形態を示す回路図であ
る。

【図１０】本発明の実施の第５の形態の動作を示す波形
図である。

【図１１】本発明の実施の第６の形態を示す回路図であ
る。

【図１２】本発明の実施の第６の形態の動作を示す波形
図である。

【図１３】本発明の実施の第７の形態を示す回路図であ
る。

【図１４】本発明の実施の第７の形態の動作を示す波形
図である。

【図１５】本発明の実施の第８の形態を示す回路図であ
る。

【図１６】本発明の実施の第８の形態の動作を示す波形
図である。

【図１７】本発明の実施の第９の形態を示す回路図であ
る。

【図１８】本発明の実施の第９の形態の動作を示す波形
図である。

【図１９】ＳＲＡＭ（スタティック・ランダム・アクセ
ス・メモリ）の一例の要部を示す回路図である。

【図２０】図１９に示すＳＲＡＭが設けるセルの構成を
示す回路図である。

【図２１】図１９に示すＳＲＡＭが設けるセンスアンプ
の従来の構成例の一例を示す回路図である。

【図２２】図２１に示す従来のセンスアンプの動作を示
す波形図である。

【図２３】図１９に示すＳＲＡＭが設けるセンスアンプ
の従来の構成例の他の例を示す回路図である。

【図２４】図２３に示す従来のセンスアンプの動作を示
す波形図である。

【符号の説明】

ｉｎ、／ｉｎ入力信号ｏｕｔ、／ｏｕｔ出力信号ＶＣＣ電源電圧ＶＳＳ接地電圧

Claims

【特許請求の範囲】

【請求項１】第１、第２の入力信号の電位差を増幅して
ラッチし、第１、第２の出力信号を出力する増幅器であ
って、ゲートとドレインとを相互に接続し、ソースに第
１の電源電圧が印加される第１、第２のＰチャネル電界
効果トランジスタと、ゲートとドレインとを相互に接続
し、ソースに前記第１の電源電圧よりも低電圧の第２の
電源電圧が印加される第１、第２のＮチャネル電界効果
トランジスタと、前記第１のＰチャネル電界効果トラン
ジスタのドレインと前記第１のＮチャネル電界効果トラ
ンジスタのドレインとの間に接続された第１の非線形素
子と、前記第２のＰチャネル電界効果トランジスタのド
レインと前記第２のＮチャネル電界効果トランジスタの
ドレインとの間に接続された第２の非線形素子と、前記
第１、第２のＰチャネル電界効果トランジスタのドレイ
ン間に接続され、リセット時には導通、非リセット時に
は非導通とされるスイッチ素子と、ドレインを前記第２
のＮチャネル電界効果トランジスタのドレインに接続さ
れ、ソースに前記第２の電源電圧が印加され、ゲートに
前記第１の入力信号が印加される第３のＮチャネル電界
効果トランジスタと、ドレインを前記第１のＮチャネル
電界効果トランジスタのドレインに接続され、ソースに
前記第２の電源電圧が印加され、ゲートに前記第２の入
力信号が印加される第４のＮチャネル電界効果トランジ
スタとを有し、前記第１のＰチャネル電界効果トランジ
スタのドレインを前記第１の出力信号の出力端、前記第
２のＰチャネル電界効果トランジスタのドレインを前記
第２の出力信号の出力端としていることを特徴とする増
幅器。
【請求項２】前記第１の非線形素子は、ドレインを前記
第１のＰチャネル電界効果トランジスタのドレインに接
続され、ソースを前記第１のＮチャネル電界効果トラン
ジスタのドレインに接続され、ゲートにリファレンス電
圧が印加される第５のＮチャネル電界効果トランジスタ
であり、前記第２の非線形素子は、ドレインを前記第２
のＰチャネル電界効果トランジスタのドレインに接続さ
れ、ソースを前記第２のＮチャネル電界効果トランジス
タのドレインに接続され、ゲートに前記リファレンス電
圧が印加される第６のＮチャネル電界効果トランジスタ
であることを特徴とする請求項１記載の増幅器。
【請求項３】前記第３、第４のＮチャネル電界効果トラ
ンジスタのソースは、前記第１、第２の入力信号の電位
差を増幅してラッチするまでは、前記第２の電源電圧を
印加され、前記第１、第２の入力信号の電位差を増幅し
てラッチした後は、電気的にフローティングとされるこ
とを特徴とする請求項１又は２記載の増幅器。
【請求項４】第１、第２の入力信号の電位差を増幅して
ラッチし、第１、第２の出力信号を出力する増幅器であ
って、ゲートとドレインとを相互に接続し、ソースに第
１の電源電圧が印加される第１、第２のＰチャネル電界
効果トランジスタと、ゲートとドレインとを相互に接続
し、ソースに前記第１の電源電圧よりも低電圧の第２の
電源電圧が印加される第１、第２のＮチャネル電界効果
トランジスタと、前記第１のＰチャネル電界効果トラン
ジスタのドレインと前記第１のＮチャネル電界効果トラ
ンジスタのドレインとの間に接続された第１の非線形素
子と、前記第２のＰチャネル電界効果トランジスタのド
レインと前記第２のＮチャネル電界効果トランジスタの
ドレインとの間に接続された第２の非線形素子と、前記
第１、第２のＮチャネル電界効果トランジスタのドレイ
ン間に接続され、リセット時には導通、非リセット時に
は非導通とされるスイッチ素子と、ドレインを前記第２
のＰチャネル電界効果トランジスタのドレインに接続さ
れ、ソースに前記第１の電源電圧が印加され、ゲートに
前記第１の入力信号が印加される第３のＰチャネル電界
効果トランジスタと、ドレインを前記第１のＰチャネル
電界効果トランジスタのドレインに接続され、ソースに
前記第１の電源電圧が印加され、ゲートに前記第２の入
力信号が印加される第４のＰチャネル電界効果トランジ
スタとを有し、前記第１のＮチャネル電界効果トランジ
スタのドレインを前記第１の出力信号の出力端、前記第
２のＮチャネル電界効果トランジスタのドレインを前記
第２の出力信号の出力端としていることを特徴とする増
幅器。
【請求項５】前記第１の非線形素子は、ソースを前記第
１のＰチャネル電界効果トランジスタのドレインに接続
され、ドレインを前記第１のＮチャネル電界効果トラン
ジスタのドレインに接続され、ゲートにリファレンス電
圧が印加される第５のＰチャネル電界効果トランジスタ
であり、前記第２の非線形素子は、ソースを前記第２の
Ｐチャネル電界効果トランジスタのドレインに接続さ
れ、ドレインを前記第２のＮチャネル電界効果トランジ
スタのドレインに接続され、ゲートに前記リファレンス
電圧が印加される第６のＰチャネル電界効果トランジス
タであることを特徴とする請求項４記載の増幅器。
【請求項６】前記第３、第４のＰチャネル電界効果トラ
ンジスタのソースは、前記第１、第２の入力信号の電位
差を増幅してラッチするまでは、前記第１の電源電圧を
印加され、前記第１、第２の入力信号の電位差を増幅し
てラッチした後は、電気的にフローティングとされるこ
とを特徴とする請求項４又は５記載の増幅器。
【請求項７】第１、第２の入力信号の電位差を増幅して
ラッチし、第１、第２の出力信号を出力する増幅器であ
って、ゲートとドレインとを相互に接続し、ソースに第
１の電源電圧が印加される第１、第２のＰチャネル電界
効果トランジスタと、ゲートとドレインとを相互に接続
し、ソースに前記第１の電源電圧よりも低電圧の第２の
電源電圧が印加される第１、第２のＮチャネル電界効果
トランジスタと、前記第１のＰチャネル電界効果トラン
ジスタのドレインと前記第１のＮチャネル電界効果トラ
ンジスタのドレインとの間に直列接続された第１、第２
の非線形素子と、前記第２のＰチャネル電界効果トラン
ジスタのドレインと前記第２のＮチャネル電界効果トラ
ンジスタのドレインとの間に直列接続された第３、第４
の非線形素子と、前記第１の非線形素子と前記第２の非
線形素子との接続点と前記第３の非線形素子と前記第４
の非線形素子との接続点との間に接続され、リセット時
には導通、非リセット時には非導通とされるスイッチ素
子と、ドレインを前記第２のＮチャネル電界効果トラン
ジスタのドレインに接続され、ソースに前記第２の電源
電圧が印加され、ゲートに前記第１の入力信号が印加さ
れる第３のＮチャネル電界効果トランジスタと、ドレイ
ンを前記第１のＮチャネル電界効果トランジスタのドレ
インに接続され、ソースに前記第２の電源電圧が印加さ
れ、ゲートに前記第２の入力信号が印加される第４のＮ
チャネル電界効果トランジスタと、ドレインを前記第２
のＰチャネル電界効果トランジスタのドレインに接続さ
れ、ソースに前記第１の電源電圧が印加され、ゲートに
前記第１の入力信号が印加される第３のＰチャネル電界
効果トランジスタと、ドレインを前記第１のＰチャネル
電界効果トランジスタのドレインに接続され、ソースに
前記第１の電源電圧が印加され、ゲートに前記第２の入
力信号が印加される第４のＰチャネル電界効果トランジ
スタとを有し、前記第１の非線形素子と前記第２の非線
形素子との接続点を前記第１の出力信号の出力端、前記
第３の非線形素子と前記第４の非線形素子との接続点を
前記第２の出力信号の出力端としていることを特徴とす
る増幅器。
【請求項８】前記第１の非線形素子は、ソースを前記第
１のＰチャネル電界効果トランジスタのドレインに接続
され、ゲートに第１のリファレンス電圧が印加される第
５のＰチャネル電界効果トランジスタであり、前記第２
の非線形素子は、ドレインを前記第５のＰチャネル電界
効果トランジスタのドレインに接続され、ソースを前記
第２のＮチャネル電界効果トランジスタのドレインに接
続され、ゲートに第２のリファレンス電圧が印加される
第５のＮチャネル電界効果トランジスタであり、前記第
３の非線形素子は、ソースを前記第２のＰチャネル電界
効果トランジスタのドレインに接続され、ゲートに前記
第１のリファレンス電圧が印加される第６のＰチャネル
電界効果トランジスタであり、前記第４の非線形素子
は、ドレインを前記第６のＰチャネル電界効果トランジ
スタのドレインに接続され、ソースを前記第２のＮチャ
ネル電界効果トランジスタのドレインに接続され、ゲー
トに前記第２のリファレンス電圧が印加される第６のＮ
チャネル電界効果トランジスタであることを特徴とする
請求項７記載の増幅器。
【請求項９】前記第３、第４のＮチャネル電界効果トラ
ンジスタのソースは、前記第１、第２の入力信号の電位
差を増幅してラッチするまでは、前記第２の電源電圧を
印加され、前記第１、第２の入力信号の電位差を増幅し
てラッチした後は、電気的にフローティングとされ、前
記第３、第４のＰチャネル電界効果トランジスタのソー
スは、前記第１、第２の入力信号の電位差を増幅してラ
ッチするまでは、前記第１の電源電圧を印加され、前記
第１、第２の入力信号の電位差を増幅してラッチした後
は、電気的にフローティングとされることを特徴とする
請求項７又は８記載の増幅器。
【請求項１０】前記第１、第２のＰチャネル電界効果ト
ランジスタのソース及び前記第１、第２のＮチャネル電
界効果トランジスタのソースは、非活性時には、電気的
にフローティングとされることを特徴とする請求項１、
２、３、４、５、６、７、８又は９記載の増幅器。