JP2938493B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2938493B2 JP2938493B2 JP2018253A JP1825390A JP2938493B2 JP 2938493 B2 JP2938493 B2 JP 2938493B2 JP 2018253 A JP2018253 A JP 2018253A JP 1825390 A JP1825390 A JP 1825390A JP 2938493 B2 JP2938493 B2 JP 2938493B2
- Authority
- JP
- Japan
- Prior art keywords
- pair
- bit line
- data bus
- line pair
- sense amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、高密度なダイナミック・ランダム・アクセ
ス・メモリ（以下、DRAMという）等の半導体記憶装置、
特にそのセンスアンプからデータバスへの転送回路構成
及びそのパターン構成に関するものである。
ス・メモリ（以下、DRAMという）等の半導体記憶装置、
特にそのセンスアンプからデータバスへの転送回路構成
及びそのパターン構成に関するものである。
（従来の技術） 従来、この種の半導体記憶装置としては、特開昭63−
211198号公報に記載されるものがあり、複数のメモリア
レイに分割された半導体記憶装置において、各々のメモ
リアレイにスイッチ手段を介して接続された複数のデー
タバス対を有し、センスアンプからメインアンプへ、或
いはその逆方向へデータを転送する構成が知られてい
る。その構成例を第２図に示す。
211198号公報に記載されるものがあり、複数のメモリア
レイに分割された半導体記憶装置において、各々のメモ
リアレイにスイッチ手段を介して接続された複数のデー
タバス対を有し、センスアンプからメインアンプへ、或
いはその逆方向へデータを転送する構成が知られてい
る。その構成例を第２図に示す。
第２図は従来の半導体記憶装置におけるセンスアンプ
・データバス間の要部回路図、及び第３図は第２図中の
センスアンプの回路図である。
・データバス間の要部回路図、及び第３図は第２図中の
センスアンプの回路図である。
第２図はDRAMを示すもので、説明を簡単にするために
４個のセンスアンプ10m,10m+1,10m+2,10m+3とその付近
の回路配線が図示されている。
４個のセンスアンプ10m,10m+1,10m+2,10m+3とその付近
の回路配線が図示されている。
各センスアンプ10m〜10m+3は、第３図に示すように、
２個のＮチャネルMOSトランジスタ（以下、NMOSとい
う）11,12で構成され、その各NMOS11,12のゲート及びド
レインがビット線対BL,▲▼にそれぞれ接続され、
さらにその各ソースがセンスアンプ活性化信号（以下
２という）の共通ノードに接続されている。
２個のＮチャネルMOSトランジスタ（以下、NMOSとい
う）11,12で構成され、その各NMOS11,12のゲート及びド
レインがビット線対BL,▲▼にそれぞれ接続され、
さらにその各ソースがセンスアンプ活性化信号（以下
２という）の共通ノードに接続されている。
４個のセンスアンプ10m〜10m+3の両端のセンスアンプ
ノード対は、それぞれビット線対（BLm,▲▼ｍ），
（BLm+1,▲▼m+1），（BLm+2,▲▼m+2），（BL
m+3,▲▼m+3）に接続され、ｓ共通ノードが各ビ
ット線対（BLx,▲▼x;但し、ｘ＝m,…,m＋３）を縦
断している。ビット線（BLm,▲▼ｍ）と（BLm+1,▲
▼m+1）対間、及び（BLm+2,▲▼m+2）と（BL
m+3,▲▼m+3）対間に、それらと平行にコラムライ
ンCLn,CLn+1が配設されている。
ノード対は、それぞれビット線対（BLm,▲▼ｍ），
（BLm+1,▲▼m+1），（BLm+2,▲▼m+2），（BL
m+3,▲▼m+3）に接続され、ｓ共通ノードが各ビ
ット線対（BLx,▲▼x;但し、ｘ＝m,…,m＋３）を縦
断している。ビット線（BLm,▲▼ｍ）と（BLm+1,▲
▼m+1）対間、及び（BLm+2,▲▼m+2）と（BL
m+3,▲▼m+3）対間に、それらと平行にコラムライ
ンCLn,CLn+1が配設されている。
ビット線対（BLm,▲▼ｍ）はスイッチ手段である
２個のNMOS20m,▲▼ｍの各ソース（またはドレイ
ン）に接続され、そのNMOS20m,▲▼ｍの各ゲートが
コラムラインCLnに共通接続され、さらに各ドレイン
（またはソース）が各接点（Pm,ｍ）を介してデータ
バス対（DB0,▲▼０）にそれぞれ接続されている。
同様に、ビット線対（BLm+1,▲▼m+1）は、NMOS20
m+1,▲▼m+1及び接点（Pm+1,m+1）を介してデー
タバス対（DB1,▲▼１）にそれぞれ接続されてい
る。ビット線対（BLm+2,▲▼m+2）は、NMOS20m+2,
▲▼m+2及び接点Pm+2,m+2を介してデータバス対
（DB0,▲▼０）にそれぞれ接続されている。また、
ビット線対（BLm+3,▲▼m+3）は、NMOS20m+3,▲
▼m+3及び接点Pm+3,m+3を介してデータバス対（D
B1,▲▼１）にそれぞれ接続されている。
２個のNMOS20m,▲▼ｍの各ソース（またはドレイ
ン）に接続され、そのNMOS20m,▲▼ｍの各ゲートが
コラムラインCLnに共通接続され、さらに各ドレイン
（またはソース）が各接点（Pm,ｍ）を介してデータ
バス対（DB0,▲▼０）にそれぞれ接続されている。
同様に、ビット線対（BLm+1,▲▼m+1）は、NMOS20
m+1,▲▼m+1及び接点（Pm+1,m+1）を介してデー
タバス対（DB1,▲▼１）にそれぞれ接続されてい
る。ビット線対（BLm+2,▲▼m+2）は、NMOS20m+2,
▲▼m+2及び接点Pm+2,m+2を介してデータバス対
（DB0,▲▼０）にそれぞれ接続されている。また、
ビット線対（BLm+3,▲▼m+3）は、NMOS20m+3,▲
▼m+3及び接点Pm+3,m+3を介してデータバス対（D
B1,▲▼１）にそれぞれ接続されている。
以上の構成において、データ読出し動作では、ビット
線対（BLm,▲▼ｍ）〜（BLm+3,▲▼m+3）にそ
れぞれ接続された図示しないメモリセルの情報が、該セ
ンスアンプ10m〜10m+3にそれぞれ現われる。ビット線対
間のレベル差は、各センスアンプ10m〜10m+3でそれぞれ
増幅され、セル情報が読取られる。ここで、図示しない
列デコーダにより、例えばコラムラインCLnを選択状態
にし、コラムラインCLn+1を非選択状態にすれば、NMOS2
0m,▲▼m,20m+1,▲▼m+1が導通してセンスアン
プ10m〜10m+1がデータバス対（DB0,▲▼０），（DB
1,▲▼１）とそれぞれ導通し、該センスアンプ10m,
10m+1からデータバス対（DB0,▲▼０），（DB1,▲
▼１）へのデータ転送が行える。逆に、データ書込
み動作では、データバス対（DB0,▲▼０），（DB1,
▲▼１）からセンスアンプ10m,10m+1へのデータ転
送が行える。
線対（BLm,▲▼ｍ）〜（BLm+3,▲▼m+3）にそ
れぞれ接続された図示しないメモリセルの情報が、該セ
ンスアンプ10m〜10m+3にそれぞれ現われる。ビット線対
間のレベル差は、各センスアンプ10m〜10m+3でそれぞれ
増幅され、セル情報が読取られる。ここで、図示しない
列デコーダにより、例えばコラムラインCLnを選択状態
にし、コラムラインCLn+1を非選択状態にすれば、NMOS2
0m,▲▼m,20m+1,▲▼m+1が導通してセンスアン
プ10m〜10m+1がデータバス対（DB0,▲▼０），（DB
1,▲▼１）とそれぞれ導通し、該センスアンプ10m,
10m+1からデータバス対（DB0,▲▼０），（DB1,▲
▼１）へのデータ転送が行える。逆に、データ書込
み動作では、データバス対（DB0,▲▼０），（DB1,
▲▼１）からセンスアンプ10m,10m+1へのデータ転
送が行える。
（発明が解決しようとする課題） しかしながら、上記構成の装置では、次のような課題
があった。
があった。
従来の半導体記憶装置を、例えば高密度なVLSI（very
large scale integrated circuit）等で構成する場
合、ビット線BLm,▲▼m,…,BLm+3,▲▼m+3の線
間ピッチが狭くなるが、線間ピッチが狭くなると、限ら
れた平面内でNMOS20m,▲▼m,…,20m+3,▲▼m+3
等をレイアウト出来なかったり、或いは無駄な面積を必
要とする等、不都合な回路方式になるという問題があっ
た。
large scale integrated circuit）等で構成する場
合、ビット線BLm,▲▼m,…,BLm+3,▲▼m+3の線
間ピッチが狭くなるが、線間ピッチが狭くなると、限ら
れた平面内でNMOS20m,▲▼m,…,20m+3,▲▼m+3
等をレイアウト出来なかったり、或いは無駄な面積を必
要とする等、不都合な回路方式になるという問題があっ
た。
例えば、平面のレイアウト面積を小さくしようとする
場合、１つの配線に２つ以上のノードがあるとき、これ
を共有化することが得策である。即ち、センスアンプ10
m+1と10m+2のｓノードを第２図のように共通にして
ｓ配線に接続すると、接点（Pm,ｍ），（Pm+1,
m+1）及び（Pm+2,m+2），（Pm+3,m+3）は、ｓ
ノードとは反対側に、各々センスアンプ10m,10m+1間、
及びセンスアンプ10m+2,10m+3間にレイアウトすること
が望ましい。ところが、そのようなレイアウトにしよう
とすると、接点（Pm,ｍ）をデータバス対（DB0,▲
▼０）へ、接点（Pm+1,m+1）をデータバス対（DB1,
▲▼１）へセンスアンプ10m,10m+1の間で、及び接
点（Pm+2,m+2）をデータバス対（DB0,▲▼０）
へ、接点（Pm+3,m+3）をデータバス対（DB1,▲▼
１）へセンスアンプ10m+1,10m+3の間で、それぞれ接続
出来るようレイアウトしなければならない。しかし、セ
ンスアンプ10m,10m+1の間、センスアンプ10m+2,10m+3の
間では、共通ノードが１つもないので、面積低減化が極
めて困難であった。
場合、１つの配線に２つ以上のノードがあるとき、これ
を共有化することが得策である。即ち、センスアンプ10
m+1と10m+2のｓノードを第２図のように共通にして
ｓ配線に接続すると、接点（Pm,ｍ），（Pm+1,
m+1）及び（Pm+2,m+2），（Pm+3,m+3）は、ｓ
ノードとは反対側に、各々センスアンプ10m,10m+1間、
及びセンスアンプ10m+2,10m+3間にレイアウトすること
が望ましい。ところが、そのようなレイアウトにしよう
とすると、接点（Pm,ｍ）をデータバス対（DB0,▲
▼０）へ、接点（Pm+1,m+1）をデータバス対（DB1,
▲▼１）へセンスアンプ10m,10m+1の間で、及び接
点（Pm+2,m+2）をデータバス対（DB0,▲▼０）
へ、接点（Pm+3,m+3）をデータバス対（DB1,▲▼
１）へセンスアンプ10m+1,10m+3の間で、それぞれ接続
出来るようレイアウトしなければならない。しかし、セ
ンスアンプ10m,10m+1の間、センスアンプ10m+2,10m+3の
間では、共通ノードが１つもないので、面積低減化が極
めて困難であった。
本発明は前記従来技術が持っていた課題として、各ビ
ット線の線間ピッチが狭くなった場合、ビット線とデー
タバスとを接続しようとするときに、共通ノードがない
ため、ピッチ内のレイアウトが出来ず、面積低減化が困
難であるという点について解決した半導体記憶装置を提
供するものである。
ット線の線間ピッチが狭くなった場合、ビット線とデー
タバスとを接続しようとするときに、共通ノードがない
ため、ピッチ内のレイアウトが出来ず、面積低減化が困
難であるという点について解決した半導体記憶装置を提
供するものである。
（課題を解決するための手段） 本発明は、前記課題を解決するために、半導体記憶装
置において、例えば、第１の方向に延在するデータバス
対（DB0,▲▼０）と、前記第１の方向に対して略垂
直な第２の方向に延在する第１のビット線対（BLm,▲
▼ｍ）と、前記第１のビット線対（BLm,▲▼ｍ）
に隣合うと共に略平行に延在する第２のビット線対（BL
m+2,▲▼m+2）と、前記第１のビット線対（BLm,▲
▼ｍ）に接続される第１のセンスアンプ（30m）
と、前記第２のビット線対（BLm+2,▲▼m+2）に接
続される第２のセンスアンプ（30m+2）と、第１のコラ
ムライン（CLn）上の信号に応じて、前記第１のビット
線対（BLm,▲▼ｍ）と前記データバス対（DB0,▲
▼０）との間を第１、第２の共通ノード
（Ｐm/m＋２，m/m＋２）を介して接続する第１のスイ
ッチ手段対（40m,▲▼ｍ）と、第２のコラムライン
（CLn+1）上の信号に応じて、前記第２のビット線対（B
Lm+2,▲▼m+2）と前記データバス対（DB0,▲▼
０）との間を前記第１、第２の共通ノード
（Ｐm/m＋２，m/m＋２）を介して接続する第２のスイ
ッチ手段対（40m+2,▲▼m+2）とを備え、前記第
１、第２のスイッチ手段対（40m,▲▼m,40m+2,▲
▼m+2）及び前記第１、第２の共通ノード
（Ｐm/m＋２，m/m＋２）を、前記第１のビット線対
（BLm,▲▼ｍ）と前記第２のビット線対（BLm+2,▲
▼m+2）の間、かつ、前記データバス対（DB0,▲
▼０）のそれぞれのデータバス（DB0と▲▼０）
の間に配置している。
置において、例えば、第１の方向に延在するデータバス
対（DB0,▲▼０）と、前記第１の方向に対して略垂
直な第２の方向に延在する第１のビット線対（BLm,▲
▼ｍ）と、前記第１のビット線対（BLm,▲▼ｍ）
に隣合うと共に略平行に延在する第２のビット線対（BL
m+2,▲▼m+2）と、前記第１のビット線対（BLm,▲
▼ｍ）に接続される第１のセンスアンプ（30m）
と、前記第２のビット線対（BLm+2,▲▼m+2）に接
続される第２のセンスアンプ（30m+2）と、第１のコラ
ムライン（CLn）上の信号に応じて、前記第１のビット
線対（BLm,▲▼ｍ）と前記データバス対（DB0,▲
▼０）との間を第１、第２の共通ノード
（Ｐm/m＋２，m/m＋２）を介して接続する第１のスイ
ッチ手段対（40m,▲▼ｍ）と、第２のコラムライン
（CLn+1）上の信号に応じて、前記第２のビット線対（B
Lm+2,▲▼m+2）と前記データバス対（DB0,▲▼
０）との間を前記第１、第２の共通ノード
（Ｐm/m＋２，m/m＋２）を介して接続する第２のスイ
ッチ手段対（40m+2,▲▼m+2）とを備え、前記第
１、第２のスイッチ手段対（40m,▲▼m,40m+2,▲
▼m+2）及び前記第１、第２の共通ノード
（Ｐm/m＋２，m/m＋２）を、前記第１のビット線対
（BLm,▲▼ｍ）と前記第２のビット線対（BLm+2,▲
▼m+2）の間、かつ、前記データバス対（DB0,▲
▼０）のそれぞれのデータバス（DB0と▲▼０）
の間に配置している。
（作 用） 本発明によれば、以上のように半導体記憶装置を構成
したので、第１、第２のコラムライン上の信号によって
第１、第２のスイッチ手段対をオン、オフ動作させるこ
とにより、第１、第２の共通ノードを介して、第１、第
２のビット線対とデータバス対との間が接続、遮断さ
れ、該第１、第２のビット線対とデータバス対とのデー
タ転送制御が行える。これにより、従来のものと回路的
には等価的な動作が可能となる。
したので、第１、第２のコラムライン上の信号によって
第１、第２のスイッチ手段対をオン、オフ動作させるこ
とにより、第１、第２の共通ノードを介して、第１、第
２のビット線対とデータバス対との間が接続、遮断さ
れ、該第１、第２のビット線対とデータバス対とのデー
タ転送制御が行える。これにより、従来のものと回路的
には等価的な動作が可能となる。
（実施例） 第１図は本発明の実施例を示すもので、半導体記憶装
置におけるセンスアンプ・データバス間の要部回路図、
及び第４図は第１図中のセンスアンプの回路図である。
置におけるセンスアンプ・データバス間の要部回路図、
及び第４図は第１図中のセンスアンプの回路図である。
第１図はDRAMを示すもので、説明を簡単にするために
４個の第１のセンスアンプ30m、第１のセンスアンプ30
m+1、第２のセンサアンプ30m+2、及び第２のセンスアン
プ30m+3とその付近の回路配線が図示されている。
４個の第１のセンスアンプ30m、第１のセンスアンプ30
m+1、第２のセンサアンプ30m+2、及び第２のセンスアン
プ30m+3とその付近の回路配線が図示されている。
各センスアンプ30m〜30m+3は、第４図に示すように、
２個のNMOS31,32で構成され、一方のNMOS31のドレイン
がビット線BLに、ゲートがビット線▲▼にそれぞれ
接続され、他方のNMOS32のドレインがビット線▲▼
に、ゲートがビット線BLにそれぞれ接続されている。NM
OS31,32の各ソースは、ｓの共通ノードに接続されて
いる。
２個のNMOS31,32で構成され、一方のNMOS31のドレイン
がビット線BLに、ゲートがビット線▲▼にそれぞれ
接続され、他方のNMOS32のドレインがビット線▲▼
に、ゲートがビット線BLにそれぞれ接続されている。NM
OS31,32の各ソースは、ｓの共通ノードに接続されて
いる。
４個のセンスアンプ30m〜30m+3の両端のセンスアンプ
ノード対は、それぞれ第２の方向にかつ略平行に延在す
る第１のビット線対（BLm,▲▼ｍ）、第２のビット
線対（BLm+2,▲▼m+2）、第１のビット線対（B
Lm+1,▲▼m+1）及び第２のビット線対（BLm+3,▲
▼m+3）に接続され、ｓ共通ノードが各ビット線対
（BLx,▲▼x;但し、ｘ＝m,…,m＋３）に対して直交
して縦断している。各ビット線対（BLx,▲▼ｘ）に
は、図示しない行デコーダによって行方向のワード線が
選択され、そのワード線につながるメモリセルが選択さ
れるようにそれぞれ接続されている。第１のビット線対
（BLm,▲▼ｍ）と第２のビット線対（BLm+2,▲
▼m+2）、及び第１のビット線対（BLm+1,▲▼m+1）
と第２のビット線対（BLm+3,▲▼m+3）との各対の
間に、それらと平行に第１のコウムラインCLnと第２の
コラムラインCLn+1が配設されている。
ノード対は、それぞれ第２の方向にかつ略平行に延在す
る第１のビット線対（BLm,▲▼ｍ）、第２のビット
線対（BLm+2,▲▼m+2）、第１のビット線対（B
Lm+1,▲▼m+1）及び第２のビット線対（BLm+3,▲
▼m+3）に接続され、ｓ共通ノードが各ビット線対
（BLx,▲▼x;但し、ｘ＝m,…,m＋３）に対して直交
して縦断している。各ビット線対（BLx,▲▼ｘ）に
は、図示しない行デコーダによって行方向のワード線が
選択され、そのワード線につながるメモリセルが選択さ
れるようにそれぞれ接続されている。第１のビット線対
（BLm,▲▼ｍ）と第２のビット線対（BLm+2,▲
▼m+2）、及び第１のビット線対（BLm+1,▲▼m+1）
と第２のビット線対（BLm+3,▲▼m+3）との各対の
間に、それらと平行に第１のコウムラインCLnと第２の
コラムラインCLn+1が配設されている。
第１のビット線対（BLm,▲▼ｍ）は、それと第２
のビット線対（BLm+2,▲▼m+2）との間に配置され
た第１のスイッチ手段である２個のNMOS40m,▲▼ｍ
の各ソース（またはドレイン）に接続され、そのNMOS40
m,▲▼ｍの各ゲームがコラムラインCLnに共通接続
され、さらに各ドレイン（またはソース）が第１の共通
ノードである共通接点（Ｐm/m＋２）と第２の共通ノー
ドである共通接点（m/m＋２）を介して、前記第２の
方向に対して略垂直な第１の方向に延在するデータバス
対（DB0,▲▼０）に接続されている。同様に、第１
のビット線対（BLm+1,▲▼m+1）は、それと第２の
ビット線対（BLm+3,▲▼m+3）との間に配置された
第１のスイッチ手段対である２個のNMOS40m+1,▲▼
m+1の各ソース（またはドレイン）に接続され、そのNMO
S40m+1,▲▼m+1の各ゲートがコラムラインCLnに共
通接続され、各ドレイン（またはソース）が共通接点
（Ｐｍ＋1/m＋３，ｍ＋1/m＋３）を介して、前記第１
の方向に延在するデータバス対（DB1,▲▼１）にそ
れぞれ接続されている。第２のビット線対（BLm+2,▲
▼m+2）は、それと第１のビット線対（BLm,▲▼
ｍ）との間に配置された第２のスイッチ手段対である２
個のNMOS40m+2,▲▼m+2の各ソース（またはドレイ
ン）に接続され、そのNMOS40m+2,▲▼m+2の各ゲー
トがコラムラインCn+1に共通接続され、各ドレイン（ま
たはソース）が共通接点（Ｐm/m＋２，m/m＋２）を介
してデータバス対（DB0,▲▼０）にそれぞれ接続さ
れている。また、第２のビット線対（BLm+3,▲▼
m+3）は、それと第１のビット線対（BLm+1,▲
▼m+1）との間に配置された第２のスイッチ手段対であ
る２個のNMOS40m+3,▲▼m+3の各ソース（またはド
レイン）に接続され、そのNMOS40m+3,▲▼m+3の各
ゲートがコラムラインCLn+1に共通接続され、各ドレイ
ン（またはソース）が共通接点（Ｐｍ＋1/m＋３，
ｍ＋1/m＋３）を介してデータバス対（DB1,▲
▼１）にそれぞれ接続されている。
のビット線対（BLm+2,▲▼m+2）との間に配置され
た第１のスイッチ手段である２個のNMOS40m,▲▼ｍ
の各ソース（またはドレイン）に接続され、そのNMOS40
m,▲▼ｍの各ゲームがコラムラインCLnに共通接続
され、さらに各ドレイン（またはソース）が第１の共通
ノードである共通接点（Ｐm/m＋２）と第２の共通ノー
ドである共通接点（m/m＋２）を介して、前記第２の
方向に対して略垂直な第１の方向に延在するデータバス
対（DB0,▲▼０）に接続されている。同様に、第１
のビット線対（BLm+1,▲▼m+1）は、それと第２の
ビット線対（BLm+3,▲▼m+3）との間に配置された
第１のスイッチ手段対である２個のNMOS40m+1,▲▼
m+1の各ソース（またはドレイン）に接続され、そのNMO
S40m+1,▲▼m+1の各ゲートがコラムラインCLnに共
通接続され、各ドレイン（またはソース）が共通接点
（Ｐｍ＋1/m＋３，ｍ＋1/m＋３）を介して、前記第１
の方向に延在するデータバス対（DB1,▲▼１）にそ
れぞれ接続されている。第２のビット線対（BLm+2,▲
▼m+2）は、それと第１のビット線対（BLm,▲▼
ｍ）との間に配置された第２のスイッチ手段対である２
個のNMOS40m+2,▲▼m+2の各ソース（またはドレイ
ン）に接続され、そのNMOS40m+2,▲▼m+2の各ゲー
トがコラムラインCn+1に共通接続され、各ドレイン（ま
たはソース）が共通接点（Ｐm/m＋２，m/m＋２）を介
してデータバス対（DB0,▲▼０）にそれぞれ接続さ
れている。また、第２のビット線対（BLm+3,▲▼
m+3）は、それと第１のビット線対（BLm+1,▲
▼m+1）との間に配置された第２のスイッチ手段対であ
る２個のNMOS40m+3,▲▼m+3の各ソース（またはド
レイン）に接続され、そのNMOS40m+3,▲▼m+3の各
ゲートがコラムラインCLn+1に共通接続され、各ドレイ
ン（またはソース）が共通接点（Ｐｍ＋1/m＋３，
ｍ＋1/m＋３）を介してデータバス対（DB1,▲
▼１）にそれぞれ接続されている。
第５図は、第１図の半導体記憶装置をIC化する場合の
レイアウト例を示す図である。
レイアウト例を示す図である。
第５図において、符号50はアクティブ領域、51はジャ
ンクション・ポリSi・オーミック・コンタクト、52はポ
リSi領域、53はポリSi・メタル或いは接合・メタルコン
タクト、54はメタル領域である。
ンクション・ポリSi・オーミック・コンタクト、52はポ
リSi領域、53はポリSi・メタル或いは接合・メタルコン
タクト、54はメタル領域である。
なお、相補関係にあるビット線対（▲▼m,BLm）
と（▲▼m+1,BLm+1）は、第１図に対して互いに入
れ替っている。これは、センスアンプ30m,30m+1を構成
するトランジスタの形成上、そのトランジスタの電極を
逆配置せざるを得ず、センスアンプ構成をひねりが生じ
ているために発生したものであり、単なる製造上の問題
であって本実施例の作用、効果上、何ら問題となるもの
ではない。
と（▲▼m+1,BLm+1）は、第１図に対して互いに入
れ替っている。これは、センスアンプ30m,30m+1を構成
するトランジスタの形成上、そのトランジスタの電極を
逆配置せざるを得ず、センスアンプ構成をひねりが生じ
ているために発生したものであり、単なる製造上の問題
であって本実施例の作用、効果上、何ら問題となるもの
ではない。
以上の構成において、データ読出し動作では、図示し
ない行デコーダで選択されたメモリセルの情報が、セン
スアンプ30m〜30m+3に現われる。すると、ビット線対間
のレベル差は、各センスアンプ30m〜30m+3でそれぞれ増
幅され、セル情報が読取られる。ここで、図示しない列
デコーダにより、例えばコラムラインCLnを選択状態に
し、コラムラインCLn+1を非選択状態にすれば、NMOS4
0m,▲▼m,40m+1,▲▼m+1が導通してセンスアン
プ30m,30m+1が共通接点（Ｐm/m＋２，m/m＋２），
（Ｐｍ＋1/m＋３，ｍ＋1/m＋３）を介してデータバス
対（DB0,▲▼０），（DB1,▲▼１）とそれぞれ
導通し、該センスアンプ30m,30m+1からデータバス対（D
B0,▲▼０），（DB1,▲▼１）へのデータ転送
が行える。
ない行デコーダで選択されたメモリセルの情報が、セン
スアンプ30m〜30m+3に現われる。すると、ビット線対間
のレベル差は、各センスアンプ30m〜30m+3でそれぞれ増
幅され、セル情報が読取られる。ここで、図示しない列
デコーダにより、例えばコラムラインCLnを選択状態に
し、コラムラインCLn+1を非選択状態にすれば、NMOS4
0m,▲▼m,40m+1,▲▼m+1が導通してセンスアン
プ30m,30m+1が共通接点（Ｐm/m＋２，m/m＋２），
（Ｐｍ＋1/m＋３，ｍ＋1/m＋３）を介してデータバス
対（DB0,▲▼０），（DB1,▲▼１）とそれぞれ
導通し、該センスアンプ30m,30m+1からデータバス対（D
B0,▲▼０），（DB1,▲▼１）へのデータ転送
が行える。
逆に、データ書込み動作では、データバス対（DB0,▲
▼０），（DB1,▲▼１）から共通接点（Ｐ
m/m＋２，m/m＋２），（Ｐｍ＋1/m＋３，
ｍ＋1/m＋３）及びNMOS40m,▲▼m,40m+1,▲▼
m+1を介して、センスアンプ30m,30m+1へのデータ転送が
それぞれ行える。転送されたデータは、ビット線対（BL
m,▲▼ｍ），（BLm+1,▲▼m+1）を介して、図
示しない行デコーダで選択されたメモリセルへ書込まれ
る。
▼０），（DB1,▲▼１）から共通接点（Ｐ
m/m＋２，m/m＋２），（Ｐｍ＋1/m＋３，
ｍ＋1/m＋３）及びNMOS40m,▲▼m,40m+1,▲▼
m+1を介して、センスアンプ30m,30m+1へのデータ転送が
それぞれ行える。転送されたデータは、ビット線対（BL
m,▲▼ｍ），（BLm+1,▲▼m+1）を介して、図
示しない行デコーダで選択されたメモリセルへ書込まれ
る。
本実施例では、次のような利点を有している。
第５図のレイアウト例で示すように、センスアンプ部
パターンを挾んでｓへの共通ノード（ジャンクション
・ポリSi・オーミック・コンタクト51）とは反対側に、
データバス対（DB0,▲▼０）或いは（DB1,▲▼
１）への共通ノード（共通接点Ｐm/m＋２，m/m＋２,P
ｍ＋1/m＋３，ｍ＋1/m＋３）で、NMOS40m,▲▼m,
40m+2,▲▼m+2,40m+1,▲▼m+1,40m+3,▲▼
m+3を介してデータバス対（DB0,▲▼０），（DB1,
▲▼１）とビット線対（BLm,▲▼ｍ）〜（BL
m+3,▲▼m+3）とが接続されている。そのため、極
めて少ない面積で結線が行える。つかり、データバス対
（DB0,▲▼０），（DB1,▲▼１）への接続に要
するレイアウト面積を極小に抑えることができる。従っ
て、高密度なVLSIメモリ等のようなビット線ピッチが著
しく狭くなる回路でも、そのレイアウトが可能となる。
パターンを挾んでｓへの共通ノード（ジャンクション
・ポリSi・オーミック・コンタクト51）とは反対側に、
データバス対（DB0,▲▼０）或いは（DB1,▲▼
１）への共通ノード（共通接点Ｐm/m＋２，m/m＋２,P
ｍ＋1/m＋３，ｍ＋1/m＋３）で、NMOS40m,▲▼m,
40m+2,▲▼m+2,40m+1,▲▼m+1,40m+3,▲▼
m+3を介してデータバス対（DB0,▲▼０），（DB1,
▲▼１）とビット線対（BLm,▲▼ｍ）〜（BL
m+3,▲▼m+3）とが接続されている。そのため、極
めて少ない面積で結線が行える。つかり、データバス対
（DB0,▲▼０），（DB1,▲▼１）への接続に要
するレイアウト面積を極小に抑えることができる。従っ
て、高密度なVLSIメモリ等のようなビット線ピッチが著
しく狭くなる回路でも、そのレイアウトが可能となる。
なお、本発明は図示の実施例に限定されず、例えばセ
ンスアンプ30m〜30m+3を第４図の回路構成以外の回路で
構成したり、スイッチ手段をNMOS40m,▲▼ｍ〜40
m+3,▲▼m+3以外のトランジスタで構成したり、セ
ンスアンプノードから直接スイッチ手段を接続したり、
あるいはビット線対数や第５図のレイアウト例等を図示
以外のものに変形したり、さらに本発明をスタテックRA
M等の他の半導体記憶装置に適用する等、種々の変形が
可能である。
ンスアンプ30m〜30m+3を第４図の回路構成以外の回路で
構成したり、スイッチ手段をNMOS40m,▲▼ｍ〜40
m+3,▲▼m+3以外のトランジスタで構成したり、セ
ンスアンプノードから直接スイッチ手段を接続したり、
あるいはビット線対数や第５図のレイアウト例等を図示
以外のものに変形したり、さらに本発明をスタテックRA
M等の他の半導体記憶装置に適用する等、種々の変形が
可能である。
（発明の効果） 以上詳細に説明したように、本発明によれば、第１、
第２のスイッチ手段対及び第１、第２の共通ノードを、
第１のビット線対と第２のビット線対の間、かつ、デー
タバス対のそれぞれのデータバスの間に配置したので、
高密度なVLSIメモリ等のような各ビット線の線間ピッチ
が著しく狭くなる回路でも、ピッチ内のレイアウトが容
易になって面積の低減化が可能となる。
第２のスイッチ手段対及び第１、第２の共通ノードを、
第１のビット線対と第２のビット線対の間、かつ、デー
タバス対のそれぞれのデータバスの間に配置したので、
高密度なVLSIメモリ等のような各ビット線の線間ピッチ
が著しく狭くなる回路でも、ピッチ内のレイアウトが容
易になって面積の低減化が可能となる。
第１図は本発明の実施例を示す半導体記憶装置の要部回
路図、第２図は従来の半導体記憶装置の要部回路図、第
３図は第２図中のセンスアンプの回路図、第４図は第１
図中のセンスアンプの回路図、第５図は第１図のレイア
ウト例を示す図である。 30m〜30m+3……センスアンプ、40m,▲▼ｍ〜40m+3,
▲▼m+3……NMOS、BLm,▲▼ｍ〜BLm+3,▲
▼m+3……ビット線対、CLn,CLn+1……コラムライン、DB
0,▲▼0,DB1,▲▼１……データバス対、Ｐ
m/m＋２，m/m＋２,Pｍ＋1/m＋３，ｍ＋1/m＋３……
共通接点、ｓ……センスアンプ活性化信号。
路図、第２図は従来の半導体記憶装置の要部回路図、第
３図は第２図中のセンスアンプの回路図、第４図は第１
図中のセンスアンプの回路図、第５図は第１図のレイア
ウト例を示す図である。 30m〜30m+3……センスアンプ、40m,▲▼ｍ〜40m+3,
▲▼m+3……NMOS、BLm,▲▼ｍ〜BLm+3,▲
▼m+3……ビット線対、CLn,CLn+1……コラムライン、DB
0,▲▼0,DB1,▲▼１……データバス対、Ｐ
m/m＋２，m/m＋２,Pｍ＋1/m＋３，ｍ＋1/m＋３……
共通接点、ｓ……センスアンプ活性化信号。
Claims (1)
- 【請求項１】第１の方向に延在するデータバス対と、 前記第１の方向に対して略垂直な第２の方向に延在する
第１のビット線対と、 前記第１のビット線対に隣合うと共に略平行に延在する
第２のビット線対と、 前記第１のビット線対に接続される第１のセンスアンプ
と、 前記第２のビット線対に接続される第２のセンスアンプ
と、 第１のコラムライン上の信号に応じて、前記第１のビッ
ト線対と前記データバス対との間を第１、第２の共通ノ
ードを介して接続する第１のスイッチ手段対と、 第２のコラムライン上の信号に応じて、前記第２のビッ
ト線対と前記データバス対との間を前記第１、第２の共
通ノードを介して接続する第２のスイッチ手段とを備
え、 前記第１、第２のスイッチ手段対及び前記第１、第２の
共通ノードを、前記第１のビット線対と前記第２のビッ
ト線対の間、かつ、前記データバス対のそれぞれのデー
タバスの間に配置したことを特徴とする半導体記憶装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018253A JP2938493B2 (ja) | 1990-01-29 | 1990-01-29 | 半導体記憶装置 |
| KR1019910000947A KR100214436B1 (ko) | 1990-01-29 | 1991-01-21 | 반도체 기억장치 |
| US07/647,441 US5216634A (en) | 1990-01-29 | 1991-01-29 | Semiconductor memory device |
| EP91101164A EP0441231B1 (en) | 1990-01-29 | 1991-01-29 | Semiconductor memory device |
| DE69119252T DE69119252T2 (de) | 1990-01-29 | 1991-01-29 | Halbleiterspeicheranordnung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018253A JP2938493B2 (ja) | 1990-01-29 | 1990-01-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03222188A JPH03222188A (ja) | 1991-10-01 |
| JP2938493B2 true JP2938493B2 (ja) | 1999-08-23 |
Family
ID=11966520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2018253A Expired - Fee Related JP2938493B2 (ja) | 1990-01-29 | 1990-01-29 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5216634A (ja) |
| EP (1) | EP0441231B1 (ja) |
| JP (1) | JP2938493B2 (ja) |
| KR (1) | KR100214436B1 (ja) |
| DE (1) | DE69119252T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3129336B2 (ja) * | 1991-12-09 | 2001-01-29 | 沖電気工業株式会社 | 半導体記憶装置 |
| JPH0973791A (ja) * | 1995-09-06 | 1997-03-18 | Fujitsu Ltd | 増幅器 |
| US5831912A (en) * | 1997-09-26 | 1998-11-03 | Siemens Aktiengesellschaft | Semiconductor memory having space-efficient layout |
| US6504246B2 (en) * | 1999-10-12 | 2003-01-07 | Motorola, Inc. | Integrated circuit having a balanced twist for differential signal lines |
| KR100525460B1 (ko) * | 2003-05-23 | 2005-10-31 | (주)실리콘세븐 | 2개의 메모리 블락 사이에 3개의 센스앰프를 가지며,인출과 기입 동작 구간이 분리되는 리프레쉬 동작을수행하는 에스램 호환 메모리 및 그 구동방법 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4239993A (en) * | 1978-09-22 | 1980-12-16 | Texas Instruments Incorporated | High performance dynamic sense amplifier with active loads |
| JPS5755592A (en) * | 1980-09-18 | 1982-04-02 | Nec Corp | Memory device |
| JPS57111061A (en) * | 1980-12-26 | 1982-07-10 | Fujitsu Ltd | Semiconductor memory unit |
| JPH0664907B2 (ja) * | 1985-06-26 | 1994-08-22 | 株式会社日立製作所 | ダイナミツク型ｒａｍ |
| US4791616A (en) * | 1985-07-10 | 1988-12-13 | Fujitsu Limited | Semiconductor memory device |
| EP0344752B1 (en) * | 1988-06-01 | 1993-03-10 | Nec Corporation | Semiconductor memory device with high speed sensing facility |
| KR910001744A (ko) * | 1988-06-14 | 1991-01-31 | 미다 가쓰시게 | 반도체 기억장치 |
-
1990
- 1990-01-29 JP JP2018253A patent/JP2938493B2/ja not_active Expired - Fee Related
-
1991
- 1991-01-21 KR KR1019910000947A patent/KR100214436B1/ko not_active IP Right Cessation
- 1991-01-29 US US07/647,441 patent/US5216634A/en not_active Expired - Lifetime
- 1991-01-29 EP EP91101164A patent/EP0441231B1/en not_active Expired - Lifetime
- 1991-01-29 DE DE69119252T patent/DE69119252T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0441231A3 (en) | 1992-11-19 |
| US5216634A (en) | 1993-06-01 |
| JPH03222188A (ja) | 1991-10-01 |
| KR100214436B1 (ko) | 1999-08-02 |
| EP0441231B1 (en) | 1996-05-08 |
| DE69119252D1 (de) | 1996-06-13 |
| EP0441231A2 (en) | 1991-08-14 |
| KR910014941A (ko) | 1991-08-31 |
| DE69119252T2 (de) | 1997-01-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6522565B2 (en) | Semiconductor storage device | |
| KR100546307B1 (ko) | 글로벌 입출력라인을 프리차지 및/또는 이퀄라이징하기위한 프리차지 회로를 구비하는 반도체 장치 및프리차지 및/또는 이퀄라이즈하는 트랜지스터의 레이아웃 | |
| US5815428A (en) | Semiconductor memory device having hierarchical bit line structure | |
| US5097440A (en) | Semiconductor memory device comprising a plurality of memory arrays with improved peripheral circuit location and interconnection arrangement | |
| US6169684B1 (en) | Semiconductor memory device | |
| US8310853B2 (en) | Layout structure of bit line sense amplifiers for a semiconductor memory device | |
| US6859384B2 (en) | Semiconductor memory device having two-transistor, one-capacitor type memory cells of high data holding characteristic | |
| JP3212795B2 (ja) | ダイナミック型半導体記憶装置 | |
| JP3529534B2 (ja) | 半導体記憶装置 | |
| US6094390A (en) | Semiconductor memory device with column gate and equalizer circuitry | |
| JP2938493B2 (ja) | 半導体記憶装置 | |
| US5375097A (en) | Segmented bus architecture for improving speed in integrated circuit memories | |
| US6987698B2 (en) | Semiconductor memory having dummy regions in memory cell array | |
| US6278647B1 (en) | Semiconductor memory device having multi-bank and global data bus | |
| US6215690B1 (en) | Semiconductor memory devices having shared data line contacts | |
| JP3226579B2 (ja) | 半導体記憶装置 | |
| US7403408B2 (en) | Semiconductor memory device and semiconductor device | |
| JPH0554634A (ja) | 半導体メモリ装置 | |
| KR20020071181A (ko) | 계층적 비트 라인 구조를 갖는 반도체 메모리 소자 | |
| KR100569565B1 (ko) | 분할 비트라인 구동장치 | |
| JP2848627B2 (ja) | ダイナミック型半導体記憶装置 | |
| JPH05274871A (ja) | メモリ構造 | |
| JP3129459B2 (ja) | 半導体装置 | |
| JPS6122649A (ja) | ゲ−トアレイｌｓｉ装置 | |
| JP2720104B2 (ja) | 半導体集積回路装置のメモリセル回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |