KR100569565B1 - 분할 비트라인 구동장치 - Google Patents

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Abstract

본 발명은 반도체 메모리장치에서 사용되는 분할 비트라인 구동장치에 관한 것으로, 특히 폴디드 비트라인 구조로 연결된 비트라인쌍을 중간분할하고 중간분할된 두 비트라인쌍 사이에 각각의 스위칭소자를 삽입하여 이들 스위칭소자들에 의해 금속 배선쌍을 비트라인 센스앰프에 선택적으로 연결함으로써 Cb : Cs비를 개선하여 센싱시의 오동작을 방지할 뿐만 아니라, 상기 금속 배선쌍을 비트라인 센스앰프에 연결하지 않는 방향의 분할 비트라인쌍에 대해서도 더미 금속배선쌍을 연결함으로써 센싱시 비트라인쌍의 캐패시턴스 매칭을 실현하도록 한 분할 비트라인 구동장치에 관한 것이다.

Description

분할 비트라인 구동장치{Shared bit line driver}
도 1 은 종래의 비트라인 구동장치를 개략적으로 나타낸 구성도
도 2 는 본 발명의 제1 실시예에 따른 분할 비트라인 구동장치의 구성도
도 3 은 본 발명의 제2 실시예에 따른 분할 비트라인 구동장치의 구성도
< 도면의 주요부분에 대한 부호의 설명 >
10: 비트라인 센스앰프 20, 21: 스위칭부
seg_BL: 분할 비트라인 met_BL: 금속 배선
본 발명은 반도체 메모리장치에서 사용되는 분할 비트라인 구동장치에 관한 것으로, 보다 상세하게는 중간분할된 비트라인쌍 사이에 삽입된 스위칭소자에 의해 금속 배선쌍을 비트라인 센스앰프에 선택적으로 연결함으로써 Cb : Cs비를 개선하여 센싱시의 오동작을 방지하고, 상기 금속 배선쌍을 비트라인 센스앰프에 연결하지 않는 분할 비트라인쌍에 대해서도 더미 금속배선을 연걸하여 센싱시 비트라인쌍의 캐패시턴스 매칭을 제공하도록 한 분할 비트라인 구동장치에 관한 것이다.
일반적으로, 한쌍의 비트라인이 셀 어레이에 상호평행으로 연결되며 각각의 비트라인에는 128개의 셀이 접속되어지는데, 동일 비트라인에 접속된 다수의 셀들에는 서로다른 워드라인이 연결되어진다.
또한, 비트라인쌍의 1/2Vcc 프리차지를 위한 전압선 및 제어선이 상기 비트라인 센스앰프의 반대쪽에 위치하게 되는데, 이러한 구성법을 '폴디드 비트라인(folded bit line) 구조'라 한다.
도 1 은 종래의 비트라인 구동장치를 나타낸 회로 구성도로, CMOS래치형 크로스 커플구조(상세 회로구성은 도시되지 않음)의 비트라인 센스앰프(10)와, 상기 비트라인 센스앰프(10) 양측에 각각 상호 평행하게 연결되는 두쌍의 글로벌 비트라인쌍(BL0와 /BL0, BL1와 /BL1)과, 상기 각 글로벌 비트라인(BL0와 /BL0, BL1와 /BL1)상의 소정의 위치에 연결되며 각각 비트라인 분리 제어신호(BISi, BISj)에 의해 선택적으로 턴-온되어 비트라인 센스앰프(10)에 데이타를 전달시키는 스위칭소자로서의 NMOS 트랜지스터(T0∼T3)를 구비하여 구성된다.
상기 구성을 갖는 종래의 비트라인 구동장치는 대기 및 활성화상태에서 상기 비트라인 분리 제어신호(BISi, BISj)가 로우 어드레스신호 및 라스신호(RAS: row address strobe)의 제어하에 딜레이된 신호에 의해 동작제어되며 이를 다음의 표 1 에 간단히 도시하기로 한다.
<표 1>
BISi(대기시) BISi(활성화시) BISj(대기시) BISj(활성화시)
WL 0 (디스에이블) 로직하이 * 로직하이 *
WL 0 (인에이블) * 로직하이 * 로직로우
(*는 해당사항 없음)
상기 표 1 을 통해 알 수 있듯이, 로오 어드레스가 디스에이블상태로 인가되는 대기모드시에는 '로직하이'레벨의 고전압이 비트라인 분리 제어신호(BISi, BISj)로 인가되어지면서 상기 스위칭소자(T0 내지 T3)가 모두 턴-온되어, 상기 비트라인(BL0, /BL0, BL1, /BL1) 모두가 비트라인 센스앰프(10)에 연결된 상태로 대기하게 된다.
이 상태에서 로오 어드레스(row address)가 입력되어 한 워드라인(WL0 라고 가정하자)이 활성화되면, 이에 대응하는 비트라인 분리 제어신호(BISi)만이 '로직하이'레벨을 유지하게 되고 나머지 비트라인 분리 제어신호(동 도면의 경우에는 BISj)는 '로직로우'레벨로 전이되면서, 이들 비트라인 분리 제어신호들(BISi, BISj)의 상태에 따라 동 도면에서 센스앰프(10)의 좌측에 위치하는 2개의 스위칭소자(T0, T1)는 턴-온되고, 반대로 우측에 위치하는 2개의 스위칭소자(T2, T3)는 턴-오프되어진다.
이에 따라, 일측 비트라인쌍(BL0, /BL0)은 상기 비트라인 센스앰프(10)에 연결되고, 나머지 비트라인쌍(BL1, /BL1)은 그 연결이 끊기게 된다.
이때, 활성화되는 워드라인이 WL0이기 때문에, 최종적으로 비트라인 센스앰프(10)에 전달되는 데이타는 비트라인(BL0)에 실린 데이타가 된다.
그런데, 상기 동작에 의해 비트라인을 구동하는 종래의 비트라인 구동장치는 하나의 글로벌 비트라인에 제한된 수의 메모리 셀을 연결할 수 밖에 없는 사정으로 인해, 결과적으로 비트라인 센스앰프(10) 어레이수가 증가되면서 설계면적에 부담을 가하게 되는 문제점이 있다.
참고적으로, 예를들어 0.18μm 64M SDRAM의 Cb : Cs 비(여기서, C 는 캐패시턴스, b 는 비트라인 그리고, s 는 메모리 셀의 저장노드 전위를 나타냄)가 512 로오(256 개의 셀이 비트라인에 연결됨을 의미함)를 사용시 약 8.8 :1 이 되는데, 1024로오(512개의 셀이 비트라인에 연결됨을 의미함)를 사용하면 그 비가 약 17.6 : 1 로 증가되면서 비트라인 센스앰프의 부담이 커지게 되어 동작특성이 나빠지게 되는 것이다. 이에따라, 비트라인 센스앰프(10)의 증가가 필수적으로 요구되면서, 설계면적에 부담을 가하게 되는 문제점이 발생한다.
본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 Cb : Cs비를 개선하여 비트라인 센스앰프 증가에 따른 설계면적 부담을 제거하도록 한 분할 비트라인 구동장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 분할 비트라인 구동장치는 폴디드 비트라인 구조를 갖는 반도체 메모리 장치에 있어서, 비트라인 센스앰프에 인접한 다수의 비트라인 쌍을 포함하는 제 1 비트라인 그룹; 비트라인 센스앰프에 원접한 다수의 비트라인 쌍을 포함하는 제 2 비트라인 그룹; 제 1 비트라인 그룹의 상부층에 제 1 비트라인 그룹과 평행하게 배치되어 비트라인 센스앰프와 연결되는 금속 배선쌍; 및 비트라인 분리 제어신호에 따라 제 1 비트라인 그룹과 제 2 비트라인 그룹을 선택적으로 금속 배선쌍에 연결하는 스위칭부를 구비하는 것을 특징으로 한다.
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또한, 본 발명의 또 다른 실시예에 따른 분할 비트라인 구동장치는 제 2 비트라인 그룹의 상부층에 제 2 비트라인 그룹과 평행하게 배치되어 금속 배선쌍과 연결되는 더미 금속배선 쌍을 추가로 구비하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2 는 본 발명의 제1 실시예에 따른 분할 비트라인 구동장치의 구성도를 도시한 것으로, 폴디드 비트라인 구조로 이루어진 CMOS 래치형 비트라인 센스앰프(10)와, 상기 비트라인 센스앰프(10)의 양측에 상호 병렬로 연결된 각각의 비트라인쌍이 중간분할되어 상기 비트라인 센스앰프(10)에 근접하여 위치하게 되는 제1 비트라인 그룹(좌측 seg_BL1과 /seg_BL1, 우측 seg_BL3과 /seg_BL3)과, 상기 비트라인쌍이 중간분할되어 상기 제1 비트라인 그룹(좌측 seg_BL1과 /seg_BL1, 우측 seg_BL3과 /seg_BL3)과는 병렬로 상기 비트라인 센스앰프(10)에 상대적으로 원접하여 위치하게 되는 제2 비트라인 그룹(좌측 seg_BL0과 /seg_BL0, 우측 seg_BL2과 /seg_BL2)과, 상기 제1 비트라인 그룹(좌측 seg_BL1과 /seg_BL1, 우측 seg_BL3과 /seg_BL3)의 상부에 평행 배선구조를 갖고 배치되어 상기 비트라인 센스앰프(10)에 직접 연결되는 금속배선쌍(좌측 met_BL0과 /met_BL0 , 우측 met_BL1과 /met_BL1)과, 상기 금속배선쌍(좌측 met_BL0과 /met_BL0 , 우측 met_BL1과 /met_BL1)을 매개로 상기 제1 및 제2 비트라인 그룹의 사이에 연결되며, 각 비트라인 분리 제어신호(BIS0 내지 BIS3)에 의해 선택적으로 스위칭되어 해당 비트라인을 상기 금속배선쌍에 직접 연결시키는 스위칭부(20, 21)를 구비하여 구성된다.
동 도면의 경우, 상기 비트라인 센스앰프(10)의 양측에 배치된 각 스위칭부(20, 21)는 각 비트라인 분리 제어신호가 각각의 게이트단으로 인가되며, 소오스단은 각각 제1 및 제2 비트라인 그룹에 선택적으로 연결되고, 각각의 드레인단은 상기 금속배선쌍에 의해 공통연결되는 두 모스 트랜지스터들을 단일 비트라인마다 접속시켜 구성한다.
이하, 상기 구성을 갖는 본 발명에 따른 분할 비트라인 구동장치의 동작을 도면을 참조하며 자세히 살펴보기로 한다.
우선, 그 대기 및 활성화 모드시의 비트라인 분리 제어신호(BIS0∼BIS3)의 상태는 입력되는 비트라인 센스앰프의 글로벌 신호(라스 제어하에 딜레이된 신호) 및 해당 로오 어드레스에 따라 다음의 표 2 및 표 3 에 각각 도시된 바와 같은 로직상태를 갖게 되며, 설명의 반복을 피하기 위해 2개의 워드라인 상태에 대해서만 도시하기로 한다.
<표 2>
BIS0 BIS1 BIS2 BIS3
대기시 활성화시 대기시 활성화시 대기시 활성화시 대기시 활성화시
WL0디스 에이블 H * H * H * H *
WL0 인에이블 * H * L * L * L
<표 3>
BIS0 BIS1 BIS2 BIS3
대기시 활성화시 대기시 활성화시 대기시 활성화시 대기시 활성화시
WL3디스 에이블 H * H * H * H *
WL3 인에이블 * L * H * L * L
(각 * 는 해당사항 없음)
상기 표 2 와 표 3 을 통해 알 수 있듯이, 로오 어드레스가 디스에이블상태로 인가되는 대기모드시에는 '로직하이' 레벨의 고전압이 비트라인 분리 제어신호(BIS0∼BIS3)로 인가되어지게 되면서 상기 스위칭부(20, 21)내 모스 트랜지스터들(T0 내지 T7)이 모두 턴-온되어, 모든 분할 비트라인(seg_BL0∼seg_BL3, /seg_BL0∼/seg_BL3)이 비트라인 센스앰프(10)에 연결된 상태로 대기하게 된다.
그런데, 이 상태에서 로오 어드레스가 입력되어 한 워드라인(표 2 에 도시된 경우를 예로들어 'WL0' 라고 가정하자)이 활성화되면, 이에 대응하는 비트라인 분리 제어신호(BIS0)만이 '로직하이'레벨을 유지하게 되고 그 외의 비트라인 분리 제어신호(BIS1∼BIS3)는 '로직로우'레벨로 전이되면서 상기 비트라인 분리신호(BIS0)가 게이트단으로 인가되는 스위칭소자로서의 NMOS트랜지스터(T0, T1)만이 턴-온되게 된다.
그 결과, 양측단부에 연결되어 있는 분할 비트라인(seg_BL0, /seg_BL0)만이 상기 데이타 센스앰프(10)에 상기 금속배선쌍(met_BL0, /met_BL0)을 거쳐 접속되어 해당 비트라인에 실린 데이타를 상기 비트라인 센스앰프(10)에 실게 되며, 나머지 분할 비트라인쌍(seg_BL<1:3>, /seg_BL<1:3>)의 경우 모두 상기 데이타 센스앰프(10)로부터 분리된다.
기타 다른 로오 어드레스의 입력으로 인해 활성화되는 워드라인이 바뀌는 경우에도 이와 동일한 동작에 의해 비트라인 분리가 이루어지므로, 자세한 동작설명은 중복설명을 피하기 위해 생략하기로 한다.
도 3 은 본 발명의 제2 실시예에 따른 분할 비트라인 구동장치를 나타낸 회로 구성도로, 도 2 에 도시된 분할 비트라인 구동장치의 기본 회로구성에서 상기 제2 비트라인 그룹(좌측 seg_BL0과 /seg_BL0, 우측 seg_BL2과 /seg_BL2)의 상부에 평행 배선구조를 갖고 배치되어 상기 금속 배선쌍에 각각 접속되는 더미 금속배선쌍(dummy_met<0:1>, /dummy_met<0:1>)을 추가로 구비하여 구성한다.
동 도면의 경우, 통상적으로 512개의 메모리 셀이 접속되는 비트라인의 경우 그 위에 메탈배선쌍이 존재할 경우 상호간의 캐패시턴스 비는 약 4 : 1 정도가 되는데, 이와 같은 캐패시턴스 차를 보상하기 위해 비트라인 센스앰프(10)로부터 상대적으로 멀리 위치하게 되는 제2 비트라인 그룹에 대해서도 그 상부에 더미 금속배선쌍을 추가로 구비하여 구성한 것을 나타낸다.
상기 구성을 갖는 분할 비트라인 구동장치의 동작은 도 2 에 도시된 본 발명의 제1 실시예에서와 동일하므로 자세한 동작설명은 생략하기로 한다.
이상에서 설명한 바와같이 본 발명에 따른 분할 비트라인 구동장치에 의하면, Cb : Cs 비를 개선하여 메모리 셀 어레이의 센싱시 오동작을 대폭 감소시킬 수 있는 매우 뛰어난 효과가 있다.
또한, 분할된 비트라인 구조의 사용에 따른 비트라인 센스앰프 어레이의 수를 대폭 감소시킬 수 있게 되어, 칩 설계시 요구되는 면적부담을 대폭 감소시킬 수 있는 매우 뛰어난 효과가 있다.
부가적으로, 각 비트라인 센스앰프에 멀리 위치한 분할 비트라인 그룹에 대해서도 그 상부에 더미 금속배선쌍을 구비함으로써, 해당 비트라인 센스앰프의 오동작 개선과 더불어 공정과정에서도 셀 어레이 위의 패턴 형성시 하부 패턴을 일정하게 할 수 있게 되어 해당 금속패턴 형성시의 일드향상을 꾀할 수 있게 되는 매우 뛰어나 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (2)

  1. 폴디드 비트라인 구조를 갖는 반도체 메모리 장치에 있어서,
    비트라인 센스앰프에 인접한 다수의 비트라인 쌍을 포함하는 제 1 비트라인 그룹;
    상기 비트라인 센스앰프에 원접한 다수의 비트라인 쌍을 포함하는 제 2 비트라인 그룹;
    상기 제 1 비트라인 그룹의 상부층에 상기 제 1 비트라인 그룹과 평행하게 배치되어 상기 비트라인 센스앰프와 연결되는 금속 배선쌍; 및
    비트라인 분리 제어신호에 따라 상기 제 1 비트라인 그룹과 상기 제 2 비트라인 그룹을 선택적으로 상기 금속 배선쌍에 연결하는 스위칭부
    를 포함하는 것을 특징으로 하는 분할 비트라인 구동장치.
  2. 제 1 항에 있어서,
    상기 제 2 비트라인 그룹의 상부층에 상기 제 2 비트라인 그룹과 평행하게 배치되어 상기 금속 배선쌍과 연결되는 더미 금속배선 쌍을 더 포함하는 것을 특징으로 하는 분할 비트라인 구동장치.
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