KR20000006537A

KR20000006537A - 단일프리차지소자를갖는인터리브센스증폭기

Info

Publication number: KR20000006537A
Application number: KR1019990025108A
Authority: KR
Inventors: 토마스 보겔상; 마이크 킬리안
Original assignee: 칼 하인쯔 호르닝어; 지멘스 악티엔게젤샤프트
Priority date: 1998-06-29
Filing date: 1999-06-29
Publication date: 2000-01-25
Also published as: JP2000030459A; KR100633653B1; US6049492A; EP0969473A1; TW429378B; CN1145969C; DE69936119T2; EP0969473B1; CN1241002A; DE69936119D1

Abstract

본 발명은 단일 프리차지 디바이스를 갖는 인터리브 센스 증폭기에 관한 것으로, 종래 센스 증폭기 회로의 간략화 뿐만 아니라 센스 증폭기 회로에 의해 차지되는 영역을 감소를 제공함으로써 칩 사이즈 감소를 가져온다. 프리차지 디바이스가 센스 증폭기의 한측면에만 제공되는데, 센스 증폭기에 결합되는 비트 라인쌍 세트를 둘다 균등화/프리차지 동작동안 공통 전압으로 충전하는데 사용된다. 부가적으로, 프리차지 디바이스를 포함하는 트랜지스터의 저항이 증가되어, 프리차지 트랜지스터가 비트 라인쌍과 프리차지 네트 사이의 전류 흐름을 제한하기 위해 사용될 수 있으며, 종래 센스 증폭기 장치에서의 부가적 누설 리미터의 필요성을 제거한다. 그러므로, 컴팩트하고 간단한 센스 증폭기 구조가 실현된다.

Description

단일 프리차지 소자를 갖는 인터리브 센스 증폭기 {AN INTERLEAVED SENSE AMPLIFIER WITH A SINGLE-SIDED PRECHARGE DEVICE}

본 발명은 일반적으로 반도체 메모리 소자에 관한 것으로서, 특히 간략화 뿐만 아니라 종래 센스 증폭기 회로가 차지하는 영역의 감소를 제공하여 칩 사이즈 감소를 가져올 수 있는 단일 프리차지 소자를 갖는 인터리브 센스 증폭기에 관한 것이다.

현재, 다이내믹 랜덤 액세스 메모리(DRAM)와 같은 많은 다이내믹 반도체 메모리 소자는 폴드형 비트라인, 인터리브 센스 증폭기 배열을 사용하므로, 쌍을 이룬 비트라인의 2개 세트(다수의 쌍을 이룬 비트라인으로부터)가 단일 센스 증폭기에 결합되어 공유된다. 도 1를 참조하면, 종래 인터리브 센스 증폭기를 위한 구성의 DRAM에서의 대표적인 부분이 회로도로 도시되어 있다. 일반적으로, 각각의 비트라인 쌍("BL")은 트루 비트라인("BLt")과 보수 비트라인("BLc")을 포함하는데, 상기 BLt와 BLc는 각각 DRAM를 포함하는 메모리 어레이(도시 안됨)내의 다수의 다이내믹 메모리 셀(도시 안됨)에 연결된다. 종래 기술에 공지된 바와 같이, 각각의 메모리 셀은 셀이 로직 "1" 또는 로직 "0" 상태에 있는지를 나타내는 전하를 저장하기 위한 캐패시터(도시 안됨)를 포함한다.

도 1에 도시된 부분은 BLta(0)-BLca(0)("상부 왼쪽 비트라인쌍), BLta(2)-BLca(2)("하부 왼쪽 비트라인쌍), BLtb(0)-BLcb(0)("상부 오른쪽 비트라인쌍), 및 BLtb(2)-BLcb(2)("하부 오른쪽 비트라인쌍)으로서 표현되는 4개의 비트라인쌍을 가진다. 상기 상부 왼쪽 비트라인쌍은 절연 트랜지스터(T4와 T5)를 통하여 센스 증폭기(S1)의 한쪽에 결합된다. 상기 상부 오른쪽 비트라인쌍은 절연트랜지스터(T12와 T13)를 통하여 센스 증폭기(S1)의 다른쪽에 결합된다. 유사하게, 상기 하부 왼쪽 비트라인쌍은 절연 트랜지스터(T23과 T24)를 통해 센스 증폭기(S1)의 한쪽에 결합되고, 상기 하부 오른쪽 비트라인쌍은 절연 트랜지스터(T31와 T32)를 통해 센스 증폭기(S2)의 다른쪽에 결합된다. 상기 절연 트랜지스터 쌍(T4, T5)(T23, T24)은 MUXa 신호 라인에 결합되고 절연 트랜지스터쌍(T12, T13)(T31, T32)은 MUXb 신호 라인에 결합된다. MUXa 신호에 응답하여, 절연 트랜지스터(T4와 T5)는 센스 증폭기(S1)에 상부 왼쪽 비트라인쌍을 결합하도록 에너자이징되고, 절연 트랜지스터(T23와 T24)는 센스 증폭기(S2)에 하부 왼쪽 비트라인쌍을 결합하도록 에너자이징된다. 마찬가지로, MUXb 신호는 절연 트랜지스터(T12와 T13)가 상부 오른쪽 비트라인쌍을 센스 증폭기(S1)에 결합하도록 하고 절연 트랜지스터(T31와 T32)가 하부 오른쪽 비트라인쌍을 센스 증폭기(S2)에 결합하도록 한다.

상기 센스 증폭기(S1과 S2)는 각각 N-센스 교차결합된 래치(예를 들면, S1의 트랜지스터(T8고 T9)와 S2의 트랜지스터(T27과 T28))와 P-센스 교차결합된 래치(예를 들면, S1의 트랜지스터(T10과 T11)와 S2의 트랜지스터(T29과 T30))를 포함한다. 상기 N-센스 래치는 NCS 신호에 응답하여 동작하고 P-센스 래치는 각각의 센스 증폭기가 비트라인쌍중 선택된 것들(예를 들면, S1에 대한 센스 증폭기 노드 SAt(0)와 SAc(0) 및 S2에 대한 노드 SAt(2)와 SAc(2)) 사이의 전위차를 센싱하여 증폭시키도록 하는 PCS 신호에 응답하여 동작한다. 부가적으로, 각각의 센스 증폭기는 예를 들어 CSL(칼럼 선택) 신호에 응답하여 센스 증폭기 S1 노드를 로컬 데이터 라인 LDQt(0)와 LDQc(0)에 결합하고 센스 증폭기 S2 노드를 로컬 데이터 라인 LDQt(2)와 LDQc(2)에 결합시키는 S1에 대한 트랜지스터(T6와 T7) 및 S2에 대한 트랜지스터(T25와 T26)와 같은 비트 스위치를 포함한다.

도 1의 회로는 4개의 프리차지 소자(P1, P2, P3, P4)를 포함한다. 상기 프리차지 소자(P1)(프리차징 트랜지스터 T1과 T3 및 균등화 트랜지스터 T3로 이루어짐)는 상부 왼쪽 비트라인쌍(BLta(0)와 BLca(0)) 사이에 결합되고, 상부 왼쪽 비트라인쌍을 서로 단락시키고 균등화/프리차지 동작동안 공통 전압 레벨로 상기 쌍을 프리차징함으로써 동작한다. 상기 프리차지 소자(P2)(프리차징 트랜지스터 T14과 T15 및 균등화 트랜지스터 T16로 이루어짐)는 상부 오른쪽 비트라인쌍(BLtb(0)와 BLcb(0)) 사이에 결합되고, 마찬가지로 상부 오른쪽 비트라인쌍을 서로 단락시키고 균등화/프리차지 동작 동안 공통 전압 레벨로 상기 쌍을 프리차징함으로써 동작한다. 상기 프리차지 소자(P3)(프리차징 트랜지스터 T17과 T18) 및 프리차지 소자(P4)(트랜지스터 T20, T21 및 T22)는 하부 왼쪽 비트라인쌍과 하부 오른쪽 비트라인쌍에 결합되고, P1와 P2에 대해 이미 개시된 바와 같이 유사한 방법으로 동작한다. 상기 균등화 트랜지스터(T3와 T19)는 균등화 신호(EQLa)에 응답하고 트랜지스터(T16와 T20)는 균등화 신호(EQLb)에 응답한다.

누설 리미터 소자(LL1)가 균등화/프리차지 동작 동안 전압 소스(VBLEQ)에 의해 공급된 프리차지 전류를 제한하기 위해 프리차지 소자(P1과 P3)에 효율적으로 결합된다. 마찬가지로, 누설 리미터 소자(LL2)가 균등화/프리차지 동작 동안 전압 소스(VBLEQ)에 의해 공급된 프리차지 전류를 제한하기 위해 프리차지 소자(P3과P4)에 효율적으로 결합된다. 더욱이, 워드라인-비트라인 단락으로 전류 경로가 접지된 워드라인으로부터 상기 단락을 통해 비트라인까지 그리고 비트라인으로부터 대응하는 프리차지 소자를 통해 VBELQ 프리차지 네트(예를 들면, 칩상의 모든 센스 증폭기에 프리차지 전압 VBELQ를 공급하는 배선)까지 형성되는 경우에, 상기 누설 리미터 소자는 대응하는 프리차지 소자와 VBELQ 프리차지 네트 사이의 경로에 저항을 부가시킨다. 결론적으로, 워드라인-비트라인 단락으로 초래되는 대기 누설 전류의 흐름은 프리차지 소자와 VBELQ 프리차지 네트 사이의 경우에 배치되는 누설 리미터 소자에 의해 제공되는 저항에 의해 제한된다.

도 1의 회로는 일반적으로 다음과 같이 동작한다. 판독동작 동안이라고 가정하면, 메모리 어레이(도시 안됨)의 선택된 메모리 셀(도시 안됨)로부터의 데이터는 상부 왼쪽 비트라인쌍, 예를 들어 BLta(0)와 BLca(0)의 비트라인중 하나에 결합된다. 판독 동작이전에, 균등화/프리차지 동작이 BLta(0)와 BLca(0) 비트라인을 서로 단락시키고 이들을 공통 전압 레벨로 충전하기 위해 수행된다. 상기 프리차지 전압 VBELQ는 이미 언급된 바와 같이 상부 왼쪽 비트라인쌍에 공통 전압을 제공하기 위해 VBELQ 네트에 의해 공급되는 충전 전류의 양을 제한하는 저항을 공급하는, 누설 리미터 소자(LL1)를 통해 프리차지 소자(P1)에 결합된다. 다음에, 판독 동작동안 메모리 셀로부터의 전하가 대응하는 비트라인에 결합되어 비트라인상의 공통 전압이 변경될 수 있도록 한다. 다음에 상기 센스 증폭기(S1)는 상부 왼쪽 비트라인쌍 사이의 전위차를 증폭하고, BLta(0) 또는 BLca(0)으로 흐르는 신호(어느 것이든 메모리 셀 사이의 전하 이동으로 변경된다)를 증폭하며, 다음에 판독 동작이 완료되기 이전에 연관된 메모리 셀에 상기 전하를 저장하도록 동작한다.

일반적으로, 대용량 DRAM 칩은 칩 표면상의 공간을 차지하는 상당한 양의 센스 증폭기를 포함한다. 그러나, 더 높은 용량의 메모리 칩에 대한 요구로 유용한 칩 표면 영역을 가능한한 효율적으로 유지하고 사용하는 것이 중요해지고 있다. 도 1에 도시된 바와 같이, 4개의 비트라인쌍은 각각 프리차지 소자와 누설 리미터 소자를 포함하고, 결국 각각의 센스 증폭기(S1와 S2)가 그것과 연관된 2개의 프리차지 소자를 가진다. 부가적으로, 상기 도 1의 누설 리미터 소자(LL1L과 L2)는 공핍형 NFET 또는 증진형 NFET로서 구성된다. 비교에서, 공핍형 NFET가 증진형 NFET보다 양호한 전기적 특성과 상태적으로 더 작은 레이 아웃 사이즈를 가지지만, 부가적 채널 주입 처리를 요구하기 때문에 이들의 제조 비용이 증가된다. 더욱이, 증진형 NFET는 저항을 증가시키기 위해 긴 채널을 요구하여 큰 레이 아웃 사이즈를 초래한다. 결국, 각각의 센스 증폭기를 위한 프리차지 소자와 연관된 누설 리미팅 소자에 의해 차지되는 영역은 칩 영역에 상당히 기여하고, 뿐만 아니라 DRAM 제조 비용을 증가시킨다. 따라서, 센스 증폭기와 연관된 회로의 사이즈를 감소시키고 및/또는 센스 증폭기의 성분 또는 연관된 엘리먼트 수를 감소시킴으로써, 상당히 더 작은 칩 사이즈가 실현될 수 있다.

본 발명은 단일 프리차지 소자를 갖는 인터리브 센스 증폭기에 관한 것으로, 종래 센스 증폭기의 간략화를 제공할 뿐만 아니라 센스 증폭기 회로에 의해 차지되는 영역을 감소시켜 칩 사이즈 감소를 가져오는 것을 목적으로 한다.

도 1은 종래 인터리브 센스 증폭기를 위한 폴딩된 비트라인 DRAM 구성에서의 대표적인 부분을 도시하는 회로도.

도 2는 본 발명의 실시예에 따른 인터리브 센스 증폭기를 위한 폴딩된 비트라인 DRAM 구성에서의 대표적인 부분을 도시하는 회로도.

도 3은 본 발명에 따른 도 2의 비트라인 센스 증폭기의 프리차지와 데이터 판독 동작을 설명하는 타이밍도.

도 4a는 종래 센스 증폭기 회로의 물리적 레이아웃에 관련된 부분을 도시하는 도면.

도 4b는 본 발며의 실시예에 따른 센스 증폭기의 물리적 레이아웃에 관련된 부분을 도시하는 도면.

※ 도면의 주요부분에 대한 부호의 설명 ※

T100, T200, T300, T400 : 프리차지 트랜지스터

PL1, PL2 : 프리차지 소자

본 발명은 단일 프리차지 소자를 갖는 인터리브 센스 증폭기에 관한 것으로, 종래 센스 증폭기의 간략화를 제공할 뿐만 아니라 센스 증폭기 회로에 의해 차지되는 영역을 감소시켜 칩 사이즈 감소를 가져온다. 특히, 본 발명은 균등화/프리차지 동작 동안 공통 전압이 센스 증폭기에 결합되는 비트라인쌍의 세트를 둘다 충전하는데 사용되는 센스 증폭기의 일측에만 프리차지 소자를 배치하는 단계를 포함한다. 부가적으로, 프리차지 소자를 포함하는 트랜지스터의 저항이 증가되어, 프리차지 트랜지스터가 비트라인쌍과 프리차지 네트 사이의 전류 흐름을 제한하기 위해 사용될 수 있고, 종래 센스 증폭기 배열에서의 부가적 누설 리미터 장치의 필요성을 제거한다. 그러므로, 컴팩트하고 간단한 센스 증폭기 구조가 실현된다.

이제 도면을 참조로 본 발명의 바람직한 실시예가 더욱 상세히 설명될 것이다.

도 2를 참조하면, 회로도가 본 발명의 실시예에 따른 단일 프리차지 소자를 갖는 인터리브 센스 증폭기를 위한 폴드형 비트라인 DRAM 구성에서 대표적인 부분을 도시하고 있다. 도 1의 종래 회로에서와 같이, 상기 센스 증폭기(S1)는 상부 왼쪽 비트라인쌍(예를 들어, BLta(0)와 BLca(0))과 상부 오른쪽 비트라인쌍(예를 들어, BLtb(0)와 BLcb(0)) 사이 및 하부 왼쪽 비트라인쌍(예를 들어, BLta(2)와 BLca(2))과 하부 오른쪽 비트라인쌍(예를 들어, BLtb(2)와 BLcb(2)) 사이에서 공유된다. 부가적으로, 상기 상부 왼쪽 비트라인쌍과 상부 오른쪽 비트라인쌍은 절연 트랜지스터쌍(T4, T5와 T12, T13)을 통해 센스 증폭기(S1)(예를 들어, 센스 증폭기노드 SAt(0)와 SAc(0))에 결합된다. 마찬가지로, 상기 하부 왼쪽 및 하부 오른쪽 비트라인쌍은 절연 트랜지스터쌍(T23, T24와 T31, T32)을 통해 센스 증폭기(S2)(예를 들어, 센스 증폭기 노드 SAt(2)와 SAc(2))에 결합된다.

도 2에 도시된 회로는 단일 프리차지 소자가 인터리브 센스 증폭기의 왼쪽 또는 오른쪽에만 사용된다는 점에서 종래 센스 증폭기와 대조적이다. 특히, 트랜지스터(T100과 T200)로 구성되는 단일 프리차지 소자(PL1)가 균등화/프리차지 동작동안 상부 왼쪽 비트라인쌍 뿐만 아니라 상부 오른쪽 비트라인쌍을 충전하도록 제공된다. 부가적으로, 트랜지스터(T300과 T400)으로 구성되는 단일 프리차지 소자가 균등화/프리차지 동작동안 하부 왼쪽 비트라인쌍 뿐만 아니라 하부 오른쪽 비트라인쌍을 충전하도록 제공된다. 균등화 트랜지스터(T3와 T16)가 종래 회로에서 처럼 상부 왼쪽 및 상부 오른쪽 비트라인쌍을 빠르게 균등화시키도록(예를 들어, 균등화/프리차지동안 상부 왼쪽 비트라인쌍을 결합시키고 상부 오른쪽 비트라인쌍을 결합시키기 위해) 센스 증폭기(S1)의 양쪽에 제공된다. 마찬가지로, 균등화 트랜지스터(T19와 T20)가 예를 들어 균등화/프리차지동안 하부 왼쪽 비트라인쌍을 결합시키고 하부 오른쪽 비트라인쌍을 결합시키도록 센스 증폭기(S2)의 양쪽에 제공된다.

이제 도2의 회로 동작이 본 발명에 따른 센스 증폭기의 프리차지와 데이터 판독 동작을 설명하는 타이밍도인 도 3를 참조로 하여 설명될 것이다. 예를 들어 상부 왼쪽 비트라인쌍을 센싱하기 위해 다음과 같은 과정이 발생한다. 처음에, 상기 균등화/프리차지 동작이 수행되어 신호(EQLa)가 상부 왼쪽 비트라인을 서로 단락시키도록 균등화 트랜지스터(T3과 T19)의 게이트 단자에 공급되고, 신호(EQLb)가 상부 오른쪽 비트라인쌍을 서로 단락시키도록 트랜지스터(T16과 T20)의 게이트 단자에 공급된다. 부가적으로, 상기 신호(MUXa와 MUXb)가 절연 트랜지스터쌍(T4, T5 및 T12, T13)을 에너자이징시키기 위해 공급되어, 상부 비트라인쌍이 서로 그리고 센스 증폭기 노드(SAt(0)와 SAc(0))에 결합되도록 한다. 상기 전압 소스(VBELQ)가 대략 0.75볼트(메모리 어레이에 대한 로직 "1"은 대략 1.5볼트이다)의 공통 중간레벨 전압으로 비트라인쌍을 둘다 충전하기 위해 공급된다.

다음에, 상부 왼쪽 비트라인쌍에 연결된 메모리 셀(도시 안됨)을 판독하기 위해, 예를 들어 MUXb 신호가 턴오프되어 절연 트랜지스터(T12와 T13)이 턴오프되게 하고, 그러므로 센스 증폭기(S1)로부터 상부 오른쪽 비트라인쌍을 절연한다. 상기 상부 오른쪽 비트라인쌍의 전압은 대략 중간 레벨 전압으로 플로팅된다. 다음에 균등화 신호(EQL)이 턴오프되어, 상부 왼쪽 비트라인과 센스 증폭기 노드(SAt(0)와 SAc(0))가 중간 레벨 전압으로 플로팅되게 한다. 다음에, 워드라인 신호(도시 안됨)가 메모리 어레이(도시 안됨)에 인가될 때 선택된 메모리 셀(도시 안됨)의 전하가 BLta(0)(예를 들어, 트루 비트라인) 또는 BLca(0)(예를 들어, 보수 비트라인) 중 하나에 결합된다. 상기 선택된 메모리 셀은 비트라인상에 전하를 덤핑하여 플로팅 중간 레벨 전압이 약간 더 높아지게 하거나, 비트라인으로부터 전하를 흡수하여(셀이 로직 "0"에 있는 경우) 중간 레벨 전압이 약간 낮아지게 할 수 있다. 둘중의 어떤 경우에, 근소한 전압차가 둘다 플로팅 전압 상태에 있는 비트라인쌍 사이에 존재한다. 이런 시간동안, 상기 센스 신호(NCS와 PCS)는 중간 레벨전압에 있다. 비트라인 신호를 최대 진폭으로 증폭하기 위해, NCS 신호가 N-세트 상호결합된 래치를 인에이블하도록 접지 전위로 가고, 다음에 PCS 신호가 당업자들에 의해 이해되는 방식으로 P-세트 상호결합된 래치를 위한 파워 서플라이만큼 노드 PCS를 높게 만든다. 최종 래칭된 센스 증폭기(S1)의 상태는 어드레싱된 메모리 셀의 로직 레벨을 표현한다.

증폭후, 트랜지스터(T6와 T7)로 구성되는 비트 스위치가 신호 CSL에 의해 턴온될 수 있으며, 센스 증폭기 노드(SAt(0)와 SAc(0))의 전압이 로컬 데이터 라인(LDQt(0)와 LDQc(0))에 결합될 수 있도록 한다. 그후, 대응하는 비트라인(예를 들어, BLta(0) 또는 BLca(0))에 결합되는 메모리 셀이 래칭된 비트라인 전압으로 리프레싱되며, 워드라인 신호가 턴오프된다.

유리하게, 본 발명의 센스 증폭기 구조는 균등화기 라인(ELQa와 ELQb)상의 용량성 부하의 두드러진 감소를 제공하여, 채널 길이를 증가시키는 것이 가능하게 하므로, 프리차지 소자(PL1)의 트랜지스터(T100와 T200) 및 프리차지 소자(PL2)의 트랜지스터(T300과 T400)의 채널 저항을 증가시킬 수 있다. 특히, 도 2에 도시된 센스 증폭기가 도 1의 종래 센스 증폭기의 프리차지 소자의 절반을 사용하기 때문에, 상기 트랜지스터(T100, T200, T300 및 T400)의 채널 길이는 대응하는 EQL 신호상의 용량성 부하를 증가시키지않고 두배가 될 수 있으며, 프리차지 소자의 프리차지 트랜지스터의 각각에 대한 저항의 거의 100% 증가를 가져온다.

더욱이, 종래 센스 증폭기 회로에서, 균등화/프리차징 단계동안 워드라인-비트라인 단락 때문에 비트라인으로 흐르는 누설 전류는 센스 증폭기의 어느 한쪽에있는 둘다의 프리차지 소자를 통해 VBELQ 프리차지 네트로 흐를 것이다. 예를 들면, 도 1에서, 워드라인-비트라인 단락으로 상부 왼쪽 및 상부 오른쪽 비트라인쌍중 어느 하나에서 야기되는 누설 전류는 프리차지 소자(P1과 P2)를 통해 흐를 것이고, 이런 프리차지 소자의 효율적 저항을 절반만큼 감소시킨다(이들이 병렬의 저항으로 기능하기 때문에). 한편, 도 2에 도시된 본 발명의 센스 증폭기 회로에서, 단일 프리차지 소자(PL1)가 균등화/프리차지동안 상부 오른쪽 및 왼쪽 비트라인쌍을 충전하기 위해 사용된다는 것이 예측될 것이다. 결국, 워드라인-비트라인 단락으로 상부 왼쪽 및 오른쪽 비트라인쌍의 비트라인중 하나에 발생하는 누설 전류는 단지 프리차지 소자(PL1)만을 통해 흐를 것이고, 그러므로 유효한 저항이 프리차지 소자(PL1)의 저항과 동일하게 만들 것이다.

유리하게, 이런 2가지 효과의 조합은 개별 누설 리미터 소자의 필요성없이 단일 프리차지 소자만을 사용하여 누설 전류를 제한하는 것이 가능하다. 특히, 센스 증폭기 회로로부터 하나의 프리차지 소자를 제거하여 프리차지 트랜지스터 T100과 T200(프리차지 소자 PL1) 및 프리차지 트랜지스터 T300과 T400(프리차지 소자 PL2)의 트랜지스터 채널 길이를 두배로 함으로써(예를 들어, 저항을 두배로 하여), 본 발명은 종래 회로의 유효한 저항보다 거의 4배 더큰 유효한 저항을 제공한다. 결국, 개별 누설 리미팅 트랜지스터(LL1와 LL2)가 제거될 수 있다.

부가적으로, 본 발명의 센스 증폭기 구조는 유리하게 종래 센스 증폭기와 비교할때 상당한 점유 면적의 감소를 제공한다. 도 4a를 참조하면, 도 1의 종래 센스 증폭기 회로의 물리적 레이아웃의 관련부분을 도시하는 도면이 도시되어 있다. 도 4a에서, 대시 영역은 게이트 도체 영역을 나타내고 도트 영역은 N-도핑된 확산 영역(ND)을 나타낸다. 도 1의 회로 엘리먼트는 다음과 같이 표시된다: 영역 A는 상부 왼쪽 비트라인쌍에 대한 확산 접촉부를 나타내고 영역 B는 하부 왼쪽 비트라인쌍에 대한 확산 접촉부를 나타내며; 영역 C는 균등화 트랜지스터(T3)를 나타내고 영역 D는 균등화 트랜지스터(T19)를 나타내며; 영역 E는 게이트 접촉 공간을 나타내며; 영역 F는 VBLEQ에 대한 확산 접촉부를 나타내며; 영역 G는 누설 리미터 소자(LL1)를 나타내며; 영역 H는 웰 접촉부를 나타내며; 영역 I는 프리차지 트랜지스터(T1, T2, T17 및 T18)를 나타낸다(상부로부터 하부로). 도시된 바와 같이, 상기 프리차지/균등화 트랜지스터는 면적을 절약하기 위해 공통 T형 게이트 구성으로 배열되지만, 제2 최대 스트립이 프리차지 소자와 웰 접촉부를 포함하기 위해 요구된다.

이제 도 4b를 참조하면, 본 발명의 실시예에 따른 도 2의 센스 증폭기의 물리적 레이아웃의 관련 부분이 도시되어 있다. 도 2의 회로 엘리먼트는 다음과 같이 표시된다: 영역 A는 상부 왼쪽비트라인쌍에 대한 확산 접촉부를 나타내고 영역 B는 하부 왼쪽 비트라인쌍에 대한 확산 접촉부를 나타내며; 영역 C는 균등화 트랜지스터(T3)를 나타내고 영역 D는 균등화 트랜지스터(T19)를 나타내며; 영역 E는 게이트 접촉 공간을 나타내며; 영역 F는 VBLEQ에 대한 확산 접촉부를 나타내며; 영역 H는 웰 접촉부를 나타내며; 영역 I는 프리차지 트랜지스터(T100와 T200)를 나타낸다(상부로부터 하부로).

도시된 바와 같이, 상기 누설 리미터 소자(LL1)(도 4a에서 영역 G로 표시된)는 도 4b에서 제거되어, 수평 방향의 소자를 위해 요구되는 영역의 감소를 제공한다. 부가적으로, 균등화 트랜지스터(예를 들어, 영역 C와 D) 사이에 부분적으로 있는 어떤 영역에 대한 웰 접촉부(H)를 제거함으로써 수평 방향에서 부가적 공간이 절약된다. 수직 방향에서의 센스 증폭기에 의해 차지되는 공간 증가를 방지하기 위하여(도 4b에 도시된 영역에 있는 웰 접촉부 H의 배치결과로서), 상기 프리차지 소자는 센스 증폭기에 수직적으로 인접한 반대쪽에 교번적으로 배치된다. 특히, 도 2에 도시된 바와 같이, 프리차지 소자(PL1)는 센스 증폭기(S1)의 왼쪽에 배치되고 프리차지 소자(PL2)는 센스 증폭기(S2)의 오른쪽에 배치된다.

도 4a와 도 4b 사이의 수평 방향으로의 얻어지는 공간 감소는 도 2의 센스 증폭기 구조의 폭에서의 전체 감소를 제공한다. 예를 들어, 0.175㎛ 기술의 규칙을 가정하면, 센스 증폭기 폭의 실제 감소는 27.2㎛(공핍 누설 리미터 소자 LL1과 LL2를 가지는 종래 회로로)로부터 25.2㎛(본 발명의 센스 증폭기 회로로)까지이고, 센스 증폭기의 폭에서 7.5% 감소를 나타낸다.

따라서, 본 발명의 센스 증폭기 구조를 사용함으로써, DRAM에서의 센스 증폭기 어레이가 차지하는 영역이 상당히 감소될 수 있다.

Claims

인터리브 센스 증폭기에 있어서,

전기적으로 결합되는 제1 비트라인쌍과 제2 비트라인쌍을 가지고, 상기 제1 비트라인쌍과 제2 비트라인쌍중 하나 사이의 전위차를 센싱하고 증폭하기 위한 센스 회로; 및

상기 제1 비트라인쌍과 제2 비트라인쌍중 하나 사이에 효율적으로 접속되고 상기 제1 비트라인쌍, 상기 제2 비트라인쌍 및 상기 센스 회로를 상기 센싱과 증폭이전에 공통 전압으로 충전시키기 위한 프리차지 회로를 포함하는 것을 특징으로 하는 인터리브 센스 증폭기.
제 1항에 있어서, 상기 제1 비트라인쌍과 센스 회로를 선택적으로 결합하기 위한 제1 절연체 회로; 및

상기 센스 회로에 상기 제2 비트라인쌍을 선택적으로 결합하기 위한 제2 절연체 회로를 더 포함하고; 상기 제1 및 제2 절연체는 상기 제1 비트라인쌍과 제2 비트라인쌍을 상기 센스 회로에 효과적으로 결합시켜 상기 제1 비트라인쌍, 제2 비트라인쌍, 및 상기 센스 회로가 상기 프리차지 회로에 의해 상기 공통 전압으로 충전될 수 있도록 하는 것을 특징으로 하는 인터리브 센스 증폭기.
제 1항에 있어서, 상기 프리차지 회로는 상기 비트라인쌍, 제2 비트라인쌍및 센스 회로를 상기 공통 전압으로 충전하기 위해 제공되는 충전 전류의 양을 제한하는데 사용되는 것을 특징으로 하는 인터리브 센스 증폭기.
제 1항에 있어서, 상기 프리차지 회로는 상기 제1 비트라인쌍, 제2 비트라인쌍중 하나 및 둘다로부터 흐르는 누설 전류의 양을 제한하는데 사용되는 것을 특징으로 하는 인터리브 센스 증폭기.
다수의 비트라인쌍을 가지는 반도체 메모리에서, 인터리브 센스 증폭기 회로에 있어서,

제1 센스 노드와 제2 센스 노드를 가지고 상기 제1 및 제2 센스 노드사이의 전위차를 센싱하여 증폭하는 센스 회로;

상기 다수의 비트라인쌍으로부터의 제1 비트라인쌍;

제1 멀티플렉싱 신호에 응답하여 상기 제1 비트라인쌍을 상기 제1 센스 노드와 제2 센스 노드에 선택적으로 결합시키는 제1 절연체 회로;

상기 다수의 비트라인쌍으로부터의 제2 비트라인쌍;

제2 멀티플렉싱 신호에 응답하여 상기 제2 비트라인쌍을 상기 제1 센스 노드와 제2 센스 노드에 선택적으로 결합시키는 제2 절연체 회로;

상기 제1 비트라인쌍 사이에 효율적으로 접속되고 제1 균등화 신호에 응답하여 상기 제1 비트라인쌍을 접속시키기 위한 제1 균등화기 회로;

상기 제2 비트라인쌍 사이에 효율적으로 접속되고 제2 균등화 신호에 응답하여 상기 제2 비트라인쌍을 접속시키기 위한 제2 균등화기 회로; 및

상기 제1 비트라인쌍과 제2 비트라인쌍중 하나 사이에 효율적으로 접속되는 프리차지 회로를 포함하며, 상기 프리차지 회로는 프리차지 동작동안 인가되는 충전 신호에 응답하여 공통 전압으로 상기 제1 비트라인쌍, 제2 비트라인쌍, 제1 센스 노드 및 제2 센스 노드를 충전시키고, 상기 제1 비트라인쌍, 제2 비트라인쌍, 제1 센스 노드 및 제2 센스 노드는 상기 제1 균등화 신호, 제2 균등화 신호, 제1 멀티플렉싱 신호 및 제2 멀티플렉싱 신호를 동시에 공급함으로써 프리차지 동작동안 서로 결합되는 것을 특징으로 하는 인터리브 센스 증폭기 회로.
제 5항에 있어서, 상기 프리차지 회로는 상기 제1 비트라인쌍, 제2 비트라인쌍, 제1 센스 노드 및 제2 센스 노드를 프리차지 동작동안 상기 공통 전압으로 충전하기 위해 상기 충전 신호로부터 공급되는 충전 전류의 양을 제한하는데 사용되는 것을 특징으로 하는 인터리브 센스 증폭기 회로.
제 5항에 있어서, 상기 프리차지 회로는 상기 제1 비트라인쌍과 제2 비트라인쌍중 하나 또는 둘다로부터 상기 프리차지 회로로 흐르는 누설 전류의 양을 제한하는데 사용되는 것을 특징으로 하는 인터리브 센스 증폭기 회로.
제5항에 따른 형태의 다수의 센스 증폭기를 포함하는 센스 증폭기 어레이를 가지는 반도체 메모리에 있어서,

프리차지 회로가 상기 어레이의 인접한 센스 증폭기 사이에서 상기 제1 비트라인쌍과 제2 비트라인쌍에 교번적으로 접속되는 것을 특징으로 하는 반도체 메모리.
로직 상태를 나타내는 연관된 전하를 가지는 다수의 메모리 셀을 포함하는 메모리 셀을 가지고 상기 다수의 메모리 셀에 접속된 다수의 비트라인, 및 상기 메모리 셀중 대응하는 하나에 접근하기 위한 다수의 워드라인을 더 포함하는 메모리를 가지는 반도체 메모리에서, 인터리브 센스 증폭기에 있어서,

제1 센스 노드와 제2 센스 노드르 가지고 상기 제1 센스 노드와 제2 센스 노드 사이의 전위차를 센싱하여 증폭하기 위한 센스 회로를 포함하는데, 상기 제1 센스 노드는 제1 절연 트랜지스터 통해 제1 비트라인 및 제2 절연 트랜지스터를 통해 제2 비트라인에 선택적으로 결합되고, 상기 제2 센스 노드는 제3 절연 트랜지스터를 통해 제3 비트라인 및 제4 절연 트랜지스터를 통해 제4 비트라인에 선택적으로 결합되며;

상기 제1 비트라인과 제3 비트라인 사이에 접속되고 제1 균등화 신호에 응답하여 상기 제1 비트라인을 상기 제2 비트라인에 결합시키는 제1 균등화 트랜지스터;

상기 제2 비트라인과 제4 비트라인 사이에 접속되고 제2 균등화 신호에 응답하여 상기 제2 비트라인을 상기 제4 비트라인에 결합시키는 제2 균등화 트랜지스터; 및

상기 제1 균등화 트랜지스터와 제2 균등화 트랜지스터중 하나에 효율적으로 결합되고 충전 전압을 수용하고 상기 제1, 제2, 제3, 제4 비트라인, 제1 및 제2 센스 노드를 프리차지 동작동안 공통 전압으로 충전하기 위한 프리차지 회로를 포함하며, 상기 제1 및 제2 균등화 신호는 상기 제1과 제3 비트라인 및 제2와 제4 비트라인을 결합시키기 위해 제공되고, 상기 제1과 제2 절연 트랜지스터는 상기 제1과 제2 비트라인을 제1 센스 노드와 제3 센스 노드에 결합시키기 위해 에너자이징되고, 상기 제3과 제4 절연 트랜지스터는 상기 제3과 제4 비트라인을 상기 제2 센스 노드에 결합시키기 위해 에너자이징되고, 상기 프리차지 회로는 프리차징 동작동안의 프리차징 전압에 의해 공급되는 전류의 양을 제한하는데 사용되는 것을 특징으로 하는 인터리브 센스 증폭기.
제 9항에 있어서, 상기 프리차지 회로는 상기 제1, 제2, 제3 및 제4 비트라인중 하나와 상기 워드라인중 대응하는 하나 사이의 단락 회로 접속의 결과로서 누설 전류의 양을 제한하는데 추가로 사용되는 것을 특징으로 하는 인터리브 센스 증폭기.