KR20010088298A

KR20010088298A - 반도체 집적 회로

Info

Publication number: KR20010088298A
Application number: KR1020000071794A
Authority: KR
Inventors: 가사야스시
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시끼가이샤
Priority date: 2000-03-09
Filing date: 2000-11-30
Publication date: 2001-09-26
Also published as: KR100597565B1; US6407957B2; US20010021118A1; JP3924107B2; JP2001256789A

Abstract

본 발명은 메모리 셀을 갖는 반도체 집적 회로에 관한 것으로, 메모리 셀에 기억된 데이터를 고속으로 판독하는 것을 목적으로 한다.

복수의 데이터선과, 감지 증폭기와, 더미 데이터선을 구비하고 있다. 데이터선은 서로 인접하여 배선되며, 메모리 셀로부터 판독되는 데이터를 전달한다. 감지 증폭기는 데이터를 수신하여 증폭된 신호를 출력한다. 더미 데이터선은 데이터선으로 이루어진 데이터 버스선의 외측을 따라 배선되어 있다. 더미 데이터선은 메모리 셀에 기억된 데이터의 판독 동작시에 데이터선의 전압과 동일한 전압이 변화한다. 이 때문에, 판독 동작시에 데이터선과 더미 데이터선과의 사이에 형성되는 기생 용량으로의 전하의 축적량은 최소한으로 된다. 이 결과, 복수의 데이터선의 상승 시간의 변동이 작아지고, 판독 시간(액세스 시간)이 고속이 된다.

Description

반도체 집적 회로{SEMICONDUCTOR MEMORY}

본 발명은 메모리 셀을 갖는 반도체 집적 회로에 관한 것으로, 특히 메모리 셀에 기억된 데이터를 고속으로 판독하는 기술에 관한 것이다.

메모리 셀을 갖는 반도체 집적 회로로서, 플래시 메모리, EPROM, DRAM, SRAM 등이 알려져 있다.

도 5는 플래시 메모리에 있어서의 판독 동작과 관계된 회로의 개요를 도시하고 있다.

플래시 메모리는 어드레스 버퍼(2), X 디코더(4), 메모리 셀 어레이(6), Y 디코더(8), 감지 증폭기(10), 출력 버퍼(12) 및 제어 회로(14)를 가지고 있다.

어드레스 버퍼(2)는 칩의 외부로부터 어드레스 신호를 수신하고, 수신된 어드레스 신호를 X 디코더(4) 및 Y 디코더(8)로 출력하고 있다. X 디코더(4) 및 Y 디코더(8)는 어드레스 신호에 대응하는 워드선(WL) 및 비트선(BL)을 각각 선택한다. 또한, Y 디코더(8)는 비트선(BL)을 감지 증폭기(10)에 접속하는 스위치 기능을 가지고 있다. 메모리 셀 어레이(6)는 종횡으로 배치된 복수의 메모리 셀(MC)을 가지고 있다. 감지 증폭기(10)는 비트선(BL) 및 Y 디코더(8)를 통해 메모리 셀(MC)로부터 전달되는 판독 데이터를 증폭하여 출력 버퍼(12)로 출력하고 있다. 출력 버퍼(12)는 증폭된 판독 데이터를 칩의 외부로 출력한다. 제어 회로(14)는 칩의 외부로부터 제어 신호를 수신하고, 수신된 제어 신호에 따라 어드레스 버퍼(2), 감지 증폭기(10), 출력 버퍼(12)를 제어하고 있다.

또한, 특별히 도시하지 않았지만, 복수의 입출력 단자를 갖는 다중 비트 제품에서는, 입출력 단자에 대응하는 복수의 Y 디코더(8), 감지 증폭기(10), 출력 버퍼(12)를 가지고 있다. 이 경우, 소정의 워드선(WL)에 의해 복수의 메모리 셀(MC)이 선택되고, 입출력 단자에 각각 대응하는 복수의 감지 증폭기(10)가 동작한다. 그리고, 판독 데이터(복수 비트)가 출력 버퍼(12)로부터 동시에 출력된다.

도 6은 메모리 셀 어레이가 복수의 블록(BLK0, BLK1, BLK2 …)으로 분할된 플래시 메모리의 주요부를 도시하고 있다. 이 플래시 메모리는 n개의 입출력 단자를 가지고 있다.

각 블록(BLK)은 입출력 단자에 각각 대응하는 복수의 Y 디코더(8)를 가지고 있다. 동일 블록(BLK) 내의 Y 디코더(8)는 데이터선 스위치(16) 및 데이터선 {DATAB(0)∼DATAB(n-1)}을 통해 각각 감지 증폭기(10)에 접속되어 있다. 즉, 데이터선(DATAB)에 의해 입출력 단자마다 형성된 감지 증폭기(10)가 복수의 블록(BLK)에서 공유되어 있다. 데이터선 스위치(16)는 블록 디코더(18)로 제어되고 있다. 데이터선{DATAB(0)∼DATAB(n-1)}은 서로 인접하여 평행하게 배치되어 있고, 이들데이터선{DATAB(0)∼DATAB(n-1)}에 의해 데이터 버스선(DBUS)이 구성되어 있다.

이 플래시 메모리에서는, 소정의 블록(BLK)으로부터 출력되는 판독 데이터는 블록 디코더(18)에 의해 선택되고, 데이터 버스선(DBUS)으로 전달된다. 데이터 버스선(DBUS)으로 전달된 판독 데이터는 감지 증폭기(10)로 증폭된다.

도 7은 감지 증폭기(10)의 일례를 도시하고 있다.

감지 증폭기(10)는 인버터(10a), nMOS 트랜지스터(10b) 및 부하(10c)를 가지고 있다. 인버터(10a)의 입력 및 nMOS 트랜지스터(10b)의 소스는 데이터선(DATAB)에 접속되어 있다. 인버터(10a)의 출력은 nMOS 트랜지스터(10b)의 게이트에 접속되고, 인버터(10a)와 nMOS 트랜지스터(10b)에 의해 귀환 루프가 형성되고 있다. nMOS 트랜지스터(10b)의 드레인 및 부하(10c)의 일단은 출력 노드(OUT)에 접속되어 있다. 부하(10c)의 타단은 전원선(VCC)에 접속되어 있다. 이러한 종류의 감지 증폭기(10)는 일반적으로 "캐스코드형(cascode type)"이라 칭해지고 있다.

도 8은 판독 동작시에 있어서의 데이터선(DATAB)의 전압dml 변화를 도시하고 있다. 우선, 비트선(BL) 및 데이터선(DATAB)이 전하 상승된다. 비트선(BL) 및 데이터선(DATAB)의 전압은 0 V에서 약 1 V로 상승한다. 이 후, 메모리 셀(MC)의 기억 상태에 따라서 비트선(BL) 및 데이터선(DATAB)에 전류가 흐르고, 데이터선 (DATAB)의 전압이 변화된다.

메모리 셀(MC)에 "0"이 기억되어 있는 경우, 비트선(BL) 및 데이터선(DATAB)에 전류가 흐르지 않는다. 도 7에 도시된 인버터(10a)의 출력 전압은 낮아지고, nMOS 트랜지스터(10b)의 소스·드레인간 저항은 높아진다. 이 결과, 부하(10c)로부터의 전류의 공급에 의해 출력 노드(OUT)는 고레벨이 된다.

메모리 셀(MC)에 "1"이 기억되어 있는 경우, 비트선(BL) 및 데이터선(DATAB)에 전류가 흐른다. 데이터선(DATAB)의 전압은 저하하고, 인버터(10a)의 출력 전압은 높아진다. nMOS 트랜지스터(10b)의 소스·드레인간 저항은 낮아진다. 이 결과, 부하(10c)로부터 공급되는 전류는 nMOS 트랜지스터(10b)를 통해 데이터선 (DATAB)으로 공급되고, 인버터(10a)를 귀환 제어한다. 그리고, 출력 노드(OUT)는 저레벨이 된다.

또, "0" 판독과, "1" 판독에 있어서의 데이터선(DATAB)의 전압차는 작고, 수십 mV이다.

그런데, 상술한 감지 증폭기(10)는 데이터선(DATAB)의 미소한 전압 변화를 검출해야만 한다. 감지 증폭기(10)의 오동작을 방지하기 위해서, 데이터선(DATAB)은 인접하는 다른 신호선으로부터의 결합의 영향을 받지 않도록 배치할 필요가 있다. 특히, 상술한 바와 같이, 감지 증폭기(10)가 복수의 블록(BLK)에서 공유되는 경우, 데이터선(DATAB)의 배선 길이는 길어지기 때문에, 이 대책은 중요하게 된다.

구체적으로는, 다음의 사항을 고려하여 레이아웃 설계가 행해지고 있다.

(1) 판독 동작중에 변화되는 신호(클록 신호 등)는 데이터선(DATAB)에 인접시키지 않는다.

(2) 데이터선(DATAB)과 인접하는 다른 신호와의 배선 간격을 넓게 한다.

(3) 데이터선(DATAB)을 실드한다.

그러나, 상기 (2)에서는, 레이아웃 면적이 증대한다고 하는 문제가 있었다.

도 9는 상기 (3)을 고려한 레이아웃의 예를 도시하고 있다.

이 예에서는 접지선(VSS)이 데이터 버스선(DBUS)의 외측에 각각 배치되어 있다. 접지선{VSS(0 V)}은 판독 동작시에 그 전압이 변화하지 않는다.

도 10은 도 9에 도시된 회로의 판독 동작을 도시하고 있다.

데이터선(DATAB)과 접지선(VSS)과의 전위차는 데이터선(DATAB)의 전압 상승과 함께 커지고, 전위차에 따른 전하는 데이터선과 접지선의 사이에 형성되는 기생 용량에 축적된다. 전하의 축적량은 외측의 데이터선(DATAB)만큼 크다. 이 때문에, 접지선(VSS)에 인접하는 외측의 데이터선{DATAB(0), DATAB(n-1)}의 상승이 지연되어 버린다.

한편, 내측의 데이터선{DATAB(1)∼DATAB(n-2)}에서는, 인접하는 데이터선 (DATAB)과의 전위차는 작다. 이 때문에, 이들 데이터선{DATAB(1)∼DATAB(n-2)}의 사이에 형성되는 기생 용량으로의 전하의 이동은 적다. 이 결과, 내측의 데이터선 {DATAB(1)∼DATAB(n-2)}의 상승은 고속이면서 동일한 타이밍이 된다.

판독 시간(액세스 시간)은 복수 비트의 판독 데이터 중, 가장 확정하는 것이 느린 데이터에 맞춰야 한다. 이 때문에, 접지선(VSS)에 의한 데이터선(DATAB) 실드는 고속 동작의 방해가 되고 있었다.

본 발명의 목적은 메모리 셀에 기억된 데이터를 고속으로 판독할 수 있는 반도체 집적 회로를 제공하는 데에 있다.

도 1은 본 발명의 반도체 집적 회로의 제1 실시예의 주요부를 도시한 블록도.

도 2는 판독 동작시에 있어서의 데이터선의 전압 변화를 도시한 파형도.

도 3은 본 발명의 반도체 집적 회로의 제2 실시예의 주요부를 도시한 레이아웃도.

도 4는 본 발명의 반도체 집적 회로의 제3 실시예의 주요부를 도시한 레이아웃도.

도 5는 종래의 플래시 메모리의 개요를 도시한 블록도.

도 6은 도 5의 주요부를 도시한 블록도.

도 7은 도 6의 감지 증폭기를 도시한 회로도.

도 8은 종래의 판독 동작시에 있어서의 데이터선의 전압 변화를 도시한 파형도.

도 9는 데이터선을 실드한 예를 도시한 레이아웃도.

도 10은 도 9의 판독 동작시에 있어서의 데이터선의 전압 변화를 도시한 파형도.

〈도면의 주요 부분에 대한 부호의 설명〉

2 : 어드레스 버퍼

4 : X 디코더

6 : 메모리 셀 어레이

8 : Y 디코더

10 : 감지 증폭기

10a : 인버터

10b : nMOS 트랜지스터

10c : 부하

12 : 출력 버퍼

14 : 제어 회로

16 : 데이터선 스위치

18 : 블록 디코더

20 : 제어 회로

BL : 비트선

BLK0, BLK1, BLK2 : 블록

DATAB(0)∼DATAB(n-1) : 데이터선

DBUS : 데이터 버스선

DMY, DMY2 : 더미 데이터선

M1 : 배선편

M2 : 배선

MC : 메모리 셀

OUT : 출력 노드

VCC : 전원선

VSS : 접지선

WL : 워드선

청구범위 제1항에 기재된 반도체 집적 회로는, 복수의 데이터선과, 감지 증폭기와, 더미 데이터선을 구비하고 있다. 데이터선은 서로 인접하여 배선되고, 메모리 셀로부터 판독되는 데이터를 전달한다. 감지 증폭기는 데이터를 수신하여 증폭된 신호를 출력한다. 더미 데이터선은 데이터선으로 이루어진 데이터 버스선의 외측을 따라 배선되어 있다. 더미 데이터선은 메모리 셀에 기억된 데이터의 판독 동작시에 데이터선의 전압과 동일한 전압이 변화한다. 이 때문에, 판독 동작시에 데이터선과 더미 데이터선의 전위차는 작아진다. 즉, 판독 동작시에, 데이터선과 더미 데이터선의 사이에 형성되는 기생 용량으로의 전하의 축적량은 최소한으로 된다. 이 결과, 외측의 데이터선과 내측의 데이터선에서 결합 특성이 거의 동일하게 되고, 데이터선에 판독되는 데이터의 상승 시간은 거의 동일하게 된다. 복수의 데이터선의 상승 시간의 변동이 작아지기 때문에, 판독 시간(액세스 시간)이 고속이 된다.

청구범위 제2항에 기재된 반도체 집적 회로는 판독 동작시의 감지 증폭기의 동작과 동일하게 동작하는 제어 회로를 구비하고 있다. 더미 데이터선은 제어 회로에 접속되어 있다. 이 때문에, 더미 데이터선은 판독 동작시에 용이하게 데이터선의 전압과 동일한 전압이 변화한다.

청구범위 제3항에 기재된 반도체 집적 회로에서, 더미 데이터선은 데이터 버스선의 외측을 따라 배치된 복수의 배선편으로 형성되어 있다. 배선편은 복수의 데이터선의 각각에 접속되어 있다. 더미 데이터선은 복수의 데이터선에 접속된 배선편으로 형성되어 있기 때문에, 데이터선의 전압과 동일한 전압이 변화한다. 이때문에, 특별한 제어 회로를 사용하지 않고, 데이터선과 더미 데이터선의 사이에 형성되는 기생 용량으로의 전하의 축적량은 최소한으로 되며, 판독 시간(액세스 시간)이 고속이 된다.

청구범위 제4항에 기재된 반도체 집적 회로에서는, 각 데이터선에 접속된 배선편의 배선 길이의 합은 서로 동일하게 되어 있다. 이 때문에, 예컨대 더미 데이터선의 외측에 별도의 배선이 배치되어 있는 경우, 모든 데이터선은 이 별도의 배선의 영향을 균등하게 받는다. 따라서, 판독 동작시에 복수의 데이터선의 상승 시간이 변동되는 것이 방지된다. 이 결과, 인접하는 별도의 배선의 영향을 받아서 판독 시간(액세스 시간)이 지연되는 것이 방지된다.

청구범위 제5항에 기재된 반도체 집적 회로에서는, 배선편은 동일한 길이로서 등간격으로 배치되어 있다. 이 때문에, 각 데이터선에 접속된 배선편의 배선 길이의 합은 용이하게 동일하게 할 수 있다. 레이아웃 설계에 있어서, 동일한 배선편을 반복 배치하면 좋기 때문에, 레이아웃 설계가 용이하게 된다.

청구범위 제6항에 기재된 반도체 집적 회로에서는, 더미 데이터선의 외측에 접지선 또는 판독 동작시에 접지 전위가 되는 배선이 배치되어 있다. 이 때문에, 예컨대 더미 데이터선의 외측에 별도의 배선이 배치되어 있는 경우, 데이터선이 이 별도의 배선의 영향을 받는 것이 방지된다.

이하, 본 발명의 실시예를 도면을 이용하여 설명한다.

도 1은 본 발명의 반도체 집적 회로의 제1 실시예의 주요부를 도시하고 있다. 이 실시예는 청구범위 제1항 및 청구범위 제2항에 대응하고 있다. 종래 기술에서 설명된 구성 요소와 동일한 구성 요소에 대해서는 동일한 참조 부호를 부여하고, 이들 구성 요소에 대해서는 상세한 설명을 생략한다.

이 반도체 집적 회로는 실리콘 기판 상에 CMOS 프로세스 기술을 사용하여 플래시 메모리로서 형성되어 있다. 도 1에 도시된 것 이외의 구성은 도 5와 동일하다.

이 실시예에서는, 데이터 버스선(DBUS)의 외측에, 데이터선(DATAB)에 평행하게 더미 데이터선(DMY)이 배치되어 있다. 더미 데이터선(DMY)은 제어 회로(20)에 접속되어 있다. 그 이외의 구성은 상술한 도 6과 동일하다.

제어 회로(20)는 판독 동작시에, 더미 데이터(DMY)의 전압을 데이터선(DATAB)의 전압과 동일하게 변화시키기 위한 회로이다. 제어 회로(20)는 감지 증폭기(10)의 출력 노드(OUT)에 더미의 부하를 접속하여 형성되어 있다. 즉, 제어 회로(20)는 판독 동작시에, 감지 증폭기(10)와 거의 동일한 동작을 행한다.

도 2는 판독 동작시에 있어서의 데이터선(DATAB)의 전압 변화를 도시하고 있다.

이 실시예에서는, 더미 데이터선(DMY)의 전압은 제어 회로(20)에 의해 제어되고, 예컨대 "0" 판독되는 데이터선(DATAB)의 전압과 동일한 변화를 한다. 이 때문에, 데이터선(DATAB)과 더미 데이터선(DMY)과의 전위차는 "0" 판독과, "1" 판독에 있어서의 데이터선(DATAB)의 전압차인 수십 mV 이하가 된다. 즉, 데이터선(DATAB){특히, 데이터선[DATAB(0), DATAB(n-1)]}과 더미 데이터선(DMY)의 사이에 형성되는 기생 용량으로의 전하의 축적량은 최소한으로 된다. 이 결과, 외측의 데이터선{DATAB(0), DATAB(n-1)}과 내측의 데이터선{DATAB(1)∼DATAB(n-2)}에서 결합 특성이 거의 동일하게 되고, 데이터선{DATAB(0)∼DATAB(n-1)}에 판독되는 데이터의 상승 시간은 거의 동일하게 된다. 데이터선{DATAB(0)∼DATAB(n-1)}의 상승 시간의 변동이 작아지기 때문에, 판독 시간이 고속이 된다.

이상, 본 발명의 반도체 집적 회로에서는, 데이터 버스선(DBUS)의 외측에 데이터선(DATAB)의 전압과 동일한 변화를 하는 더미 데이터선(DMY)을 배치하였다. 이 때문에, 데이터선{DATAB(0)∼DATAB(n-1)}의 상승 시간을 동일하게 할 수 있고, 판독 시간을 고속으로 할 수 있다.

특히, 감지 증폭기를 복수의 블록에서 공유하고, 데이터선(DATAB)의 배선 길이가 길어질 때에 유효하다.

도 3은 본 발명의 반도체 집적 회로의 제2 실시예의 주요부를 도시하고 있다. 이 실시예는 청구범위 제3항 내지 청구범위 제5항에 대응하고 있다. 종래 기술 및 제1 실시예에서 설명한 구성 요소와 동일한 구성 요소에 대해서는 동일한 참조 부호를 부여하고, 이들 구성 요소에 대해서는 상세한 설명을 생략한다.

이 실시예는 데이터 버스선(DBUS)의 외측에, 복수의 배선편(M1)이 데이터선 (DATAB)과 평행하게 등간격(S)으로 배치되어 있다. 배선편(M1)은 데이터선(DATAB)과 동일한 배선층을 사용하여 형성되어 있다. 배선편(M1)은 데이터선(DATAB)에 직교하여 배치된 배선(M2)을 통해 데이터선(DATAB)에 접속되어 있다. 배선(M2)은 데터선(ATAB)보다 상측의 배선층을 사용하여 형성되어 있다. 즉, 배선편(M1)은 데이터선{DATAB(0)∼DATAB(n-1)}을 균등하게 배치하여 형성되어 있다. 그리고, 이들배선편(M1)에 의해 더미 데이터선(DMY2)이 형성되어 있다. 본 실시예의 구성은 제어 회로(20)(도 1)가 배치되어 있지 않은 것, 더미 데이터선(DMY2)이 데이터선 {DATAB(0)∼DATAB(n-1)}에 의해 형성되어 있는 것을 제외하고, 제1 실시예와 동일하다.

이 실시예에서는, 더미 데이터선(DMY2)은 데이터선{DATAB(0)∼DATAB(n-1)}과 동일한 변화를 한다. 이 때문에, 제1 실시예와 동일하게, 데이터선(DATAB){특히, 데이터선[DATAB(0), DATAB(n-1)]}과 더미 데이터선(DMY2)의 사이에 형성되는 기생 용량으로의 전하의 축적량은 최소한으로 된다. 또한, 더미 데이터선(DMY2)을 제어하는 제어 회로(20)(도 1)가 불필요하게 된다.

또한, 배선편(M1)은 데이터선{DATAB(0)∼DATAB(n-1)}을 균등하게 배치하여 형성되어 있다. 이 때문에, 더미 데이터선(DMY2)의 외측에 별도의 배선이 배치되어 있는 경우, 모든 데이터선{DATAB(0)∼DATAB(n-1)}은 이 별도의 배선의 영향을 균등하게 받는다. 따라서, 판독 동작시에 있어서, 데이터선{DATAB(0)∼DATAB(n-1)}의 상승 시간이 변동되는 일은 없다. 이 결과, 인접하는 별도의 배선의 영향을 받아, 판독 시간이 지연되는 것이 방지된다.

이 실시예에 있어서도, 상술한 제1 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 실시예에서는, 더미 데이터선(DMY2)을 데이터선{DATAB(0)∼DATAB(n-1)}을 인출함으로써 형성하였다. 이 때문에, 더미 데이터선(DMY2)을 제어하는 제어 회로를 불필요하게 할 수 있다. 이 결과, 칩 사이즈를 줄일 수 있다.

도 4는 본 발명의 반도체 집적 회로의 제3 실시예의 주요부를 도시하고 있다. 이 실시예는 청구범위 제6항에 대응하고 있다. 종래 기술 및 상술한 실시예에서 설명된 구성 요소와 동일한 구성 요소에 대해서는 동일한 참조 부호를 부여하고, 이들 구성 요소에 대해서는 상세한 설명을 생략한다.

이 실시예는 더미 데이터선(DMY2)의 외측에 접지선(VSS)이 각각 배치되어 있다. 그 이외의 구성은 제2 실시예와 동일하다.

이 실시예에서는 데이터선{DATAB(0)∼DATAB(n-1)}과, 접지선(VSS)의 사이에 형성되는 기생 용량으로의 전하의 축적량은 거의 균등하게 된다. 외측의 데이터선 {DATAB(0), DATAB(n-1)}과 내측의 데이터선{DATAB(1)∼DATAB(n-2)}에서 결합 특성이 동일하게 되기 때문에, 데이터선{DATAB(0)∼DATAB(n-1)}의 상승 시간은 동일하게 된다. 또한, 더미 데이터선(DMY2)의 외측에 별도의 배선이 배치되어 있는 경우, 데이터선{DATAB(0)∼DATAB(n-1)}이 이 별도의 배선의 영향을 받는 것을 방지할 수 있다.

이 실시예에 있어서도, 상술한 제1 및 제2 실시예와 동일한 효과를 얻을 수 있다.

또, 상술한 제1 실시예에서는, 더미 데이터선(DMY)의 전압의 변화를 "0" 판독되는 데이터선(DATAB)의 전압 변화와 동일하게 한 예에 대해서 기술하였다. 본 발명은 이러한 실시예에 한정되는 것이 아니다. 예컨대, "1" 판독되는 데이터선(DATAB)의 전압 변화와 동일하게 하여도 좋다. 또는, 더미 데이터선(DMY)의 전압 변화를 "0" 판독 및 "1" 판독되는 데이터선(DATAB)의 전압 변화의 사이의 값으로 하여도 좋다.

상술한 실시예에서는, 본 발명을 플래시 메모리에 적용한 예에 대해서 기술하였다. 본 발명은 이러한 실시예로 한정되는 것이 아니다. 예컨대, EPROM (Electrically Programmable ROM) 또는 마스크 ROM을 형성하여도 좋다. 또한, 본 발명을 플래시 메모리의 메모리 코어를 탑재한 시스템 LSI에 적용하여도 좋다.

또한, 상술한 제3 실시예에서는, 더미 데이터선(DMY2)의 외측에 접지선(VSS)을 배치한 예에 대해서 기술하였다. 본 발명은 이러한 실시예로 한정되는 것이 아니다. 예컨대, 판독 동작시에 0 V가 되는 테스트용 신호 등을 배치하여도 좋다.

이상, 본 발명에 대해서 상세히 설명하였지만, 상기 실시예 및 그 변형예는 발명의 일례에 불과하며, 본 발명은 이것에 한정되는 것이 아니다. 본 발명을 일탈하지 않는 범위에서 변형 가능한 것은 명백하다.

청구범위 제1항에 기재된 반도체 집적 회로에서는, 판독 동작시에 데이터선과 더미 데이터선의 사이에 형성되는 기생 용량으로의 전하의 축적량을 최소한으로 할 수 있다. 이 결과, 복수의 데이터선의 상승 시간의 변동을 작게 할 수 있고, 판독 시간을 고속으로 할 수 있다.

청구범위 제2항에 기재된 반도체 집적 회로에서, 더미 데이터선은 판독 동작시에 용이하게 데이터선의 전압과 동일한 전압 변화를 할 수 있다.

청구범위 제3항에 기재된 반도체 집적 회로에서는, 특별한 제어 회로를 사용하지 않고, 데이터선과 더미 데이터선의 사이에 형성되는 기생 용량으로의 전하의 축적량을 최소한으로 할 수 있고, 판독 시간을 고속으로 할 수 있다.

청구범위 제4항에 기재된 반도체 집적 회로에서는, 판독 동작시에 복수의 데이터선의 상승 시간이 변동되는 것을 방지할 수 있다. 이 결과, 인접하는 별도의 배선의 영향을 받아서, 판독 시간이 지연되는 것을 방지할 수 있다.

청구범위 제5항에 기재된 반도체 집적 회로에서는, 레이아웃 설계에 있어서, 동일한 배선편을 반복 배치하면 좋기 때문에, 용이하게 레이아웃 설계할 수 있다.

청구범위 제6항에 기재된 반도체 집적 회로에서는, 더미 데이터선의 외측에 별도의 배선이 배치되어 있는 경우, 데이터선이 이 별도의 배선의 영향을 받는 을 방지할 수 있다.

Claims

서로 인접하여 배선되고, 메모리 셀로부터 판독되는 데이터를 전달하는 복수의 데이터선과;

상기 데이터를 수신하여 증폭된 신호를 출력하는 감지 증폭기와;

상기 데이터선으로 이루어진 데이터 버스선의 외측을 따라 배선되고, 상기 메모리 셀에 기억된 상기 데이터의 판독 동작시에 상기 데이터선의 전압과 동일한 전압 변화를 행하는 더미 데이터선

을 구비하는 것을 특징으로 하는 반도체 집적 회로.
제1항에 있어서, 판독 동작시의 상기 감지 증폭기의 동작과 동일하게 동작하는 제어 회로를 포함하고,

상기 더미 데이터선은 상기 제어 회로에 접속되어 있는 것을 특징으로 하는 반도체 집적 회로.
제1항에 있어서, 상기 더미 데이터선은 상기 데이터 버스선의 외측을 따라 배치된 복수의 배선편으로 형성되어 있고,

상기 배선편은 상기 복수의 데이터선의 각각에 접속되어 있는 것을 특징으로 하는 반도체 집적 회로.
제3항에 있어서, 상기 각 데이터선에 접속된 상기 배선편의 배선 길이의 합은 서로 동일한 것을 특징으로 하는 반도체 집적 회로.
제4항에 있어서, 상기 배선편은 동일한 길이로서 등간격으로 배치되어 있는 것을 특징으로 하는 반도체 집적 회로.
제3항에 있어서, 상기 더미 데이터선의 외측에, 접지선 또는 상기 판독 동작시에 접지 전위가 되는 배선이 배치되어 있는 것을 특징으로 하는 반도체 집적 회로.