JP2001256789A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- G11C7/14—Dummy cell management; Sense reference voltage generators
Abstract
(57)【要約】
【課題】 本発明は、メモリセルを有する半導体集積回
路に関し、メモリセルに記憶されたデータを高速に読み
出すことを目的とする。 【解決手段】 複数のデータ線と、センスアンプと、ダ
ミーデータ線とを備えている。データ線は互いに隣接し
て配線され、メモリセルから読み出されるデータを伝達
する。センスアンプは、データを受け、増幅した信号を
出力する。ダミーデータ線は、データ線からなるデータ
バス線の外側に沿って配線されている。ダミーデータ線
は、メモリセルに記憶されたデータの読み出し動作時
に、データ線の電圧と同様の電圧変化をする。このた
め、読み出し動作時に、データ線とダミーデータ線との
間に形成される寄生容量への電荷の蓄積量は、最小限に
なる。この結果、複数のデータ線の立ち上がり時間のば
らつきが小さくなり、読み出し時間（アクセス時間）が
高速になる。
路に関し、メモリセルに記憶されたデータを高速に読み
出すことを目的とする。 【解決手段】 複数のデータ線と、センスアンプと、ダ
ミーデータ線とを備えている。データ線は互いに隣接し
て配線され、メモリセルから読み出されるデータを伝達
する。センスアンプは、データを受け、増幅した信号を
出力する。ダミーデータ線は、データ線からなるデータ
バス線の外側に沿って配線されている。ダミーデータ線
は、メモリセルに記憶されたデータの読み出し動作時
に、データ線の電圧と同様の電圧変化をする。このた
め、読み出し動作時に、データ線とダミーデータ線との
間に形成される寄生容量への電荷の蓄積量は、最小限に
なる。この結果、複数のデータ線の立ち上がり時間のば
らつきが小さくなり、読み出し時間（アクセス時間）が
高速になる。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルを有す
る半導体集積回路に関し、特に、メモリセルに記憶され
たデータを高速に読み出す技術に関する。
る半導体集積回路に関し、特に、メモリセルに記憶され
たデータを高速に読み出す技術に関する。
【０００２】
【従来の技術】メモリセルを有する半導体集積回路とし
て、フラッシュメモリ、EPROM、DRAM、SRAM等が知られ
ている。図５は、フラッシュメモリにおける読み出し動
作に関係する回路の概要を示している。
て、フラッシュメモリ、EPROM、DRAM、SRAM等が知られ
ている。図５は、フラッシュメモリにおける読み出し動
作に関係する回路の概要を示している。
【０００３】フラッシュメモリは、アドレスバッファ
２、Ｘデコーダ４、メモリセルアレイ６、Ｙデコーダ
８、センスアンプ１０、出力バッファ１２、および制御
回路１４を有している。アドレスバッファ２は、チップ
の外部からアドレス信号を受け、受けたアドレス信号を
Ｘデコーダ４およびＹデコーダ８に出力している。Ｘデ
コーダ４およびＹデコーダ８は、アドレス信号に対応す
るワード線WLおよびビット線BLをそれぞれ選択する。ま
た、Ｙデコーダ８は、ビット線BLをセンスアンプ１２に
接続するスイッチ機能を有している。メモリセルアレイ
６は、縦横に配置された複数のメモリセルMCを有してい
る。センスアンプ１２は、ビット線BLおよびＹデコーダ
８を介してメモリセルMCから伝達される読み出しデータ
を増幅し、出力バッファ１２に出力している。出力バッ
ファ１２は、増幅された読み出しデータをチップの外部
に出力する。制御回路１４は、チップの外部から制御信
号を受け、受けた制御信号に応じてアドレスバッファ
２、センスアンプ１０、出力バッファ１２を制御してい
る。
２、Ｘデコーダ４、メモリセルアレイ６、Ｙデコーダ
８、センスアンプ１０、出力バッファ１２、および制御
回路１４を有している。アドレスバッファ２は、チップ
の外部からアドレス信号を受け、受けたアドレス信号を
Ｘデコーダ４およびＹデコーダ８に出力している。Ｘデ
コーダ４およびＹデコーダ８は、アドレス信号に対応す
るワード線WLおよびビット線BLをそれぞれ選択する。ま
た、Ｙデコーダ８は、ビット線BLをセンスアンプ１２に
接続するスイッチ機能を有している。メモリセルアレイ
６は、縦横に配置された複数のメモリセルMCを有してい
る。センスアンプ１２は、ビット線BLおよびＹデコーダ
８を介してメモリセルMCから伝達される読み出しデータ
を増幅し、出力バッファ１２に出力している。出力バッ
ファ１２は、増幅された読み出しデータをチップの外部
に出力する。制御回路１４は、チップの外部から制御信
号を受け、受けた制御信号に応じてアドレスバッファ
２、センスアンプ１０、出力バッファ１２を制御してい
る。
【０００４】なお、特に図示しないが、複数の入出力端
子を有する多ビット製品では、入出力端子に対応する複
数のＹデコーダ８、センスアンプ１０、出力バッファ１
２を有している。この場合、所定のワード線WLにより複
数のメモリセルMCが選択され、入出力端子にそれぞれ対
応する複数のセンスアンプ１０が動作する。そして、読
み出しデータ（複数ビット）が、出力バッファ１２から
同時に出力される。
子を有する多ビット製品では、入出力端子に対応する複
数のＹデコーダ８、センスアンプ１０、出力バッファ１
２を有している。この場合、所定のワード線WLにより複
数のメモリセルMCが選択され、入出力端子にそれぞれ対
応する複数のセンスアンプ１０が動作する。そして、読
み出しデータ（複数ビット）が、出力バッファ１２から
同時に出力される。
【０００５】図６は、メモリセルアレイが複数のブロッ
クBLK0、BLK1、BLK2...に分割されたフラッシュメモリ
の要部を示している。このフラッシュメモリは、ｎ個の
入出力端子を有している。各ブロックBLKは、入出力端
子にそれぞれ対応する複数のＹデコーダ８を有してい
る。同一のブロックBLK内のＹデコーダ８は、データ線
スイッチ１６およびデータ線DATAB(0)-DATAB(n-1)を介
してそれぞれセンスアンプ１０に接続されている。すな
わち、データ線DATABにより、入出力端子ごとに形成さ
れたセンスアンプ１０が、複数のブロックBLKで共有さ
れている。データ線スイッチ１６は、ブロックデコーダ
１８で制御されている。データ線DATAB(0)-DATAB(n-1)
は互いに隣接して並行に配置されており、これ等データ
線DATAB(0)-DATAB(n-1)によりデータバス線DBUSが構成
されている。
クBLK0、BLK1、BLK2...に分割されたフラッシュメモリ
の要部を示している。このフラッシュメモリは、ｎ個の
入出力端子を有している。各ブロックBLKは、入出力端
子にそれぞれ対応する複数のＹデコーダ８を有してい
る。同一のブロックBLK内のＹデコーダ８は、データ線
スイッチ１６およびデータ線DATAB(0)-DATAB(n-1)を介
してそれぞれセンスアンプ１０に接続されている。すな
わち、データ線DATABにより、入出力端子ごとに形成さ
れたセンスアンプ１０が、複数のブロックBLKで共有さ
れている。データ線スイッチ１６は、ブロックデコーダ
１８で制御されている。データ線DATAB(0)-DATAB(n-1)
は互いに隣接して並行に配置されており、これ等データ
線DATAB(0)-DATAB(n-1)によりデータバス線DBUSが構成
されている。
【０００６】このフラッシュメモリでは、所定のブロッ
クBLKから出力される読み出しデータは、ブロックデコ
ーダ１８により選択され、データバス線DBUSに伝達され
る。データバス線DBUSに伝達された読み出しデータは、
センスアンプ１０で増幅される。図７は、センスアンプ
１０の一例を示している。センスアンプ１０は、インバ
ータ１０ａ、nMOSトランジスタ１０ｂ、および負荷１０
ｃを有している。インバータ１０ａの入力およびnMOSト
ランジスタ１０ｂのソースは、データ線DATABに接続さ
れている。インバータ１０ａの出力は、nMOSトランジス
タ１０ｂのゲートに接続され、インバータ１０ａとnMOS
トランジスタ１０ｂとにより帰還ループが形成されてい
る。nMOSトランジスタ１０ｂのドレインおよび負荷１０
ｃの一端は、出力ノードOUTに接続されている。負荷１
０ｃの他端は、電源線VCCに接続されている。この種の
センスアンプ１０は、一般に“カスコード型”と称され
ている。
クBLKから出力される読み出しデータは、ブロックデコ
ーダ１８により選択され、データバス線DBUSに伝達され
る。データバス線DBUSに伝達された読み出しデータは、
センスアンプ１０で増幅される。図７は、センスアンプ
１０の一例を示している。センスアンプ１０は、インバ
ータ１０ａ、nMOSトランジスタ１０ｂ、および負荷１０
ｃを有している。インバータ１０ａの入力およびnMOSト
ランジスタ１０ｂのソースは、データ線DATABに接続さ
れている。インバータ１０ａの出力は、nMOSトランジス
タ１０ｂのゲートに接続され、インバータ１０ａとnMOS
トランジスタ１０ｂとにより帰還ループが形成されてい
る。nMOSトランジスタ１０ｂのドレインおよび負荷１０
ｃの一端は、出力ノードOUTに接続されている。負荷１
０ｃの他端は、電源線VCCに接続されている。この種の
センスアンプ１０は、一般に“カスコード型”と称され
ている。
【０００７】図８は、読み出し動作時におけるデータ線
DATABの電圧の変化を示している。まず、ビット線BLお
よびデータ線DATABが、チャージアップされる。ビット
線BLおよびデータ線DATABの電圧は、０Vから約１Vに上
昇する。この後、メモリセルMCの記憶状態に応じて、ビ
ット線BLおよびデータ線DATABに電流が流れ、データ線D
ATABの電圧が変化する。
DATABの電圧の変化を示している。まず、ビット線BLお
よびデータ線DATABが、チャージアップされる。ビット
線BLおよびデータ線DATABの電圧は、０Vから約１Vに上
昇する。この後、メモリセルMCの記憶状態に応じて、ビ
ット線BLおよびデータ線DATABに電流が流れ、データ線D
ATABの電圧が変化する。
【０００８】メモリセルMCに“０”が記憶されている場
合、ビット線BLおよびデータ線DATABに電流は流れな
い。図７に示したインバータ１０ａの出力電圧は低くな
り、nMOSトランジスタ１０ｂのソース・ドレイン間抵抗
は高くなる。この結果、負荷１０ｃからの電流の供給に
より、出力ノードOUTは高レベルになる。メモリセルMC
に“１”が記憶されている場合、ビット線BLおよびデー
タ線DATABに電流は流れる。データ線DATABの電圧は低下
し、インバータ１０ａの出力電圧は高くなる。nMOSトラ
ンジスタ１０ｂのソース・ドレイン間抵抗は低くなる。
この結果、負荷１０ｃから供給される電流は、nMOSトラ
ンジスタ１０ｂを介してデータ線DATABに供給され、イ
ンバータ１０ａを帰還制御する。そして、出力ノードOU
Tは、低レベルになる。
合、ビット線BLおよびデータ線DATABに電流は流れな
い。図７に示したインバータ１０ａの出力電圧は低くな
り、nMOSトランジスタ１０ｂのソース・ドレイン間抵抗
は高くなる。この結果、負荷１０ｃからの電流の供給に
より、出力ノードOUTは高レベルになる。メモリセルMC
に“１”が記憶されている場合、ビット線BLおよびデー
タ線DATABに電流は流れる。データ線DATABの電圧は低下
し、インバータ１０ａの出力電圧は高くなる。nMOSトラ
ンジスタ１０ｂのソース・ドレイン間抵抗は低くなる。
この結果、負荷１０ｃから供給される電流は、nMOSトラ
ンジスタ１０ｂを介してデータ線DATABに供給され、イ
ンバータ１０ａを帰還制御する。そして、出力ノードOU
Tは、低レベルになる。
【０００９】なお、“０”読み出しと、“１”読み出し
とにおけるデータ線DATABの電圧差は小さく、数十mVで
ある。
とにおけるデータ線DATABの電圧差は小さく、数十mVで
ある。
【００１０】
【発明が解決しようとする課題】ところで、上述したセ
ンスアンプ１０は、データ線DATABの微少な電圧の変化
を検出しなくてはならない。センスアンプ１０の誤動作
を防止するために、データ線DATABは、隣接する他の信
号線からのカップリングの影響を受けないように配置す
る必要がある。特に、上述したように、センスアンプ１
０が複数のブロックBLKで共有される場合、データ線DAT
ABの配線長は長くなるため、この対策は重要になる。
ンスアンプ１０は、データ線DATABの微少な電圧の変化
を検出しなくてはならない。センスアンプ１０の誤動作
を防止するために、データ線DATABは、隣接する他の信
号線からのカップリングの影響を受けないように配置す
る必要がある。特に、上述したように、センスアンプ１
０が複数のブロックBLKで共有される場合、データ線DAT
ABの配線長は長くなるため、この対策は重要になる。
【００１１】具体的には、次の事項を考慮してレイアウ
ト設計が行われている。 (1)読み出し動作中に変化する信号（クロック信号等）
は、データ線DATABに隣接させない。 (2)データ線DATABと隣接する他の信号との配線間隔を広
くする。
ト設計が行われている。 (1)読み出し動作中に変化する信号（クロック信号等）
は、データ線DATABに隣接させない。 (2)データ線DATABと隣接する他の信号との配線間隔を広
くする。
【００１２】(3)データ線DATABをシールドする。 しかしながら、上記(2)では、レイアウト面積が増大す
るという問題があった。図９は、上記(3)を考慮したレ
イアウトの例を示している。この例では、接地線VSS
が、データバス線DBUSの外側にそれぞれ配置されてい
る。接地線VSS（０V）は、読み出し動作時にその電圧が
変化しない。
るという問題があった。図９は、上記(3)を考慮したレ
イアウトの例を示している。この例では、接地線VSS
が、データバス線DBUSの外側にそれぞれ配置されてい
る。接地線VSS（０V）は、読み出し動作時にその電圧が
変化しない。
【００１３】図１０は、図９に示した回路の読み出し動
作を示している。データ線DATABと接地線VSSとの電位差
は、データ線DATABの電圧の上昇とともに大きくなり、
電位差に応じた電荷は、両線間に形成される寄生容量に
蓄積される。電荷の蓄積量は、外側のデータ線DATABほ
ど大きい。このため、接地線VSSに隣接する外側のデー
タ線DATAB(0)、DATAB(n-1)の立ち上がりが遅くなってし
まう。
作を示している。データ線DATABと接地線VSSとの電位差
は、データ線DATABの電圧の上昇とともに大きくなり、
電位差に応じた電荷は、両線間に形成される寄生容量に
蓄積される。電荷の蓄積量は、外側のデータ線DATABほ
ど大きい。このため、接地線VSSに隣接する外側のデー
タ線DATAB(0)、DATAB(n-1)の立ち上がりが遅くなってし
まう。
【００１４】一方、内側のデータ線DATAB(1)-DATAB(n-
2)では、隣接するデータ線DATABとの電位差は小さい。
このため、これ等データ線DATAB(1)-DATAB(n-2)の間に
形成される寄生容量への電荷の移動は少ない。この結
果、内側のデータ線DATAB(1)-DATAB(n-2)の立ち上がり
は、高速かつ同一のタイミングになる。読み出し時間
（アクセス時間）は、複数ビットの読み出しデータのう
ち、最も確定するのが遅いデータに合わせなくてはなら
ない。このため、接地線VSSによるデータ線DATABシール
ドは、高速動作の妨げとなっていた。
2)では、隣接するデータ線DATABとの電位差は小さい。
このため、これ等データ線DATAB(1)-DATAB(n-2)の間に
形成される寄生容量への電荷の移動は少ない。この結
果、内側のデータ線DATAB(1)-DATAB(n-2)の立ち上がり
は、高速かつ同一のタイミングになる。読み出し時間
（アクセス時間）は、複数ビットの読み出しデータのう
ち、最も確定するのが遅いデータに合わせなくてはなら
ない。このため、接地線VSSによるデータ線DATABシール
ドは、高速動作の妨げとなっていた。
【００１５】本発明の目的は、メモリセルに記憶された
データを高速に読み出すことができる半導体集積回路を
提供することにある。
データを高速に読み出すことができる半導体集積回路を
提供することにある。
【００１６】
【課題を解決するための手段】請求項１の半導体集積回
路は、複数のデータ線と、センスアンプと、ダミーデー
タ線とを備えている。データ線は互いに隣接して配線さ
れ、メモリセルから読み出されるデータを伝達する。セ
ンスアンプは、データを受け、増幅した信号を出力す
る。ダミーデータ線は、データ線からなるデータバス線
の外側に沿って配線されている。ダミーデータ線は、メ
モリセルに記憶されたデータの読み出し動作時に、デー
タ線の電圧と同様の電圧変化をする。このため、読み出
し動作時に、データ線とダミーデータ線との電位差は小
さくなる。すなわち、読み出し動作時に、データ線とダ
ミーデータ線との間に形成される寄生容量への電荷の蓄
積量は、最小限になる。この結果、外側のデータ線と内
側のデータ線とでカップリング特性がほぼ等しくなり、
データ線に読み出されるデータの立ち上がり時間は、ほ
ぼ等しくなる。複数のデータ線の立ち上がり時間のばら
つきが小さくなるため、読み出し時間（アクセス時間）
が高速になる。
路は、複数のデータ線と、センスアンプと、ダミーデー
タ線とを備えている。データ線は互いに隣接して配線さ
れ、メモリセルから読み出されるデータを伝達する。セ
ンスアンプは、データを受け、増幅した信号を出力す
る。ダミーデータ線は、データ線からなるデータバス線
の外側に沿って配線されている。ダミーデータ線は、メ
モリセルに記憶されたデータの読み出し動作時に、デー
タ線の電圧と同様の電圧変化をする。このため、読み出
し動作時に、データ線とダミーデータ線との電位差は小
さくなる。すなわち、読み出し動作時に、データ線とダ
ミーデータ線との間に形成される寄生容量への電荷の蓄
積量は、最小限になる。この結果、外側のデータ線と内
側のデータ線とでカップリング特性がほぼ等しくなり、
データ線に読み出されるデータの立ち上がり時間は、ほ
ぼ等しくなる。複数のデータ線の立ち上がり時間のばら
つきが小さくなるため、読み出し時間（アクセス時間）
が高速になる。
【００１７】請求項２の半導体集積回路は、読み出し動
作時のセンスアンプの動作と同様に動作する制御回路を
備えている。ダミーデータ線は、制御回路に接続されて
いる。このため、ダミーデータ線は、読み出し動作時
に、容易にデータ線の電圧と同様の電圧変化をする。請
求項３の半導体集積回路では、ダミーデータ線は、デー
タバス線の外側に沿って配置された複数の配線片で形成
されている。配線片は、複数のデータ線のそれぞれに接
続されている。ダミーデータ線は、複数のデータ線にそ
れぞれ接続された配線片から形成されているため、デー
タ線の電圧と同じ電圧変化をする。このため、特別な制
御回路を使用することなく、データ線とダミーデータ線
との間に形成される寄生容量への電荷の蓄積量は最小限
になり、読み出し時間（アクセス時間）が高速になる。
作時のセンスアンプの動作と同様に動作する制御回路を
備えている。ダミーデータ線は、制御回路に接続されて
いる。このため、ダミーデータ線は、読み出し動作時
に、容易にデータ線の電圧と同様の電圧変化をする。請
求項３の半導体集積回路では、ダミーデータ線は、デー
タバス線の外側に沿って配置された複数の配線片で形成
されている。配線片は、複数のデータ線のそれぞれに接
続されている。ダミーデータ線は、複数のデータ線にそ
れぞれ接続された配線片から形成されているため、デー
タ線の電圧と同じ電圧変化をする。このため、特別な制
御回路を使用することなく、データ線とダミーデータ線
との間に形成される寄生容量への電荷の蓄積量は最小限
になり、読み出し時間（アクセス時間）が高速になる。
【００１８】請求項４の半導体集積回路では、各データ
線に接続された配線片の配線長の和は、互いに等しくさ
れている。このため、例えば、ダミーデータ線の外側に
別の配線が配置されている場合、全てのデータ線は、こ
の別の配線の影響を均等に受ける。したがって、読み出
し動作時に、複数のデータ線の立ち上がり時間が、ばら
つくことが防止される。この結果、隣接する別の配線の
影響を受けて、読み出し時間（アクセス時間）が遅くな
ることが防止される。
線に接続された配線片の配線長の和は、互いに等しくさ
れている。このため、例えば、ダミーデータ線の外側に
別の配線が配置されている場合、全てのデータ線は、こ
の別の配線の影響を均等に受ける。したがって、読み出
し動作時に、複数のデータ線の立ち上がり時間が、ばら
つくことが防止される。この結果、隣接する別の配線の
影響を受けて、読み出し時間（アクセス時間）が遅くな
ることが防止される。
【００１９】請求項５の半導体集積回路では、配線片
は、同じ長さかつ等間隔で配置されている。このため、
各データ線に接続された配線片の配線長の和は、容易に
等しくできる。レイアウト設計において、同一の配線片
を繰り返し配置すればよいため、レイアウト設計が容易
になる。請求項６の半導体集積回路では、ダミーデータ
線の外側に、接地線または読み出し動作時に接地電位に
なる配線が配置されている。このため、例えば、ダミー
データ線の外側に別の配線が配置されている場合、デー
タ線がこの別の配線の影響を受けることが防止される。
は、同じ長さかつ等間隔で配置されている。このため、
各データ線に接続された配線片の配線長の和は、容易に
等しくできる。レイアウト設計において、同一の配線片
を繰り返し配置すればよいため、レイアウト設計が容易
になる。請求項６の半導体集積回路では、ダミーデータ
線の外側に、接地線または読み出し動作時に接地電位に
なる配線が配置されている。このため、例えば、ダミー
データ線の外側に別の配線が配置されている場合、デー
タ線がこの別の配線の影響を受けることが防止される。
【００２０】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は、本発明の半導体集積回路の第
１の実施形態の要部を示している。この実施形態は、請
求項１および請求項２に対応している。従来技術で説明
した要素と同一の要素については、同一の符号を付し、
これ等要素については、詳細な説明を省略する。
用いて説明する。図１は、本発明の半導体集積回路の第
１の実施形態の要部を示している。この実施形態は、請
求項１および請求項２に対応している。従来技術で説明
した要素と同一の要素については、同一の符号を付し、
これ等要素については、詳細な説明を省略する。
【００２１】この半導体集積回路は、シリコン基板上に
CMOSプロセス技術を使用してフラッシュメモリとして形
成されている。図１に示した以外の構成は、図５と同一
である。この実施形態では、データバス線DBUSの外側
に、データ線DATABに平行にダミーデータ線DMYがそれぞ
れ配置されている。ダミーデータ線DMYは、制御回路２
０に接続されている。それ以外の構成は、上述した図６
と同一である。
CMOSプロセス技術を使用してフラッシュメモリとして形
成されている。図１に示した以外の構成は、図５と同一
である。この実施形態では、データバス線DBUSの外側
に、データ線DATABに平行にダミーデータ線DMYがそれぞ
れ配置されている。ダミーデータ線DMYは、制御回路２
０に接続されている。それ以外の構成は、上述した図６
と同一である。
【００２２】制御回路２０は、読み出し動作時に、ダミ
ーデータ線DMYの電圧をデータ線DATABの電圧と同様に変
化させるための回路である。制御回路２０は、センスア
ンプ１０の出力ノードOUTにダミーの負荷を接続して形
成されている。すなわち、制御回路２０は、読み出し動
作時に、センスアンプ１０とほぼ同じ動作をする。図２
は、読み出し動作時におけるデータ線DATABの電圧の変
化を示している。
ーデータ線DMYの電圧をデータ線DATABの電圧と同様に変
化させるための回路である。制御回路２０は、センスア
ンプ１０の出力ノードOUTにダミーの負荷を接続して形
成されている。すなわち、制御回路２０は、読み出し動
作時に、センスアンプ１０とほぼ同じ動作をする。図２
は、読み出し動作時におけるデータ線DATABの電圧の変
化を示している。
【００２３】この実施形態では、ダミーデータ線DMYの
電圧は、制御回路２０により制御され、例えば、“０”
読み出しされるデータ線DATABの電圧と同じ変化をす
る。このため、データ線DATABとダミーデータ線DMYとの
電位差は、“０”読み出しと、“１”読み出しとにおけ
るデータ線DATABの電圧差である数十mV以下になる。す
なわち、データ線DATAB（特に、データ線DATAB(0)、DAT
AB(n-1)）とダミーデータ線DMYとの間に形成される寄生
容量への電荷の蓄積量は、最小限になる。この結果、外
側のデータ線DATAB(0)、DATAB(n-1)と内側のデータ線DA
TAB(1)-DATAB(n-2)とでカップリング特性がほぼ等しく
なり、データ線DATAB(0)-DATAB(n-1)に読み出されるデ
ータの立ち上がり時間は、ほぼ等しくなる。データ線DA
TAB(0)-DATAB(n-1)の立ち上がり時間のばらつきが小さ
くなるため、読み出し時間（アクセス時間）が高速にな
る。
電圧は、制御回路２０により制御され、例えば、“０”
読み出しされるデータ線DATABの電圧と同じ変化をす
る。このため、データ線DATABとダミーデータ線DMYとの
電位差は、“０”読み出しと、“１”読み出しとにおけ
るデータ線DATABの電圧差である数十mV以下になる。す
なわち、データ線DATAB（特に、データ線DATAB(0)、DAT
AB(n-1)）とダミーデータ線DMYとの間に形成される寄生
容量への電荷の蓄積量は、最小限になる。この結果、外
側のデータ線DATAB(0)、DATAB(n-1)と内側のデータ線DA
TAB(1)-DATAB(n-2)とでカップリング特性がほぼ等しく
なり、データ線DATAB(0)-DATAB(n-1)に読み出されるデ
ータの立ち上がり時間は、ほぼ等しくなる。データ線DA
TAB(0)-DATAB(n-1)の立ち上がり時間のばらつきが小さ
くなるため、読み出し時間（アクセス時間）が高速にな
る。
【００２４】以上、本発明の半導体集積回路では、デー
タバス線DBUSの外側に、データ線DATABの電圧と同じ変
化をするダミーデータ線DMYを配置した。このため、デ
ータ線DATAB(0)-DATAB(n-1)の立ち上がり時間を等しく
でき、読み出し時間（アクセス時間）を高速にできる。
特に、センスアンプを複数のブロックで共有し、データ
線DATABの配線長が長くなるときに有効である。
タバス線DBUSの外側に、データ線DATABの電圧と同じ変
化をするダミーデータ線DMYを配置した。このため、デ
ータ線DATAB(0)-DATAB(n-1)の立ち上がり時間を等しく
でき、読み出し時間（アクセス時間）を高速にできる。
特に、センスアンプを複数のブロックで共有し、データ
線DATABの配線長が長くなるときに有効である。
【００２５】図３は、本発明の半導体集積回路の第２の
実施形態の要部を示している。この実施形態は、請求項
３ないし請求項５に対応している。従来技術および第１
の実施形態で説明した要素と同一の要素については、同
一の符号を付し、これ等要素については、詳細な説明を
省略する。この実施形態は、データバス線DBUSの外側
に、複数配線片M1が、データ線DATABに平行に等間隔Ｓ
で配置されている。配線片M1は、データ線DATABと同じ
配線層を使用して形成されている。配線片M1は、データ
線DATABに直交して配置された配線M2を介してデータ線D
ATABに接続されている。配線M2は、データ線DATABより
上側の配線層を使用して形成されている。すなわち、配
線片M1は、データ線DATAB(0)-DATAB(n-1)を均等に配置
して形成されている。そして、これ等配線片M1によりダ
ミーデータ線DMY2が形成されている。本実施形態の構成
は、制御回路２０（図１）が配置されていないこと、ダ
ミーデータ線DMY2がデータ線DATAB(0)-DATAB(n-1)によ
り形成されていることを除き、第１の実施形態と同一で
ある。
実施形態の要部を示している。この実施形態は、請求項
３ないし請求項５に対応している。従来技術および第１
の実施形態で説明した要素と同一の要素については、同
一の符号を付し、これ等要素については、詳細な説明を
省略する。この実施形態は、データバス線DBUSの外側
に、複数配線片M1が、データ線DATABに平行に等間隔Ｓ
で配置されている。配線片M1は、データ線DATABと同じ
配線層を使用して形成されている。配線片M1は、データ
線DATABに直交して配置された配線M2を介してデータ線D
ATABに接続されている。配線M2は、データ線DATABより
上側の配線層を使用して形成されている。すなわち、配
線片M1は、データ線DATAB(0)-DATAB(n-1)を均等に配置
して形成されている。そして、これ等配線片M1によりダ
ミーデータ線DMY2が形成されている。本実施形態の構成
は、制御回路２０（図１）が配置されていないこと、ダ
ミーデータ線DMY2がデータ線DATAB(0)-DATAB(n-1)によ
り形成されていることを除き、第１の実施形態と同一で
ある。
【００２６】この実施形態では、ダミーデータ線DMY2
は、データ線DATAB(0)-DATAB(n-1)と同じ変化をする。
このため、第１の実施形態と同様に、データ線DATAB
（特に、データ線DATAB(0)、DATAB(n-1)）とダミーデー
タ線DMY2との間に形成される寄生容量への電荷の蓄積量
は最小限になる。また、ダミーデータ線DMY2を制御する
制御回路２０（図１）が不要になる。
は、データ線DATAB(0)-DATAB(n-1)と同じ変化をする。
このため、第１の実施形態と同様に、データ線DATAB
（特に、データ線DATAB(0)、DATAB(n-1)）とダミーデー
タ線DMY2との間に形成される寄生容量への電荷の蓄積量
は最小限になる。また、ダミーデータ線DMY2を制御する
制御回路２０（図１）が不要になる。
【００２７】さらに、配線片M1は、データ線DATAB(0)-D
ATAB(n-1)を均等に配置して形成されている。このた
め、ダミーデータ線DMY2の外側に別の配線が配置されて
いる場合、全てのデータ線DATAB(0)-DATAB(n-1)は、こ
の別の配線の影響を均等に受ける。したがって、読み出
し動作時において、データ線DATAB(0)-DATAB(n-1)の立
ち上がり時間がばらつくことはない。この結果、隣接す
る別の配線の影響を受けて、読み出し時間（アクセス時
間）が遅くなることが防止される。
ATAB(n-1)を均等に配置して形成されている。このた
め、ダミーデータ線DMY2の外側に別の配線が配置されて
いる場合、全てのデータ線DATAB(0)-DATAB(n-1)は、こ
の別の配線の影響を均等に受ける。したがって、読み出
し動作時において、データ線DATAB(0)-DATAB(n-1)の立
ち上がり時間がばらつくことはない。この結果、隣接す
る別の配線の影響を受けて、読み出し時間（アクセス時
間）が遅くなることが防止される。
【００２８】この実施形態においても、上述した第１の
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、ダミーデータ線DMY2をデータ線DATAB
(0)-DATAB(n-1)を引き出すことで形成した。このため、
ダミーデータ線DMY2を制御する制御回路を不要にでき
る。この結果、チップサイズを低減できる。図４は、本
発明の半導体集積回路の第３の実施形態の要部を示して
いる。この実施形態は、請求項６に対応している。従来
技術および上述した実施形態で説明した要素と同一の要
素については、同一の符号を付し、これ等要素について
は、詳細な説明を省略する。
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、ダミーデータ線DMY2をデータ線DATAB
(0)-DATAB(n-1)を引き出すことで形成した。このため、
ダミーデータ線DMY2を制御する制御回路を不要にでき
る。この結果、チップサイズを低減できる。図４は、本
発明の半導体集積回路の第３の実施形態の要部を示して
いる。この実施形態は、請求項６に対応している。従来
技術および上述した実施形態で説明した要素と同一の要
素については、同一の符号を付し、これ等要素について
は、詳細な説明を省略する。
【００２９】この実施形態は、ダミーデータ線DMY2の外
側に、接地線VSSがそれぞれ配置されている。それ以外
の構成は、第２の実施形態と同一である。この実施形態
では、データ線DATAB(0)-DATAB(n-1)と、接地線VSSとの
間に形成される寄生容量への電荷の蓄積量は、ほぼ均等
になる。外側のデータ線DATAB(0)、DATAB(n-1)と内側の
データ線DATAB(1)-DATAB(n-2)とでカップリング特性が
等しくなるため、データ線DATAB(0)-DATAB(n-1)の立ち
上がり時間は等しくなる。また、ダミーデータ線DMY2の
外側に別の配線が配置されている場合、データ線DATAB
(0)-DATAB(n-1)がこの別の配線の影響を受けることを防
止できる。
側に、接地線VSSがそれぞれ配置されている。それ以外
の構成は、第２の実施形態と同一である。この実施形態
では、データ線DATAB(0)-DATAB(n-1)と、接地線VSSとの
間に形成される寄生容量への電荷の蓄積量は、ほぼ均等
になる。外側のデータ線DATAB(0)、DATAB(n-1)と内側の
データ線DATAB(1)-DATAB(n-2)とでカップリング特性が
等しくなるため、データ線DATAB(0)-DATAB(n-1)の立ち
上がり時間は等しくなる。また、ダミーデータ線DMY2の
外側に別の配線が配置されている場合、データ線DATAB
(0)-DATAB(n-1)がこの別の配線の影響を受けることを防
止できる。
【００３０】この実施形態においても、上述した第１お
よび第２の実施形態と同様の効果を得ることができる。
なお、上述した第１の実施形態では、ダミーデータ線DM
Yの電圧の変化を、“０”読み出しされるデータ線DATAB
の電圧の変化と同じにした例について述べた。本発明は
かかる実施形態に限定されるものではない。例えば、
“１”読み出しされるデータ線DATABの電圧の変化と同
じにしてもよい。あるいは、ダミーデータ線DMYの電圧
の変化を、“０”読み出しおよび“１”読み出しされる
されるデータ線DATABの電圧の変化の間にしてもよい。
よび第２の実施形態と同様の効果を得ることができる。
なお、上述した第１の実施形態では、ダミーデータ線DM
Yの電圧の変化を、“０”読み出しされるデータ線DATAB
の電圧の変化と同じにした例について述べた。本発明は
かかる実施形態に限定されるものではない。例えば、
“１”読み出しされるデータ線DATABの電圧の変化と同
じにしてもよい。あるいは、ダミーデータ線DMYの電圧
の変化を、“０”読み出しおよび“１”読み出しされる
されるデータ線DATABの電圧の変化の間にしてもよい。
【００３１】上述した実施形態では、本発明をフラッシ
ュメモリに適用した例について述べた。本発明はかかる
実施形態に限定されるものではない。例えば、EPROM（E
lectrically Programmable ROM）またはマスクROMを形
成しても良い。さらに、本発明を、フラッシュメモリの
メモリコアを搭載したシステムLSIに適用してもよい。
なお、上述した第３実施形態では、ダミーデータ線DMY2
の外側に接地線VSSを配置した例について述べた。本発
明はかかる実施形態に限定されるものではない。例え
ば、読み出し動作時に、０Vになるテスト用の信号等を
配置してもよい。
ュメモリに適用した例について述べた。本発明はかかる
実施形態に限定されるものではない。例えば、EPROM（E
lectrically Programmable ROM）またはマスクROMを形
成しても良い。さらに、本発明を、フラッシュメモリの
メモリコアを搭載したシステムLSIに適用してもよい。
なお、上述した第３実施形態では、ダミーデータ線DMY2
の外側に接地線VSSを配置した例について述べた。本発
明はかかる実施形態に限定されるものではない。例え
ば、読み出し動作時に、０Vになるテスト用の信号等を
配置してもよい。
【００３２】以上、本発明について詳細に説明してきた
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。
【００３３】
【発明の効果】請求項１の半導体集積回路では、読み出
し動作時に、データ線とダミーデータ線との間に形成さ
れる寄生容量への電荷の蓄積量を最小限にできる。この
結果、複数のデータ線の立ち上がり時間のばらつきを小
さくでき、読み出し時間（アクセス時間）を高速にでき
る。
し動作時に、データ線とダミーデータ線との間に形成さ
れる寄生容量への電荷の蓄積量を最小限にできる。この
結果、複数のデータ線の立ち上がり時間のばらつきを小
さくでき、読み出し時間（アクセス時間）を高速にでき
る。
【００３４】請求項２の半導体集積回路では、ダミーデ
ータ線は、読み出し動作時に、容易にデータ線の電圧と
同様の電圧変化をできる。請求項３の半導体集積回路で
は、特別な制御回路を使用することなく、データ線とダ
ミーデータ線との間に形成される寄生容量への電荷の蓄
積量を最小限にでき、読み出し時間（アクセス時間）を
高速にできる。
ータ線は、読み出し動作時に、容易にデータ線の電圧と
同様の電圧変化をできる。請求項３の半導体集積回路で
は、特別な制御回路を使用することなく、データ線とダ
ミーデータ線との間に形成される寄生容量への電荷の蓄
積量を最小限にでき、読み出し時間（アクセス時間）を
高速にできる。
【００３５】請求項４の半導体集積回路では、読み出し
動作時に、複数のデータ線の立ち上がり時間が、ばらつ
くことを防止できる。この結果、隣接する別の配線の影
響を受けて、読み出し時間（アクセス時間）が遅くなる
ことを防止できる。請求項５の半導体集積回路では、レ
イアウト設計において、同一の配線片を繰り返し配置す
ればよいため、容易にレイアウト設計できる。請求項６
の半導体集積回路では、ダミーデータ線の外側に別の配
線が配置されている場合、データ線がこの別の配線の影
響を受けることを防止できる。
動作時に、複数のデータ線の立ち上がり時間が、ばらつ
くことを防止できる。この結果、隣接する別の配線の影
響を受けて、読み出し時間（アクセス時間）が遅くなる
ことを防止できる。請求項５の半導体集積回路では、レ
イアウト設計において、同一の配線片を繰り返し配置す
ればよいため、容易にレイアウト設計できる。請求項６
の半導体集積回路では、ダミーデータ線の外側に別の配
線が配置されている場合、データ線がこの別の配線の影
響を受けることを防止できる。
【図１】本発明の半導体集積回路の第１の実施形態の要
部を示すブロック図である。
部を示すブロック図である。
【図２】読み出し動作時におけるデータ線の電圧の変化
を示す波形図である。
を示す波形図である。
【図３】本発明の半導体集積回路の第２の実施形態の要
部を示すレイアウト図である。
部を示すレイアウト図である。
【図４】本発明の半導体集積回路の第３の実施形態の要
部を示すレイアウト図である。
部を示すレイアウト図である。
【図５】従来のフラッシュメモリの概要を示すブロック
図である。
図である。
【図６】図５の要部を示すブロック図である。
【図７】図６のセンスアンプを示す回路図である。
【図８】従来の読み出し動作時におけるデータ線の電圧
の変化を示す波形図である。
の変化を示す波形図である。
【図９】データ線をシールドした例を示すレイアウト図
である。
である。
【図１０】図９の読み出し動作時におけるデータ線の電
圧の変化を示す波形図である。
圧の変化を示す波形図である。
２ アドレスバッファ ４ Ｘデコーダ ６ メモリセルアレイ ８ Ｙデコーダ １０ センスアンプ １０ａ インバータ １０ｂ nMOSトランジスタ １０ｃ 負荷 １２ 出力バッファ １４ 制御回路 １６ データ線スイッチ １８ ブロックデコーダ ２０ 制御回路 BL ビット線 BLK0、BLK1、BLK2 ブロック DATAB(0)-DATAB(n-1) データ線 DBUS データバス線 DMY、DMY2 ダミーデータ線 M1 配線片 M2 配線 MC メモリセル OUT 出力ノード VCC 電源線 VSS 接地線 WL ワード線
Claims (6)
- 【請求項１】 互いに隣接して配線され、メモリセルか
ら読み出されるデータを伝達する複数のデータ線と、 前記データを受け、増幅した信号を出力するセンスアン
プと、 前記データ線からなるデータバス線の外側に沿って配線
され、前記メモリセルに記憶された前記データの読み出
し動作時に、該データ線の電圧と同様の電圧変化をする
ダミーデータ線とを備えたことを特徴とする半導体集積
回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、 読み出し動作時の前記センスアンプの動作と同様に動作
する制御回路を備え、 前記ダミーデータ線は、該制御回路に接続されているこ
とを特徴とする半導体集積回路。 - 【請求項３】 請求項１記載の半導体集積回路におい
て、 前記ダミーデータ線は、前記データバス線の外側に沿っ
て配置された複数の配線片で形成されており、 前記配線片は、前記複数のデータ線のそれぞれに接続さ
れていることを特徴とする半導体集積回路。 - 【請求項４】 請求項３記載の半導体集積回路におい
て、 前記各データ線に接続された前記配線片の配線長の和
は、互いに等しいことを特徴とする半導体集積回路。 - 【請求項５】 請求項４記載の半導体集積回路におい
て、 前記配線片は、同じ長さかつ等間隔で配置されているこ
とを特徴とする半導体集積回路。 - 【請求項６】 請求項３記載の半導体集積回路におい
て、 前記ダミーデータ線の外側に、接地線または前記読み出
し動作時に接地電位になる配線が配置されていることを
特徴とする半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000064580A JP3924107B2 (ja) | 2000-03-09 | 2000-03-09 | 半導体集積回路 |
| US09/725,278 US6407957B2 (en) | 2000-03-09 | 2000-11-29 | Semiconductor memory |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000064580A JP3924107B2 (ja) | 2000-03-09 | 2000-03-09 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001256789A true JP2001256789A (ja) | 2001-09-21 |
| JP3924107B2 JP3924107B2 (ja) | 2007-06-06 |
Family
ID=18584261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000064580A Expired - Fee Related JP3924107B2 (ja) | 2000-03-09 | 2000-03-09 | 半導体集積回路 |
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| Country | Link |
|---|---|
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| JP (1) | JP3924107B2 (ja) |
| KR (1) | KR100597565B1 (ja) |
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| KR100448709B1 (ko) * | 2001-11-29 | 2004-09-13 | 삼성전자주식회사 | 데이터 버스 시스템 및 그 제어방법 |
| WO2004109709A1 (ja) * | 2003-06-06 | 2004-12-16 | Fujitsu Limited | 半導体記憶装置、および半導体記憶装置のビット線選択方法 |
| US7088631B2 (en) | 2003-12-25 | 2006-08-08 | Kabushiki Kaisha Toshiba | Semiconductor storage apparatus |
| US7570517B2 (en) | 2006-05-19 | 2009-08-04 | Samsung Electronics Co., Ltd. | Flash memory device adapted to prevent read failures due to dummy strings |
| JP2016029775A (ja) * | 2014-07-25 | 2016-03-03 | ローム株式会社 | パラレルインタフェースおよび集積回路 |
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| WO2003067609A2 (en) * | 2002-02-06 | 2003-08-14 | Sun Microsystems, Inc. | Signal wire shielding technique |
| US7155695B2 (en) * | 2002-02-06 | 2006-12-26 | Sun Microsystems, Inc. | Signal shielding technique using active shields for non-interacting driver design |
| US6828852B2 (en) * | 2002-08-13 | 2004-12-07 | Sun Microsystems, Inc. | Active pulsed scheme for driving long interconnects |
| KR100958619B1 (ko) | 2002-12-31 | 2010-05-20 | 동부일렉트로닉스 주식회사 | 엔드 타입 플래시 메모리셀 제조방법 |
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| EP0547889B1 (en) * | 1991-12-17 | 1999-04-14 | STMicroelectronics, Inc. | A tristatable driver for internal data bus lines |
| US5383155A (en) * | 1993-11-08 | 1995-01-17 | International Business Machines Corporation | Data output latch control circuit and process for semiconductor memory system |
| US6034908A (en) * | 1997-02-11 | 2000-03-07 | Artisan Components, Inc. | Sense amplifying methods and sense amplification integrated devices |
-
2000
- 2000-03-09 JP JP2000064580A patent/JP3924107B2/ja not_active Expired - Fee Related
- 2000-11-29 US US09/725,278 patent/US6407957B2/en not_active Expired - Lifetime
- 2000-11-30 KR KR1020000071794A patent/KR100597565B1/ko not_active IP Right Cessation
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|---|---|---|---|---|
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| WO2004109709A1 (ja) * | 2003-06-06 | 2004-12-16 | Fujitsu Limited | 半導体記憶装置、および半導体記憶装置のビット線選択方法 |
| US7190630B2 (en) | 2003-06-06 | 2007-03-13 | Spansion Llc | Semiconductor storage device and method of selecting bit line of the semiconductor storage device |
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| US7570517B2 (en) | 2006-05-19 | 2009-08-04 | Samsung Electronics Co., Ltd. | Flash memory device adapted to prevent read failures due to dummy strings |
| US7940566B2 (en) | 2006-05-19 | 2011-05-10 | Samsung Electronics Co., Ltd. | Flash memory device adapted to prevent read failures due to dummy strings |
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Also Published As
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|---|---|
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| JP3924107B2 (ja) | 2007-06-06 |
| KR20010088298A (ko) | 2001-09-26 |
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| US6407957B2 (en) | 2002-06-18 |
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