KR100448709B1 - 데이터 버스 시스템 및 그 제어방법 - Google Patents

데이터 버스 시스템 및 그 제어방법 Download PDF

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KR100448709B1
KR100448709B1 KR10-2001-0075072A KR20010075072A KR100448709B1 KR 100448709 B1 KR100448709 B1 KR 100448709B1 KR 20010075072 A KR20010075072 A KR 20010075072A KR 100448709 B1 KR100448709 B1 KR 100448709B1
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Abstract

본 발명은 데이터 버스 시스템 및 그 제어방법에 관한 것으로, 그 시스템은 복수개의 신호선들 및 소정 개수의 여분의 신호선들로 이루어진 데이터 버스, 복수개의 신호선들중 적어도 하나이상의 신호선에 장애가 발생한 경우에 장애가 발생한 신호선을 여분의 신호선으로 대체하고 대체된 신호선들이 포함된 정상인 신호선들을 통하여 데이터를 송수신하는 마스터 모듈, 및 마스터 모듈의 제어하에 장애가 발생한 신호선을 여분의 신호선으로 대체하고 정상인 신호선들을 통하여 데이터를 송수신하는 복수개의 슬레이브 모듈들을 포함한다.
본 발명에 따른 데이터 버스 시스템은 1 개의 버스를 구성하는 하나 이상의 신호선에 장애가 발생한 경우에 장애가 발생한 신호선만을 대체함으로써, 1 개의 버스만으로 정상적인 버스동작이 가능하고 버스 효율성을 향상시킬 수 있다. 또한, 본 발명에 따른 데이터 버스 시스템은 소형화가 가능하고 제조 비용을 낮출 수 있으며 신뢰성이 높고 ATM 셀 버스 시스템 등에 적용이 가능하다.

Description

데이터 버스 시스템 및 그 제어방법{DATA BUS SYSTEM AND METHOD FOR CONTROLLING THE SAME}
본 발명은 데이터 버스 시스템에 관한 것으로, 특히 1 개의 버스만으로 정상 동작이 가능한 데이터 버스 시스템에 관한 것이다.
단일 버스를 사용하는 데이터 버스 시스템에서는, 단일 버스를 구성하는 복수개의 신호선들 중 일부의 신호선들에 장애가 발생하면, 나머지 신호선들이 동작 가능하더라도 전체가 정상적으로 동작할 수 없게 되어 데이터의 송수신을 할 수 없게 된다.
이를 방지하기 위하여 종래에는 복수개의 신호선들을 구비한 버스를 이중으로 구비하여, 사용하고 있는 버스에 장애가 발생하면 대기 중인 다른 버스로 전환하여 데이터의 송수신을 계속할 수 있도록 하였다.
도 1 은 종래의 이중 버스를 사용하는 ATM 셀 버스 시스템을 나타내는 것으로, 버스들(10, 20), 및 m개의 모듈들(30-1 ~ 30-m)로 구성되어 있다. 버스들(10, 20) 각각은 복수개의 신호선들로 이루어지고, m개의 모듈들(30-1 ~ 30-m) 각각은 버스 인터페이스부 1(40)과 버스 인터페이스부 2(50)로 구성되어 있다.
2개의 버스들(10, 20)중 사용하고 있는 버스가 버스(10)이고, 대기중인 버스가 버스(20)라고 가정하고 종래의 ATM 셀 버스 시스템의 동작을 설명하면 다음과 같다.
m개의 모듈들(30-1 ~ 30-m) 각각의 버스 인터페이스부(40)를 통하여 버스(10)와 m개의 모듈들(30-1 ~ 30-m)사이에 데이터를 주고 받게 된다.
그런데, 만일 버스(10)의 복수개의 신호선들중 하나이상의 신호선들에 장애가 발생하면, m개의 모듈들(30-1 ~ 30-m) 각각의 내부의 마이크로 프로세서(미도시)의 제어하에 m개의 모듈들(30-1 ~ 30-m) 각각의 버스 인터페이스부 1(40)과 버스(10)사이의 데이터 전송을 중지하고, m개의 모듈들(30-1 ~ 30-m) 각각의 버스 인터페이스부 2(50)를 통하여 대기중인 버스(20)와 m개의 모듈들(30-1 ~ 30-m)사이에 데이터를 전송하게 된다.
그런데, 상술한 바와 같은 종래의 이중 버스를 사용하는 ATM 셀 버스 시스템에서는, 사용중인 버스를 구성하는 복수개의 신호선들중 하나이상의 신호선에 장애가 발생하게 되면 복수개의 신호들선들로 구성된 사용중인 버스 전체를 대기중인 버스로 대체하게 된다. 따라서, 종래의 시스템은 장애가 발생되지 않은 신호선들조차도 대기중인 버스의 신호선들로 대체되기 때문에 버스 효율성이 떨어지게 된다는 문제점이 있었다.
또한, 종래의 시스템은 이중 버스로 구성되고, 모듈들 각각의 내부에 2개의 버스 인터페이스부를 구비하여야 하기 때문에 제조 비용이 증가하게 된다는 문제점이 있었다.
본 발명에서는, 복수개의 신호선들로 구성되는 ATM 셀 버스 시스템에 있어서 하나이상의 신호선의 결함 때문에 나머지 다수의 정상적인 신호선들을 사용할 수없게 되는 문제점을 해결하는 방법으로, 동일 버스를 이중으로 구비하는 방법이 아니라 소수의 신호선을 여분으로 구비하고 있다가 일부의 신호선에 장애가 발생하면 이들 신호선을 동일한 버스 내의 정상적인 신호선으로 대체함으로써 다수의 정상적인 신호선을 그대로 사용할 수 있도록 한다. 즉, 버스 1 개만으로 버스의 정상적인 동작이 이루어질 수 있도록 한다.
본 발명의 목적은 1 개의 버스를 구성하는 하나 이상의 신호선에 장애가 발생한 경우에 장애가 발생한 신호선만을 대체함으로써, 1 개의 버스만으로 정상적인 버스동작이 가능하고 버스의 효율성을 향상시킬 수 있는 데이터 버스 시스템을 제공하는 데 있다.
본 발명의 다른 목적은 1 개의 버스를 구성하는 하나 이상의 신호선에 장애가 발생한 경우에, 장애가 발생한 신호선을 정상적인 신호선으로 대체하고 동일한 버스에 연결되어 있는 복수의 모듈들이 모두 동일한 정상적인 신호선들을 사용할 수 있도록 하는 데이터 버스 제어방법을 제공하는 데 있다.
도 1 은 종래의 이중화 버스를 사용하는 ATM 셀 버스 시스템의 개략도이다.
도 2 는 본 발명에 따른 ATM 셀 버스 시스템의 개략도이다.
도 3 은 도 2 에 나타낸 본 발명에 따른 ATM 셀 버스 시스템을 구체화한 도면이다.
도 4 는 본 발명의 ATM 셀 버스 시스템의 동작을 설명하기 위한 동작 흐름도이다.
<도면의 주요부분에 대한 부호의 설명>
10, 20, 100 : 버스 30-1 내지 30-m : 모듈
40 : 버스 인터페이스부 1 50 : 버스 인터페이스부 2
110, 320 : n 개의 신호선 120 : 여분의 신호선
130 : (n + y) 개의 신호선 140 : 유지보수 신호선
200-1 내지 200-m : 모듈 210 : 마이크로 프로세서
220 : 롬(ROM) 230 : 램(RAM)
240 : 프로세서 버스 300 : 버스 인터페이스부
310 : 버스 신호 선택부 330 : 버스 신호 송수신부
340 : ATM 셀 처리부 350 : 버스 신호 감시부
상기 목적을 달성하기 위한 본 발명의 데이터 버스 시스템은, 데이터를 교환하는 복수개의 신호선들 및 소정 개수의 대체 신호선들로 이루어진 데이터 버스와, 복수개의 신호선들중 적어도 하나이상의 신호선에 장애가 발생한 경우에 장애가 발생한 신호선을 상기 대체 신호선으로 대체하고, 대체된 신호선과 장애가 발생하기 않은 정상 신호선들을 통하여 데이터를 송수신하는 마스터 모듈과, 마스터 모듈의 제어하에 장애가 발생한 신호선을 대체 신호선으로 대체하고, 장애가 발생하지 않은 정상 신호선과 상기 대체 신호선들을 통하여 데이터를 송수신하는 복수개의 슬레이브 모듈들을 포함하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 데이터 버스 시스템의 제어방법은, 마스터 모듈의 버스 인터페이스부에서 데이터를 교환하는 데이터 버스의 신호선 상태를 시험하여, 장애가 발생한 신호선이 있으면, 그 시험 결과를 상기 마스터 모듈의 상기 마이크로 프로세서로 송신하는 단계와, 마이크로 프로세서가 버스 인터페이스부로부터 수신되는 신호선의 시험 결과에 기초하여, 데이터 버스를 구성하는 신호선들 중 정상 신호선 및 대체 신호선을 결정하는 단계와, 마이크로 프로세서가 결정한 정상 신호선 및 대체 신호선에 대한 정보를 상기 슬레이브 모듈들에게 통지하는 단계와, 마스터 및 슬레이브 모듈들 각각의 마이크로 프로세서가 정상 신호선 및 대체 신호선을 통해 데이터를 송수신하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 데이터 버스 시스템 및 제어방법을 설명하면 다음과 같다.
도 2 는 본 발명에 따른 ATM 셀 버스 시스템의 개략도이고, 도 3 은 도 2 에 나타낸 본 발명에 따른 ATM 셀 버스 시스템을 구체화한 도면이다.
도 2 에 나타낸 바와 같이, ATM 셀 버스 시스템은 복수개의 신호선들로 이루어진 1개의 버스(100), 및 버스 인터페이스부(300)를 각각 구비한 m개의 모듈들(200-1 ~ 200-m)로 구성되어 있다.
도 2 에 나타낸 시스템의 기능을 설명하면 다음과 같다.
모듈들(200-1 ~ 200-m) 각각은 버스 인터페이스부(300)를 통하여 버스(100)로 데이터를 전송하고, 모듈들(200-1 ~ 200-m) 각각은 버스(100)를 통하여 전송되는 데이터를 버스 인터페이스부(300)를 통하여 수신한다. 이와 같은 방법으로, 버스(100)를 통하여 모듈들(200-1 ~ 200-m) 사이에 데이터가 전송된다.
모듈들(200-1 ~ 200-m) 중 하나의 모듈은 마스터 모듈이 되고 나머지는 슬레이브 모듈들이 되어, 버스(100)를 구성하는 일부의 신호선에 장애가 발생하면 마스터 모듈에 의해서 장애가 발생한 신호선을 여분의 신호선으로 대체하게 된다.
따라서, 1 개의 버스(100)내에 여분의 신호선들을 구비하여 장애가 발생한 신호선만을 대체함으로써 버스 효율성이 증가된다.
도 3 은 도 2 에 나타낸 블록도의 상세한 구성을 나타내는 블록도로서, 정상 동작시 사용되는 n개의 신호선들(S1 ~ Sn)(110), y개의 여분의 신호선들(Sn+1 ~ Sn+y)(120), 및 모듈들(200-1 ~ 200-m)사이에 제어신호를 교환하기 위한 유지 보수 신호선(140)으로 이루어진 데이터 버스(100), 및 버스 신호 선택부(310), 버스 신호 송수신부(330), ATM 셀 처리부(340), 및 버스 신호 감시부(350)로 이루어진 버스 인터페이스부(300), 마이크로 프로세서(210), 롬(ROM)(220), 및 램(RAM)(230)을 구비한 모듈들(200-1 ~ 200-m)로 구성되어 있다.
도 3 에서, n개의 신호선들(S1 ~ Sn)(110)과 y개의 여분의 신호선들(Sn+1 ~ Sn+y)(120)은 모듈들(200-1 ~ 200-m) 각각의 버스 인터페이스부(300)에 연결되고, 유지보수 신호선(140)은 모듈들(200-1 ~ 200-m) 각각의 마이크로 프로세서(210)에연결된다.
본 발명의 ATM 셀 버스 시스템은 하나의 데이터 버스(100)에 복수개의 모듈들(200-1 ~ 200-m)이 접속되어 서로 데이터를 송수신한다. 이때, 하나의 모듈을 마스터 모듈로 하고 나머지 모듈들을 슬레이브 모듈들로 하여 마스터 모듈의 제어하에 동작을 수행하게 된다. 본 발명의 마스터 모듈은 상기의 구성을 갖는다. 일반적으로, 슬레이브 모듈은 상술한 바와 같은 마스터 모듈과 동일한 구성을 갖지만, 때에 따라서는 마스터 모듈과 다른 구성을 가질 수도 있다. 예를 들면, 슬레이브 모듈 내에 마이크로 프로세서나 롬, 램 등을 포함시키지 않고, 슬레이브 모듈내의 버스 인터페이스부가 유지보수 신호선에 직접적으로 연결되어 마스터 모듈의 마이크로 프로세서에 의해서 제어되도록 구성할 수도 있다.
도 3 에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
버스 신호 감시부(350)는 버스 신호 선택부(310), 버스 신호 송수신부(330), ATM 셀 처리부(340), 및 마이크로 프로세서(210)에 연결되어 이들 블록들과 데이터를 송수신한다. 또한, 버스 신호 감시부(350)는 버스 신호 선택부(310) 및 버스 신호 송수신부(330)의 운영 상태를 감시하고 있다가 데이터 버스(100)에 오류가 발생하면, 오류 발생 내용을 마이크로 프로세서(210)에 통지한다.
버스 신호 선택부(310)는 마이크로 프로세서(210)의 제어하에 데이터 버스(100)내의 사용가능한 신호선들 각각을 버스 신호 송수신부(330)의 신호선들과 각각 연결한다.
버스 신호 송수신부(330)는 버스 신호 선택부(310)와 데이터를 송수신한다.
ATM 셀 처리부(340)는 버스 신호 송수신부(330)로부터 전송되는 신호를 처리하여 ATM 셀 스트림으로 전송하고, ATM 셀 스트림을 처리하여 버스 신호 송수신부(330)로 전송한다.
마이크로 프로세서(210)는 버스 신호 감시부(350)로부터 버스 상태의 시험결과를 수신하고, 그 결과에 기초하여 데이터 버스(100)내의 복수개의 신호선들중에서 사용가능한 신호선들을 선택하고, 그 결과를 버스 신호 선택부(310)에 통지한다. 그리고, 마이크로 프로세서(210)는 버스 신호 선택부(310)가 선택된 사용가능한 신호선들 각각을 버스 신호 송수신부(330)의 신호선들과 연결하도록 한다. 또한, 마이크로 프로세서(210)는 데이터 버스(100)내의 신호선들 중에서 사용가능한 신호선들을 선택한 후, 그 결과를 유지보수 신호선(140)을 통하여 버스(100)를 사용하는 모든 슬레이브 모듈들에게 통지함으로써, 버스(100)를 사용하는 모든 모듈들이 동일한 신호선을 데이터 버스로 사용하도록 한다.
도4는 본 발명의 ATM 셀 버스 시스템의 동작을 설명하기 위한 동작 흐름도이다.
먼저, 마스터 모듈의 버스 인터페이스부(300)내의 버스 신호 감시부(350)가 데이터 버스(100)내의 신호선들의 상태를 시험하고, 그 시험 결과를 마스터 모듈의 마이크로 프로세서(210)에 통지한다(S10 단계).
마스터 모듈의 마이크로 프로세서(210)가 버스 인터페이스부(300)로부터 인가되는 시험 결과를 수신한다(S20 단계).
마스터 모듈의 마이크로 프로세서(210)가 시험 결과를 분석하여 장애가 있는신호선들이 있는지를 판단한다(S30 단계).
만일 S30 단계의 판단결과, 장애가 있는 신호선들이 있으면, 마스터 모듈의 마이크로 프로세서(210)가 장애가 있는 신호선들을 대체할 여분의 신호선들을 결정한다(S40 단계). n번째 신호선(Sn)에 장애가 있는 경우에, n번째 신호선(Sn)을 대체할 여분의 신호선들(120)중의 하나의 신호선, 예를 들면, 신호선(Sn+1)을 결정한다(S40 단계).
마스터 모듈의 마이크로 프로세서(210)가 데이터 버스(100)의 유지 보수 신호선(140)을 통하여 슬레이브 모듈들의 마이크로 프로세서(210)에 통지하고, 마스터 및 슬레이브 모듈들 각각의 마이크로 프로세서(210)가 버스 인터페이스부(300)내의 버스 신호 선택부(310)로 하여금 장애가 있는 신호선들을 결정된 여분의 신호선들로 대체하게 한다(S50단계). 즉, 이 단계에서, 장애가 있는 신호선들만을 여분의 신호선들(120)로 대체하여 데이터 버스(100)중 정상인 신호선들만을 선택하게 된다. 일반적으로, 슬레이브 모듈은 상술한 바와 같은 마스터 모듈과 동일한 구성을 갖지만, 때에 따라서는 마스터 모듈과 다른 구성을 가질 수도 있다.
만일, 마스터 모듈과 달리 슬레이브 모듈내에 마이크로 프로세서를 구비하지 않은 경우에는, S50 단계에서 마스터 모듈의 마이크로 프로세서(210)는 대체하기로 결정된 신호선에 대한 정보를 데이터 버스(100)의 유지 보수 신호선(140)을 통하여 슬레이브 모듈들의 버스 신호 선택부에 직접 통지하고, 슬레이브 모듈의 버스 신호 선택부로 하여금 장애가 있는 신호선들을 결정된 여분의 신호선들로 대체하게 한다. 이와 동시에, 마이크로 프로세서(210)는 마스터 모듈의 버스 신호 선택부(310)로 하여금 장애가 있는 신호선들을 결정된 여분의 신호선들로 대체하게 한다.
마스터 모듈 및 슬레이브 모듈들의 버스 인터페이스부(300)내의 버스 신호 선택부(310)가 선택된 신호선들과 연결되어 데이터를 전송한다(S60단계).
만일 S30 단계의 판단결과, 장애가 있는 신호선들이 없으면, S60 단계로 진행하여 동작을 수행한다.
상술한 바와 같은 동작은 시스템을 초기화할 때 뿐만아니라 동작 중에도 수행하게 된다.
본 발명의 실시예의 데이터 버스 시스템은 최소한의 여분의 신호선들을 구비하여 1 개의 데이터 버스로 정상적인 송수신이 가능한 ATM 셀 버스 시스템을 예로 하여 나타내었으나, 본 발명은 컴퓨터의 마더보드 등 다른 시스템에도 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 따른 데이터 버스 시스템은 1 개의 버스를 구성하는 하나 이상의 신호선에 장애가 발생한 경우에 장애가 발생한 신호선만을 대체함으로써, 1 개의 버스만으로 정상적인 버스동작이 가능하고 버스 효율성을 향상시킬 수 있다.
또한, 본 발명에 따른 데이터 버스 시스템은 소형화가 가능하고 생산 단가를 낮출 수 있으며 신뢰성이 높다.

Claims (11)

  1. 데이터를 교환하는 복수개의 신호선들 및 소정 개수의 대체 신호선들로 이루어진 데이터 버스;
    상기 복수개의 신호선들중 적어도 하나이상의 신호선에 장애가 발생한 경우에 상기 장애가 발생한 신호선을 상기 대체 신호선으로 대체하고, 대체된 신호선과 장애가 발생하기 않은 정상 신호선들을 통하여 데이터를 송수신하는 마스터 모듈; 및
    상기 마스터 모듈의 제어하에 상기 장애가 발생한 신호선을 상기 대체 신호선으로 대체하고, 장애가 발생하지 않은 정상 신호선과 상기 대체 신호선들을 통하여 데이터를 송수신하는 복수개의 슬레이브 모듈들을 포함하는 것을 특징으로 하는 데이터 버스 시스템.
  2. 제1항에 있어서, 상기 데이터 버스는
    장애가 발생한 신호선을 상기 대체 신호선으로 대체하는 경우에, 상기 마스터 모듈이 동일한 버스에 연결되어 동작하는 상기 슬레이브 모듈에 상기 신호선의 대체 사실을 통지하기 위한 유지보수 신호선을 더 포함하는 것을 특징으로 하는 데이터 버스 시스템.
  3. 제 1 항에 있어서, 상기 마스터 모듈은
    상기 데이터 버스를 통해 데이터를 송수신하기 위한 버스 인터페이스부;
    상기 버스 인터페이스부에서 버스의 상태를 시험한 결과를 이용하여 정상 신호선을 선택하고, 그 결과를 상기 버스 인터페이스부 및 상기 복수개의 슬레이브 모듈들에 통지하는 마이크로 프로세서;
    모듈의 초기 상태 및 운영에 필요한 프로그램을 저장하기 위한 ROM; 및
    상기 모듈을 운영하는 중에 일시적인 데이터 메모리로 사용하기 위한 RAM을 더 포함하는 것을 특징으로 하는 데이터 버스 시스템.
  4. 제 3 항에 있어서, 상기 버스 인터페이스부는
    상기 데이터 버스에 포함되는 상기 복수개의 신호선들에 연결되어 데이터를 송수신하는 버스 신호 선택부;
    상기 버스 신호 선택부에 연결되어 상기 데이터 버스를 구성하는 신호선들 중 정상 동작하는 정상 신호선들을 통해 데이터를 송수신하는 버스 신호 송수신부;
    상기 버스 신호 송수신부로부터 전송되는 신호를 처리하여, ATM 셀 스트림으로 전송하고, ATM 셀 스트림을 처리하여 상기 버스 신호 송수신부를 통해 전송하는 ATM 셀 처리부;
    상기 버스 신호 선택부, 상기 버스 신호 송수신부, 상기 ATM 셀 처리부, 및 상기 마이크로 프로세서에 연결되어 데이터를 주고받는 버스 신호 감시부를 포함하는 것을 특징으로 하는 데이터 버스 시스템.
  5. 제 4 항에 있어서, 상기 버스 신호 감시부는
    상기 버스 신호 선택부 및 상기 버스 신호 송수신부의 데이터 송수신 상태를 감시하고 있다가 상기 데이터 버스의 신호선들중 적어도 하나이상의 신호선에 장애가 있음이 검출되면, 장애 발생 내용을 상기 마이크로 프로세서에 통보하는 것을 특징으로 하는 데이터 버스 시스템.
  6. 제 3 항에 있어서, 상기 마이크로 프로세서는
    상기 버스 신호 감시부로부터 전송되는 신호선 상태의 시험결과를 기초하여 신호선들 중에서 사용가능한 정상 신호선들을 선택하고, 그 선택된 정상 신호선을 상기 버스 신호 선택부에 통지하여, 상기 버스 신호 선택부가 상기 선택된 상기 정상 신호선들 각각을 상기 버스 신호 송수신부의 신호선들과 연결되도록 하는 것을 특징으로 하는 데이터 버스 시스템.
  7. 제 3 항에 있어서, 상기 마이크로 프로세서는
    상기 데이터 버스의 신호선들 중에서 장애가 발생하는 신호선이 발생하여, 대체 신호선 및 상기 정상 신호선들을 선택한 후, 그 결과를 상기 유지보수 신호선을 통하여 상기 데이터 버스를 사용하는 모듈들에게 통지함으로써, 상기 데이터 버스를 사용하는 모듈들이 모두 동일한 신호선을 통해 데이터를 송수신하도록 하는 것을 특징으로 하는 데이터 버스 시스템.
  8. 마이크로 프로세서 및 버스 인터페이스부를 포함하는 마스터 및 슬레이브 모듈이 데이터 버스를 제어하는 방법에 있어서,
    마스터 모듈의 버스 인터페이스부에서 데이터를 교환하는 데이터 버스의 신호선 상태를 시험하여, 장애가 발생한 신호선이 있으면, 그 시험 결과를 상기 마스터 모듈의 상기 마이크로 프로세서로 송신하는 단계;
    상기 마이크로 프로세서가 상기 버스 인터페이스부로부터 수신되는 상기 신호선의 시험 결과에 기초하여, 상기 데이터 버스를 구성하는 신호선들 중 정상 신호선 및 대체 신호선을 결정하는 단계;
    상기 마이크로 프로세서가 결정한 상기 정상 신호선 및 대체 신호선에 대한 정보를 상기 슬레이브 모듈들에게 통지하는 단계; 및
    상기 마스터 및 슬레이브 모듈들 각각의 마이크로 프로세서가 상기 정상 신호선 및 상기 대체 신호선을 통해 데이터를 송수신하는 단계를 포함하는 것을 특징으로 하는 데이터 버스 제어방법.
  9. 제 8 항에 있어서, 상기 정상 신호선 및 대체 신호선에 대한 정보 전송은,
    상기 데이터 버스를 이루는 신호선들중 유지보수 신호선을 통하여 전송하는 것을 특징으로 하는 데이터 버스 제어방법.
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