JP2000020461A - バスアクセス制御回路 - Google Patents
バスアクセス制御回路Info
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- JP2000020461A JP2000020461A JP10186221A JP18622198A JP2000020461A JP 2000020461 A JP2000020461 A JP 2000020461A JP 10186221 A JP10186221 A JP 10186221A JP 18622198 A JP18622198 A JP 18622198A JP 2000020461 A JP2000020461 A JP 2000020461A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Bus Control (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【課題】 高位側バスに障害が発生した場合、低位側バ
スが正常ならば、低位側バスを使ってＰＣＩデバイスと
しての機能を実現し、データ転送の要求時に転送方式を
選択してから転送し、一過性の障害に対応し、低位側の
バス障害に対して強化されたバスアクセス制御回路を提
供する。 【解決手段】 本発明のバスアクセス制御回路は、ビッ
ト幅が２分割されている高位側バスと低位側バスにおけ
るデータのアクセスを制御し、バスに転送要求のアドレ
ス選定の空きサイクルを有するアクセス制御回路におい
て、バスの空きサイクルに高位側バスと低位側バスのデ
ータチェックを行い、チェックの結果により、データの
転送方式を選択し、高位側バスに異常を検出しても障害
処理の割り込みを行うことなく、低位側バスを使用して
動作を続行する。更に、低位側バスに障害が発生した場
合、高位側バスを低位側バスとして切り替え、動作を続
行する。
スが正常ならば、低位側バスを使ってＰＣＩデバイスと
しての機能を実現し、データ転送の要求時に転送方式を
選択してから転送し、一過性の障害に対応し、低位側の
バス障害に対して強化されたバスアクセス制御回路を提
供する。 【解決手段】 本発明のバスアクセス制御回路は、ビッ
ト幅が２分割されている高位側バスと低位側バスにおけ
るデータのアクセスを制御し、バスに転送要求のアドレ
ス選定の空きサイクルを有するアクセス制御回路におい
て、バスの空きサイクルに高位側バスと低位側バスのデ
ータチェックを行い、チェックの結果により、データの
転送方式を選択し、高位側バスに異常を検出しても障害
処理の割り込みを行うことなく、低位側バスを使用して
動作を続行する。更に、低位側バスに障害が発生した場
合、高位側バスを低位側バスとして切り替え、動作を続
行する。
Description
【０００１】
【発明の属する技術分野】ｍビットバスを有するバスア
クセス制御回路に関し、特に分割バスに障害が検出され
た場合のバスアクセス制御回路に関する。
クセス制御回路に関し、特に分割バスに障害が検出され
た場合のバスアクセス制御回路に関する。
【０００２】
【従来の技術】従来、６４ビットバスをサポートするＰ
ＣＩデバイスにおいて、高位側３２ビットのバスに障害
が発生した場合、低位側３２ビットバスには何ら問題が
ない場合であっても致命的なエラーとして報告し、シス
テムは異常終了していた。
ＣＩデバイスにおいて、高位側３２ビットのバスに障害
が発生した場合、低位側３２ビットバスには何ら問題が
ない場合であっても致命的なエラーとして報告し、シス
テムは異常終了していた。
【０００３】特開平５−２５７８７１号公報本発明に以
上の問題点を解決するデータバス制御方式が開示されて
いる。このデータバス制御方式は、複数のデータバスを
介してデータを転送中にデータバスに障害が発生した場
合、残りの正常なデータバスを使用してデータ転送を継
続することを目的としている。このデータバス制御方式
は、複数バイト幅のデータバスと、このデータバス１バ
イト幅毎のデータエラーを検出するエラー検出回路と、
バス幅制御およびデータ転送制御を行うデータバス制御
回路と、検出されたエラー情報によりバイトはばの変更
を指示するエラー報告回路を有し、自動的にデータバス
のバス幅を変更するものである。
上の問題点を解決するデータバス制御方式が開示されて
いる。このデータバス制御方式は、複数のデータバスを
介してデータを転送中にデータバスに障害が発生した場
合、残りの正常なデータバスを使用してデータ転送を継
続することを目的としている。このデータバス制御方式
は、複数バイト幅のデータバスと、このデータバス１バ
イト幅毎のデータエラーを検出するエラー検出回路と、
バス幅制御およびデータ転送制御を行うデータバス制御
回路と、検出されたエラー情報によりバイトはばの変更
を指示するエラー報告回路を有し、自動的にデータバス
のバス幅を変更するものである。
【０００４】
【発明が解決しようとする課題】しかし、上記データバ
ス制御方式は、データ転送の開始前にバス幅を選択せ
ず、障害の発生のままにバス制御を行うものであるので
転送されたデータに誤りが混在して訂正処理に負担のか
かり、また、低位側のバスの障害に対してはデータ誤り
が頻発する。
ス制御方式は、データ転送の開始前にバス幅を選択せ
ず、障害の発生のままにバス制御を行うものであるので
転送されたデータに誤りが混在して訂正処理に負担のか
かり、また、低位側のバスの障害に対してはデータ誤り
が頻発する。
【０００５】本発明の目的は、高位側バスに障害が発生
した場合、低位側バスが正常ならば、低位側バスを使っ
てＰＣＩデバイスとしての機能を実現し、データ転送の
要求時に転送方式を選択してから転送し、一過性の障害
に対応し、低位側のバス障害に対して強化されたバスア
クセス制御回路を提供することである。
した場合、低位側バスが正常ならば、低位側バスを使っ
てＰＣＩデバイスとしての機能を実現し、データ転送の
要求時に転送方式を選択してから転送し、一過性の障害
に対応し、低位側のバス障害に対して強化されたバスア
クセス制御回路を提供することである。
【０００６】
【課題を解決するための手段】本発明のバスアクセス制
御回路は、ｍビット幅で構成され、２分割されている高
位側バスと低位側バスにおけるデータのアクセスを制御
し、バスに転送要求のアドレス選定の際に空きサイクル
を有するアクセス制御回路において、バスの空きサイク
ルに高位側バスと低位側バスのデータチェックを行い、
チェックの結果により、データの転送方式を選択する手
段を有することを特徴とする。
御回路は、ｍビット幅で構成され、２分割されている高
位側バスと低位側バスにおけるデータのアクセスを制御
し、バスに転送要求のアドレス選定の際に空きサイクル
を有するアクセス制御回路において、バスの空きサイク
ルに高位側バスと低位側バスのデータチェックを行い、
チェックの結果により、データの転送方式を選択する手
段を有することを特徴とする。
【０００７】また、転送方式を選択する手段は、バスの
空きサイクルに高位側バスと低位側バスのデータチェッ
クを行い、高位側バスに異常を検出しても障害処理の割
り込みを行うことなく、低位側バスを使用して動作を続
行することを特徴とする。
空きサイクルに高位側バスと低位側バスのデータチェッ
クを行い、高位側バスに異常を検出しても障害処理の割
り込みを行うことなく、低位側バスを使用して動作を続
行することを特徴とする。
【０００８】更に、転送方式を選択する手段は、低位側
バスに障害が発生した場合、障害処理を割り込ませるこ
となく高位側バスを低位側バスとして切り替え、動作を
続行することを特徴とする。
バスに障害が発生した場合、障害処理を割り込ませるこ
となく高位側バスを低位側バスとして切り替え、動作を
続行することを特徴とする。
【０００９】本発明は、ｍビット幅で構成されｍ／ｎビ
ット幅でも動作可能なバスのアクセス制御回路において
バスの空きサイクルに障害検出をおこない、ここで障害
を検出すると障害処理動作を割り込ませることなく（ｍ
−ｍ／ｎ）ビット幅のバスとして動作を続行することを
特徴とするものである。
ット幅でも動作可能なバスのアクセス制御回路において
バスの空きサイクルに障害検出をおこない、ここで障害
を検出すると障害処理動作を割り込ませることなく（ｍ
−ｍ／ｎ）ビット幅のバスとして動作を続行することを
特徴とするものである。
【００１０】例えば、６４ビットバスをサポートするＰ
ＣＩデバイスにおいては６４ビットデータ転送トランザ
クションのアドレスフェーズにおいて高位側のバスに障
害が発生した場合、障害処理を割り込ませることなく低
位側のバスにより３２ビットバスのみサポートするＰＣ
Ｉデバイスとしてトランザクションを続行するというも
のである。
ＣＩデバイスにおいては６４ビットデータ転送トランザ
クションのアドレスフェーズにおいて高位側のバスに障
害が発生した場合、障害処理を割り込ませることなく低
位側のバスにより３２ビットバスのみサポートするＰＣ
Ｉデバイスとしてトランザクションを続行するというも
のである。
【００１１】図１において、ＰＣＩデバイス１が６４ビ
ットデータ転送のリクエストアドレスを受け付けると、
高位側バスおよび低位側バスから受け取ったデータにつ
いてパリティチェックをおこなう。６４ビットＰＣＩバ
スにおける６４ビットデータ転送のリクエストアドレス
は低位側のバスに有効データが送信されており、このと
き高位側のバスに送信されているデータはパリティにつ
いては保障されているが、アドレス情報としては無効な
データとして扱うことができる。したがって、６４ビッ
トデータ転送のトランザクションでは高位側のバスはリ
クエストアドレスの発行フェーズにおいては空きサイク
ルとして見なすことができる。ここで高位側および低位
側バスから受け取ったデータにパリティエラーが検出さ
れなければ、ＰＣＩデバイス１は、ＡＣＫ６４信号で応
答し、６４ビットデータ転送シーケンサ１１が起動し
て、６４ビットデータ転送トランザクションの処理を開
始する。
ットデータ転送のリクエストアドレスを受け付けると、
高位側バスおよび低位側バスから受け取ったデータにつ
いてパリティチェックをおこなう。６４ビットＰＣＩバ
スにおける６４ビットデータ転送のリクエストアドレス
は低位側のバスに有効データが送信されており、このと
き高位側のバスに送信されているデータはパリティにつ
いては保障されているが、アドレス情報としては無効な
データとして扱うことができる。したがって、６４ビッ
トデータ転送のトランザクションでは高位側のバスはリ
クエストアドレスの発行フェーズにおいては空きサイク
ルとして見なすことができる。ここで高位側および低位
側バスから受け取ったデータにパリティエラーが検出さ
れなければ、ＰＣＩデバイス１は、ＡＣＫ６４信号で応
答し、６４ビットデータ転送シーケンサ１１が起動し
て、６４ビットデータ転送トランザクションの処理を開
始する。
【００１２】しかし、高位側バスから受け取ったデータ
にパリティエラーが検出された場合、ＰＣＩデバイス１
はＡＣＫ６４信号で応答しないものとする。６４ビット
データ転送のリクエスト発行元は、ＡＣＫ６４信号で応
答しないことにより、ＰＣＩデバイス１を３２ビットデ
ータ転送のみをサポートするデバイスであると認識して
６４ビットデータ転送を３２ビットデータ転送に切り換
えることになる。そしてＰＣＩデバイス１は、３２ビッ
トデータ転送シーケンサ１２を起動して３２ビットデー
タ転送トランザクションの処理を開始する。これにより
高位側バスに障害が発生した場合であっても、低位側バ
スによりトランザクションの処理を続行することができ
る。
にパリティエラーが検出された場合、ＰＣＩデバイス１
はＡＣＫ６４信号で応答しないものとする。６４ビット
データ転送のリクエスト発行元は、ＡＣＫ６４信号で応
答しないことにより、ＰＣＩデバイス１を３２ビットデ
ータ転送のみをサポートするデバイスであると認識して
６４ビットデータ転送を３２ビットデータ転送に切り換
えることになる。そしてＰＣＩデバイス１は、３２ビッ
トデータ転送シーケンサ１２を起動して３２ビットデー
タ転送トランザクションの処理を開始する。これにより
高位側バスに障害が発生した場合であっても、低位側バ
スによりトランザクションの処理を続行することができ
る。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して、詳細に説明する。図１は本発明の
バスアクセス制御回路の構成を示すブロック図、図２は
本発明のバスアクセス制御回路の動作を示すタイムシー
ケンス図、図３は本発明の別のバスアクセス制御回路の
構成を示すブロック図である。
て、図面を参照して、詳細に説明する。図１は本発明の
バスアクセス制御回路の構成を示すブロック図、図２は
本発明のバスアクセス制御回路の動作を示すタイムシー
ケンス図、図３は本発明の別のバスアクセス制御回路の
構成を示すブロック図である。
【００１４】図１を参照すると、バスアクセス制御回路
であるＰＣＩデバイス１は、高位側３２ビットＰＣＩバ
ス信号を観測する高位側バスデータ観測回路２と、低位
側３２ビットＰＣＩバス信号を観測する低位側バスデー
タ観測回路３と、６４ビットデータ転送リクエストであ
ることの識別信号であるREQ６４信号を観測しているREQ
６４観測回路４と、 ＰＣＩバスにリクエストアドレス
が発行されたタイミングに、高位側バスデータ観測回路
２および低位側バスデータ観測回路３からの観測データ
を受け、バスに発行されたリクエストが自デバイスに対
するリクエストであるか否かの判別をおこなうデバイス
応答判別回路９と、同じく観測データを受け、高位側バ
スデータのパリティ信号５を入力して高位側バスデータ
のパリティチェックをおこなう高位側バスデータパリテ
ィチェック回路７と、同じく観測データを受け、低位側
バスデータのパリティ信号６を入力して低位側バスデー
タのパリティチェックをおこなう低位側バスデータパリ
ティチェック回路８と、ＡＣＫ６４信号をリクエスト発
行元に送信するＡＣＫ６４応答制御回路１０と、６４ビ
ットデータ転送処理を開始する６４ビットデータ転送シ
ーケンサ１１と、３２ビットデータ転送処理を開始する
３２ビットデータ転送シーケンサ１２とを有する。
であるＰＣＩデバイス１は、高位側３２ビットＰＣＩバ
ス信号を観測する高位側バスデータ観測回路２と、低位
側３２ビットＰＣＩバス信号を観測する低位側バスデー
タ観測回路３と、６４ビットデータ転送リクエストであ
ることの識別信号であるREQ６４信号を観測しているREQ
６４観測回路４と、 ＰＣＩバスにリクエストアドレス
が発行されたタイミングに、高位側バスデータ観測回路
２および低位側バスデータ観測回路３からの観測データ
を受け、バスに発行されたリクエストが自デバイスに対
するリクエストであるか否かの判別をおこなうデバイス
応答判別回路９と、同じく観測データを受け、高位側バ
スデータのパリティ信号５を入力して高位側バスデータ
のパリティチェックをおこなう高位側バスデータパリテ
ィチェック回路７と、同じく観測データを受け、低位側
バスデータのパリティ信号６を入力して低位側バスデー
タのパリティチェックをおこなう低位側バスデータパリ
ティチェック回路８と、ＡＣＫ６４信号をリクエスト発
行元に送信するＡＣＫ６４応答制御回路１０と、６４ビ
ットデータ転送処理を開始する６４ビットデータ転送シ
ーケンサ１１と、３２ビットデータ転送処理を開始する
３２ビットデータ転送シーケンサ１２とを有する。
【００１５】本発明のバスアクセス制御回路は、図１を
参照すると、バスアクセス制御回路であるＰＣＩデバイ
ス１が、６４ビットＰＣＩバス信号を高位側バスデータ
観測回路２および低位側バスデータ観測回路３で観測し
ている。また６４ビットデータ転送リクエストであるこ
との識別信号であるREQ６４信号をREQ６４観測回路４で
観測している。高位側バスデータ観測回路２および低位
側バスデータ観測回路３は、ＰＣＩバスにリクエストア
ドレスが発行されたタイミングで、デバイス応答判別回
路９と、高位側バスデータパリティチェック回路７と、
低位側バスデータパリティチェック回路８に観測データ
を送る。
参照すると、バスアクセス制御回路であるＰＣＩデバイ
ス１が、６４ビットＰＣＩバス信号を高位側バスデータ
観測回路２および低位側バスデータ観測回路３で観測し
ている。また６４ビットデータ転送リクエストであるこ
との識別信号であるREQ６４信号をREQ６４観測回路４で
観測している。高位側バスデータ観測回路２および低位
側バスデータ観測回路３は、ＰＣＩバスにリクエストア
ドレスが発行されたタイミングで、デバイス応答判別回
路９と、高位側バスデータパリティチェック回路７と、
低位側バスデータパリティチェック回路８に観測データ
を送る。
【００１６】デバイス応答判別回路９はバスに発行され
たリクエストが自デバイスに対するリクエストであるか
否かの判別をおこなう。高位側バスデータパリティチェ
ック回路７は高位側バスデータのパリティ信号５を入力
して高位側バスデータのパリティチェックをおこなう。
低位側バスデータパリティチェック回路８は低位側バス
データのパリティ信号６を入力して低位側バスデータの
パリティチェックをおこなう。デバイス応答判別回路９
が自デバイスに対するリクエストであることを判別し、
かつREQ６４観測回路４が６４ビットデータ転送リクエ
ストであることを示し、かつ高位側バスデータパリティ
チェック回路７および低位側バスデータパリティチェッ
ク回路８がパリティエラーを検出しなければ、ＡＣＫ６
４応答制御回路１０はＡＣＫ６４信号をリクエスト発行
元に送信する。ＰＣＩデバイス１は、６４ビットデータ
転送に応答することを表示し、６４ビットデータ転送シ
ーケンサ１１を起動して、６４ビットデータ転送処理を
開始する。
たリクエストが自デバイスに対するリクエストであるか
否かの判別をおこなう。高位側バスデータパリティチェ
ック回路７は高位側バスデータのパリティ信号５を入力
して高位側バスデータのパリティチェックをおこなう。
低位側バスデータパリティチェック回路８は低位側バス
データのパリティ信号６を入力して低位側バスデータの
パリティチェックをおこなう。デバイス応答判別回路９
が自デバイスに対するリクエストであることを判別し、
かつREQ６４観測回路４が６４ビットデータ転送リクエ
ストであることを示し、かつ高位側バスデータパリティ
チェック回路７および低位側バスデータパリティチェッ
ク回路８がパリティエラーを検出しなければ、ＡＣＫ６
４応答制御回路１０はＡＣＫ６４信号をリクエスト発行
元に送信する。ＰＣＩデバイス１は、６４ビットデータ
転送に応答することを表示し、６４ビットデータ転送シ
ーケンサ１１を起動して、６４ビットデータ転送処理を
開始する。
【００１７】ここで、高位側バスデータパリティチェッ
ク回路７がパリティエラーを検出しているならば、ＡＣ
Ｋ６４応答制御回路１０はリクエスト発行元にＡＣＫ６
４信号を送信しない。ＰＣＩデバイス１は、６４ビット
データ転送に応答しないことを表示し、３２ビットデー
タ転送シーケンサ１２を起動し、３２ビットデータ転送
処理を開始する。リクエスト発行元はＡＣＫ６４信号の
応答がないことで６４ビットデータ転送リクエストを３
２ビットデータ転送に切り換える。すなわちＰＣＩデバ
イス１は、低位側のバスにてデータ転送の実行を続ける
ことになる。
ク回路７がパリティエラーを検出しているならば、ＡＣ
Ｋ６４応答制御回路１０はリクエスト発行元にＡＣＫ６
４信号を送信しない。ＰＣＩデバイス１は、６４ビット
データ転送に応答しないことを表示し、３２ビットデー
タ転送シーケンサ１２を起動し、３２ビットデータ転送
処理を開始する。リクエスト発行元はＡＣＫ６４信号の
応答がないことで６４ビットデータ転送リクエストを３
２ビットデータ転送に切り換える。すなわちＰＣＩデバ
イス１は、低位側のバスにてデータ転送の実行を続ける
ことになる。
【００１８】次に図１の回路の動作について図２を参照
して説明する。
して説明する。
【００１９】通常、本発明の以前には、ＰＣＩデバイス
はＰＣＩバス信号においてリクエストアドレスにパリテ
ィエラーを検出すると、致命的なエラーとして報告をお
こない、これによりシステムは異常停止することにな
る。
はＰＣＩバス信号においてリクエストアドレスにパリテ
ィエラーを検出すると、致命的なエラーとして報告をお
こない、これによりシステムは異常停止することにな
る。
【００２０】本発明のＰＣＩデバイス１は、６４ビット
データ転送リクエストの実行で高位側バスデータとして
伝達されるリクエストアドレスにパリティエラーを検出
した場合、致命的なエラーとしての処理をしないで、Ａ
ＣＫ６４応答制御回路１０がＡＣＫ６４信号で応答しな
いことにより、リクエスト発行元に対しＰＣＩデバイス
１が６４ビットデータ転送に応答できないことを通知す
る。この通知を受け取ったリクエスト発行元は６４ビッ
トデータ転送リクエストを低位側バスにおける３２ビッ
トデータ転送に切り換える。ＰＣＩデバイス１は３２ビ
ットデータ転送シーケンサ１２を起動して低位側のバス
にて３２ビットデータ転送処理を開始する。
データ転送リクエストの実行で高位側バスデータとして
伝達されるリクエストアドレスにパリティエラーを検出
した場合、致命的なエラーとしての処理をしないで、Ａ
ＣＫ６４応答制御回路１０がＡＣＫ６４信号で応答しな
いことにより、リクエスト発行元に対しＰＣＩデバイス
１が６４ビットデータ転送に応答できないことを通知す
る。この通知を受け取ったリクエスト発行元は６４ビッ
トデータ転送リクエストを低位側バスにおける３２ビッ
トデータ転送に切り換える。ＰＣＩデバイス１は３２ビ
ットデータ転送シーケンサ１２を起動して低位側のバス
にて３２ビットデータ転送処理を開始する。
【００２１】図２を参照すると、周期Ｔ０でリクエスト
アドレスがバス上に発行されている。高位側バスデータ
観測回路２および低位側バスデータ観測回路３はこのタ
イミングにおける観測データ、すなわちリクエストアド
レスをデバイス応答判別回路９と、高位側バスデータパ
リティチェック回路７と、低位側バスデータパリティチ
ェック回路８に送る。デバイス応答判別回路９は受け取
ったリクエストアドレスが自デバイスに対するリクエス
トか否かの判別をおこない、自デバイスに対するリクエ
ストであるならＡＣＫ６４応答制御回路１０に通知す
る。REQ６４観測回路４は周期Ｔ０で発行されたリクエ
ストが６４ビットデータ転送のリクエストであることを
示すREQ６４信号を観測して、リクエストが６４ビット
データ転送リクエストであるならばＡＣＫ６４応答制御
回路１０に通知する。高位側バスデータパリティチェッ
ク回路７おとび低位側バスデータパリティチェック回路
８は、リクエストアドレスの発行から一周期遅れの周期
Ｔ１で送出される高位側および低位側バスデータのパリ
ティ信号を入力する。高位側バスデータパリティチェッ
ク回路７おとび低位側バスデータパリティチェック回路
８は、周期Ｔ０で受け取った高位側および低位側バスデ
ータのパリティチェックをおこないチェック結果をＡＣ
Ｋ６４応答制御回路１０に通知する。
アドレスがバス上に発行されている。高位側バスデータ
観測回路２および低位側バスデータ観測回路３はこのタ
イミングにおける観測データ、すなわちリクエストアド
レスをデバイス応答判別回路９と、高位側バスデータパ
リティチェック回路７と、低位側バスデータパリティチ
ェック回路８に送る。デバイス応答判別回路９は受け取
ったリクエストアドレスが自デバイスに対するリクエス
トか否かの判別をおこない、自デバイスに対するリクエ
ストであるならＡＣＫ６４応答制御回路１０に通知す
る。REQ６４観測回路４は周期Ｔ０で発行されたリクエ
ストが６４ビットデータ転送のリクエストであることを
示すREQ６４信号を観測して、リクエストが６４ビット
データ転送リクエストであるならばＡＣＫ６４応答制御
回路１０に通知する。高位側バスデータパリティチェッ
ク回路７おとび低位側バスデータパリティチェック回路
８は、リクエストアドレスの発行から一周期遅れの周期
Ｔ１で送出される高位側および低位側バスデータのパリ
ティ信号を入力する。高位側バスデータパリティチェッ
ク回路７おとび低位側バスデータパリティチェック回路
８は、周期Ｔ０で受け取った高位側および低位側バスデ
ータのパリティチェックをおこないチェック結果をＡＣ
Ｋ６４応答制御回路１０に通知する。
【００２２】ここでデバイス応答判別回路９は、リクエ
ストが自デバイスに対するリクエストであることをＡＣ
Ｋ６４応答制御回路１０に通知する。かつREQ６４観測
回路４は６４ビットデータ転送リクエストであることを
ＡＣＫ６４応答制御回路１０に通知する。さらに、高位
側バスデータパリティチェック回路７および低位側バス
データパリティチェック回路８はパリティエラーを検出
しなかったことをＡＣＫ６４応答制御回路１０に通知す
る。通知を受けたＡＣＫ６４応答制御回路１０は、６４
ビットデータ転送シーケンサ１１の起動指示をおこな
い、リクエスト送出元に対してはＡＣＫ６４信号で応答
して、６４ビットデータ転送を受け付けることを通知す
る。
ストが自デバイスに対するリクエストであることをＡＣ
Ｋ６４応答制御回路１０に通知する。かつREQ６４観測
回路４は６４ビットデータ転送リクエストであることを
ＡＣＫ６４応答制御回路１０に通知する。さらに、高位
側バスデータパリティチェック回路７および低位側バス
データパリティチェック回路８はパリティエラーを検出
しなかったことをＡＣＫ６４応答制御回路１０に通知す
る。通知を受けたＡＣＫ６４応答制御回路１０は、６４
ビットデータ転送シーケンサ１１の起動指示をおこな
い、リクエスト送出元に対してはＡＣＫ６４信号で応答
して、６４ビットデータ転送を受け付けることを通知す
る。
【００２３】もし、次の周期Ｔ１で、高位側バスデータ
および低位側バスデータを受け取り６４ビットデータ転
送処理が開始されるが、デバイス応答判別回路９は、リ
クエストが自デバイスに対するリクエストであることを
ＡＣＫ６４応答制御回路１０に通知する。かつ、REQ６
４観測回路４は６４ビットデータ転送リクエストである
ことをＡＣＫ６４応答制御回路１０に通知する。更に、
低位側バスデータパリティチェック回路８はパリティエ
ラーを検出しなかったことをＡＣＫ６４応答制御回路１
０に通知する。かつ、高位側バスデータパリティチェッ
ク回路７がパリティエラーを検出したことをＡＣＫ６４
応答制御回路１０に通知する。通知を受けたＡＣＫ６４
応答制御回路１０は、３２ビットデータ転送シーケンサ
１２の起動指示をおこない、リクエスト送出元に対して
はＡＣＫ６４信号で応答せず６４ビットデータ転送は受
け付けないことを通知する。さらに、ＡＣＫ６４信号の
応答がなされないことで、リクエスト送出元は６４ビッ
トデータ転送を３２ビットデータ転送に切り換える。す
なわち、ＰＣＩデバイスは高位側バスは使わずに低位側
バスにてデータの転送をおこなうことになる。
および低位側バスデータを受け取り６４ビットデータ転
送処理が開始されるが、デバイス応答判別回路９は、リ
クエストが自デバイスに対するリクエストであることを
ＡＣＫ６４応答制御回路１０に通知する。かつ、REQ６
４観測回路４は６４ビットデータ転送リクエストである
ことをＡＣＫ６４応答制御回路１０に通知する。更に、
低位側バスデータパリティチェック回路８はパリティエ
ラーを検出しなかったことをＡＣＫ６４応答制御回路１
０に通知する。かつ、高位側バスデータパリティチェッ
ク回路７がパリティエラーを検出したことをＡＣＫ６４
応答制御回路１０に通知する。通知を受けたＡＣＫ６４
応答制御回路１０は、３２ビットデータ転送シーケンサ
１２の起動指示をおこない、リクエスト送出元に対して
はＡＣＫ６４信号で応答せず６４ビットデータ転送は受
け付けないことを通知する。さらに、ＡＣＫ６４信号の
応答がなされないことで、リクエスト送出元は６４ビッ
トデータ転送を３２ビットデータ転送に切り換える。す
なわち、ＰＣＩデバイスは高位側バスは使わずに低位側
バスにてデータの転送をおこなうことになる。
【００２４】図２を参照すると、リクエストアドレスの
周期Ｔ０における高位側バスデータおよび低位側バスデ
ータにパリティエラーが検出されなければ、周期Ｔ１以
降、高位側バスおよび低位側バスを使って１周期の間に
６４ビットデータの転送がおこなわれる。すなわち周期
Ｔ１では高位側バスにデータＤ１と低位側バスにデータ
Ｄ０の転送がおこなわれる。周期Ｔ０における高位側バ
スデータにパリティエラーが検出されると、周期Ｔ１で
高位側バスを使っての転送がおこなわれる予定であった
データＤ１は周期Ｔ２で低位側バスを使って転送がおこ
なわれる。すなわちＰＣＩデバイスは周期Ｔ１以降は低
位側のバスを使って３２ビットのデータ転送をおこなう
ことになる。
周期Ｔ０における高位側バスデータおよび低位側バスデ
ータにパリティエラーが検出されなければ、周期Ｔ１以
降、高位側バスおよび低位側バスを使って１周期の間に
６４ビットデータの転送がおこなわれる。すなわち周期
Ｔ１では高位側バスにデータＤ１と低位側バスにデータ
Ｄ０の転送がおこなわれる。周期Ｔ０における高位側バ
スデータにパリティエラーが検出されると、周期Ｔ１で
高位側バスを使っての転送がおこなわれる予定であった
データＤ１は周期Ｔ２で低位側バスを使って転送がおこ
なわれる。すなわちＰＣＩデバイスは周期Ｔ１以降は低
位側のバスを使って３２ビットのデータ転送をおこなう
ことになる。
【００２５】次に、本発明の他の実施例について図面を
参照して説明する。
参照して説明する。
【００２６】図３を参照すると、バスアクセス制御回路
であるＰＣＩデバイス１は、高位側３２ビットＰＣＩバ
ス信号を観測する高位側バスデータ観測回路２と、高位
側バスデータ観測回路２のデータ入力部に高位側バスデ
ータと低位側バスデータのいずれかを選択する回路２１
と、低位側３２ビットＰＣＩバス信号を観測する低位側
バスデータ観測回路３と、低位側バスデータ観測回路３
の障害を検出する回路２０と、６４ビットデータ転送リ
クエストであることの識別信号であるREQ６４信号を観
測しているREQ６４観測回路４と、 ＰＣＩバスにリクエ
ストアドレスが発行されたタイミングに、高位側バスデ
ータ観測回路２および低位側バスデータ観測回路３から
の観測データを受け、バスに発行されたリクエストが自
デバイスに対するリクエストであるか否かの判別をおこ
なうデバイス応答判別回路９と、同じく観測データを受
け、高位側バスデータのパリティ信号５を入力して高位
側バスデータのパリティチェックをおこなう高位側バス
データパリティチェック回路７と、同じく観測データを
受け、低位側バスデータのパリティ信号６を入力して低
位側バスデータのパリティチェックをおこなう低位側バ
スデータパリティチェック回路８と、ＡＣＫ６４信号を
リクエスト発行元に送信するＡＣＫ６４応答制御回路１
０と、６４ビットデータ転送処理を開始する６４ビット
データ転送シーケンサ１１と、３２ビットデータ転送処
理を開始する３２ビットデータ転送シーケンサ１２とを
有する。
であるＰＣＩデバイス１は、高位側３２ビットＰＣＩバ
ス信号を観測する高位側バスデータ観測回路２と、高位
側バスデータ観測回路２のデータ入力部に高位側バスデ
ータと低位側バスデータのいずれかを選択する回路２１
と、低位側３２ビットＰＣＩバス信号を観測する低位側
バスデータ観測回路３と、低位側バスデータ観測回路３
の障害を検出する回路２０と、６４ビットデータ転送リ
クエストであることの識別信号であるREQ６４信号を観
測しているREQ６４観測回路４と、 ＰＣＩバスにリクエ
ストアドレスが発行されたタイミングに、高位側バスデ
ータ観測回路２および低位側バスデータ観測回路３から
の観測データを受け、バスに発行されたリクエストが自
デバイスに対するリクエストであるか否かの判別をおこ
なうデバイス応答判別回路９と、同じく観測データを受
け、高位側バスデータのパリティ信号５を入力して高位
側バスデータのパリティチェックをおこなう高位側バス
データパリティチェック回路７と、同じく観測データを
受け、低位側バスデータのパリティ信号６を入力して低
位側バスデータのパリティチェックをおこなう低位側バ
スデータパリティチェック回路８と、ＡＣＫ６４信号を
リクエスト発行元に送信するＡＣＫ６４応答制御回路１
０と、６４ビットデータ転送処理を開始する６４ビット
データ転送シーケンサ１１と、３２ビットデータ転送処
理を開始する３２ビットデータ転送シーケンサ１２とを
有する。
【００２７】図１のバスアクセス制御回路であるＰＣＩ
デバイス１との相違は、低位側バスデータ観測回路３の
障害を検出する回路２０と、高位側バスデータ観測回路
２のデータ入力部に高位側バスデータと低位側バスデー
タのいずれかを選択する回路２１が設けられていること
である。
デバイス１との相違は、低位側バスデータ観測回路３の
障害を検出する回路２０と、高位側バスデータ観測回路
２のデータ入力部に高位側バスデータと低位側バスデー
タのいずれかを選択する回路２１が設けられていること
である。
【００２８】ＰＣＩデバイスは、低位側バスデータ観測
回路３に障害が発生すると、低位側バス信号の受け取り
が正常にできないため、ＰＣＩデバイスとしての機能が
全く動作不可能になってしまう。本発明の他の実施例
は、ここで低位側バスデータ観測回路３の障害を検出す
る回路２０と、高位側バスデータ観測回路２の入力部に
高位側バスデータと低位側バスデータのいずれかを選択
する回路２１を設ける。これにより、低位側バスデータ
観測回路３に障害が発生すると、バスデータ切り替え回
路２１は、低位側バスデータを高位側バスデータ観測回
路２に入力して低位側バスデータ観測回路３の代替え手
段として切り替える。 ＰＣＩデバイスは、低位側バス
データ観測回路３に高位側バスデータ観測回路２を利用
することにより、低位側バスデータ観測回路３に障害が
発生しても３２ビットＰＣＩデバイスとしての機能を確
保することを可能としている。
回路３に障害が発生すると、低位側バス信号の受け取り
が正常にできないため、ＰＣＩデバイスとしての機能が
全く動作不可能になってしまう。本発明の他の実施例
は、ここで低位側バスデータ観測回路３の障害を検出す
る回路２０と、高位側バスデータ観測回路２の入力部に
高位側バスデータと低位側バスデータのいずれかを選択
する回路２１を設ける。これにより、低位側バスデータ
観測回路３に障害が発生すると、バスデータ切り替え回
路２１は、低位側バスデータを高位側バスデータ観測回
路２に入力して低位側バスデータ観測回路３の代替え手
段として切り替える。 ＰＣＩデバイスは、低位側バス
データ観測回路３に高位側バスデータ観測回路２を利用
することにより、低位側バスデータ観測回路３に障害が
発生しても３２ビットＰＣＩデバイスとしての機能を確
保することを可能としている。
【００２９】
【発明の効果】本発明によれば、高位側バスに障害が発
生した場合、低位側バスが正常ならば、低位側バスを使
ってＰＣＩデバイスとしての機能を実現し、データ転送
の要求時に転送方式を選択してから転送し、一過性の障
害に対応し、低位側のバス障害に対して強化されると言
う効果がある。
生した場合、低位側バスが正常ならば、低位側バスを使
ってＰＣＩデバイスとしての機能を実現し、データ転送
の要求時に転送方式を選択してから転送し、一過性の障
害に対応し、低位側のバス障害に対して強化されると言
う効果がある。
【００３０】すなわち、本発明によれば、６４ビットバ
スをサポートするＰＣＩデバイスにおいて、高位側３２
ビットのバスに障害が発生した場合、システムに異常を
通知するのではなく、低位側３２ビットのバスを使うこ
とで３２ビットＰＣＩデバイスとして機能すると言う効
果がある。
スをサポートするＰＣＩデバイスにおいて、高位側３２
ビットのバスに障害が発生した場合、システムに異常を
通知するのではなく、低位側３２ビットのバスを使うこ
とで３２ビットＰＣＩデバイスとして機能すると言う効
果がある。
【００３１】また、ＰＣＩデバイス１の低位側バスデー
タ観測回路に障害が発生しても３２ビットＰＣＩデバイ
スとしての機能を確保できると言う効果がある。
タ観測回路に障害が発生しても３２ビットＰＣＩデバイ
スとしての機能を確保できると言う効果がある。
【図１】本発明のバスアクセス制御回路の構成を示すブ
ロック図である。
ロック図である。
【図２】本発明のバスアクセス制御回路の動作を示すタ
イムシーケンス図である。
イムシーケンス図である。
【図３】本発明の別のバスアクセス制御回路の構成を示
すブロック図である。
すブロック図である。
１ ＰＣＩデバイス ２ 高位側バスデータ観測回路 ３ 低位側バスデータ観測回路 ４ REQ６４観測回路 ５ 高位側バスデータのパリティ信号 ６ 低位側バスデータのパリティ信号 ７ 高位側バスデータパリティチェック回路 ８ 低位側バスデータパリティチェック回路 ９ デバイス応答判別回路 １０ ＡＣＫ６４応答制御回路 １１ ６４ビットデータ転送シーケンサ １２ ３２ビットデータ転送シーケンサ ２０ 低位側バスデータ観測回路３の障害を検出する
回路 ２１ 高位側バスデータと低位側バスデータのいずれ
かを選択する回路
回路 ２１ 高位側バスデータと低位側バスデータのいずれ
かを選択する回路
【手続補正書】
【提出日】平成１１年６月２９日（１９９９．６．２
９）
９）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
Claims (9)
- 【請求項１】 ｍビット幅で構成され、自然数ｎで分割
されているｍ／ｎビット幅の複数バスにおけるデータの
アクセスを制御し、バスに転送要求のアドレス選定の際
に空きサイクルを有するアクセス制御回路において、 前記バスの空きサイクルに前記複数バスのデータチェッ
クを行い、前記チェックの結果により、データの転送方
式を選択する手段を有することを特徴とするバスアクセ
ス制御回路。 - 【請求項２】 前記転送方式を選択する手段が、 前記バスの空きサイクルに前記複数バスのデータチェッ
クを行い、異常を検出しても障害処理の割り込みを行う
ことなく、（ｍ−ｍ／ｎ）ビット幅のバスとして動作を
続行することを特徴とする請求項１記載のバスアクセス
制御回路。 - 【請求項３】 ｍビット幅で構成され、２分割されてい
る高位側バスと低位側バスにおけるデータのアクセスを
制御し、バスに転送要求のアドレス選定の際に空きサイ
クルを有するアクセス制御回路において、 前記バスの空きサイクルに前記高位側バスと前記低位側
バスのデータチェックを行い、前記チェックの結果によ
り、データの転送方式を選択する手段を有することを特
徴とするバスアクセス制御回路。 - 【請求項４】 前記転送方式を選択する手段が、 前記バスの空きサイクルに前記高位側バスと前記低位側
バスのデータチェックを行い、前記高位側バスに異常を
検出しても障害処理の割り込みを行うことなく、前記低
位側バスを使用して動作を続行することを特徴とする請
求項３記載のバスアクセス制御回路。 - 【請求項５】 前記転送方式を選択する手段が、 前記低位側バスに障害が発生した場合、障害処理を割り
込ませることなく高位側バスを低位側バスとして切り替
え、動作を続行することを特徴とする請求項３記載のバ
スアクセス制御回路。 - 【請求項６】 ６４ビットバスをサポートするＰＣＩデ
バイスにおける６４ビットデータ転送トランザクション
のアドレスフェーズを有するバスアクセス制御回路にお
いて、 前記アドレスフェーズに高位側のバスに障害が発生した
場合、障害処理を割り込ませることなく転送方式を切り
替え低位側のバスにより３２ビットバスのみサポートす
るＰＣＩデバイスとしてトランザクションを続行するこ
とを特徴とするバスアクセス制御回路。 - 【請求項７】 ６４ビットバスをサポートするＰＣＩデ
バイスにおける６４ビットデータ転送トランザクション
のアドレスフェーズを有するバスアクセス制御回路にお
いて、 前記アドレスフェーズに高位側のバスに障害が発生した
場合、低位側のバスを使うことにより、３２ビットＰＣ
Ｉデバイスとして機能することを実現することを特徴と
するバスアクセス制御回路。 - 【請求項８】 ６４ビットバスをサポートするＰＣＩデ
バイスにおける６４ビットデータ転送トランザクション
のアドレスフェーズを有するバスアクセス制御回路にお
いて、 前記アドレスフェーズに低位側のバスに障害が発生した
場合、障害処理を割り込ませることなく高位側のバスを
低位側のバスとして切り替え、３２ビットバスのみサポ
ートするＰＣＩデバイスとしてトランザクションを続行
することを特徴とするバスアクセス制御回路。 - 【請求項９】 ６４ビットバスをサポートするＰＣＩデ
バイスにおける６４ビットデータ転送トランザクション
のアドレスフェーズを有するバスアクセス制御回路にお
いて、 前記アドレスフェーズに低位側のバスに障害が発生した
場合、高位側のバスを使うことにより、３２ビットＰＣ
Ｉデバイスとして機能することを実現することを特徴と
するバスアクセス制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10186221A JP2000020461A (ja) | 1998-07-01 | 1998-07-01 | バスアクセス制御回路 |
| US09/343,272 US6507612B1 (en) | 1998-07-01 | 1999-06-30 | Bus access controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10186221A JP2000020461A (ja) | 1998-07-01 | 1998-07-01 | バスアクセス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000020461A true JP2000020461A (ja) | 2000-01-21 |
Family
ID=16184495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10186221A Pending JP2000020461A (ja) | 1998-07-01 | 1998-07-01 | バスアクセス制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6507612B1 (ja) |
| JP (1) | JP2000020461A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1331054C (zh) * | 2001-11-29 | 2007-08-08 | 三星电子株式会社 | 用于有效地补偿故障信号线的数据总线装置和控制方法 |
| US7873880B2 (en) | 2006-12-26 | 2011-01-18 | Fujitsu Limited | Data relay device, storage device, and response delay monitoring method |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6898740B2 (en) * | 2001-01-25 | 2005-05-24 | Hewlett-Packard Development Company, L.P. | Computer system having configurable core logic chipset for connection to a fault-tolerant accelerated graphics port bus and peripheral component interconnect bus |
| US8844022B2 (en) * | 2006-06-19 | 2014-09-23 | Broadcom Corporation | Method and system to allow system-on-chip individual I/O control to be disabled and enabled by programmable non-volatile memory |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4085448A (en) * | 1976-10-04 | 1978-04-18 | International Business Machines Corporation | Data communication bus structure |
| US4149241A (en) * | 1978-03-13 | 1979-04-10 | Rockwell International Corporation | Communications bus monitor |
| JPH05257871A (ja) | 1992-03-13 | 1993-10-08 | Nec Eng Ltd | データバス制御方式 |
| US5581713A (en) * | 1994-10-25 | 1996-12-03 | Pyramid Technology Corporation | Multiprocessor computer backplane bus in which bus transactions are classified into different classes for arbitration |
-
1998
- 1998-07-01 JP JP10186221A patent/JP2000020461A/ja active Pending
-
1999
- 1999-06-30 US US09/343,272 patent/US6507612B1/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1331054C (zh) * | 2001-11-29 | 2007-08-08 | 三星电子株式会社 | 用于有效地补偿故障信号线的数据总线装置和控制方法 |
| US7873880B2 (en) | 2006-12-26 | 2011-01-18 | Fujitsu Limited | Data relay device, storage device, and response delay monitoring method |
Also Published As
| Publication number | Publication date |
|---|---|
| US6507612B1 (en) | 2003-01-14 |
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