JPH064301A - 時分割割込制御方式 - Google Patents
時分割割込制御方式Info
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- JPH064301A JPH064301A JP4160490A JP16049092A JPH064301A JP H064301 A JPH064301 A JP H064301A JP 4160490 A JP4160490 A JP 4160490A JP 16049092 A JP16049092 A JP 16049092A JP H064301 A JPH064301 A JP H064301A
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- interruption
- unit
- request
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Abstract
(57)【要約】 （修正有）
【目的】 時分割割込制御方式に関し、いずれかのユニ
ットが故障し、時分割割込バス線が活性化されたままに
なっている時、制御部は引き続き他の必要な制御・処理
を続行できる時分割割込制御方式を提供する。 【構成】 割込を処理する制御部１と割込を発生するユ
ニット２0 〜２n とが単一の割込バス線３を介し接続さ
れ、ユニット２0 〜２n がバス線３に時分割割込要求を
出力する方式において、正常なら割込要求が起こり得な
い期間を設けると共に、該期間に割込要求が発生したこ
とを検出する割込監視部４を備え、監視部４が割込要求
の検出をすると、制御部１はそれ以降の割込を受付けな
いよう制御。好ましくは要求が起り得ない期間Ｐは、ユ
ニット２0 〜２n に一連の要求スロットを発生させるた
めの同期用パルス信号ＩＦＰの期間あるいはシステムに
不存在又は使用していないユニット２0 〜２n に割当て
られた割込要求スロットの期間である。
ットが故障し、時分割割込バス線が活性化されたままに
なっている時、制御部は引き続き他の必要な制御・処理
を続行できる時分割割込制御方式を提供する。 【構成】 割込を処理する制御部１と割込を発生するユ
ニット２0 〜２n とが単一の割込バス線３を介し接続さ
れ、ユニット２0 〜２n がバス線３に時分割割込要求を
出力する方式において、正常なら割込要求が起こり得な
い期間を設けると共に、該期間に割込要求が発生したこ
とを検出する割込監視部４を備え、監視部４が割込要求
の検出をすると、制御部１はそれ以降の割込を受付けな
いよう制御。好ましくは要求が起り得ない期間Ｐは、ユ
ニット２0 〜２n に一連の要求スロットを発生させるた
めの同期用パルス信号ＩＦＰの期間あるいはシステムに
不存在又は使用していないユニット２0 〜２n に割当て
られた割込要求スロットの期間である。
Description
【０００１】
【産業上の利用分野】本発明は時分割割込制御方式に関
し、更に詳しくは割込を処理する制御部と割込を発生す
る複数のユニットとが単一の割込バス線を介して接続さ
れ、複数のユニットが割込バス線に時分割で割込要求を
出力するシステムの時分割割込制御方式に関する。
し、更に詳しくは割込を処理する制御部と割込を発生す
る複数のユニットとが単一の割込バス線を介して接続さ
れ、複数のユニットが割込バス線に時分割で割込要求を
出力するシステムの時分割割込制御方式に関する。
【０００２】近年、あらゆる機器はコンピュータで制御
され、複雑かつ高度な制御が実現されている。特に通信
機器等では、コンピュータは多数のＩ／Ｏユニット（例
えば架の実装ユニット）を同時に監視・制御する必要が
あり、このためにコンピュータと各Ｉ／Ｏユニットとの
間では所謂時分割割込制御方式が採られる。しかし、時
分割割込制御方式によると、１つのＩ／Ｏユニットの故
障によりシステム全体がダウンしてしまう可能性があ
り、かかる原因によるダウン状態の発生を防止すること
が要望されている。
され、複雑かつ高度な制御が実現されている。特に通信
機器等では、コンピュータは多数のＩ／Ｏユニット（例
えば架の実装ユニット）を同時に監視・制御する必要が
あり、このためにコンピュータと各Ｉ／Ｏユニットとの
間では所謂時分割割込制御方式が採られる。しかし、時
分割割込制御方式によると、１つのＩ／Ｏユニットの故
障によりシステム全体がダウンしてしまう可能性があ
り、かかる原因によるダウン状態の発生を防止すること
が要望されている。
【０００３】
【従来の技術】図６は従来の時分割割込制御方式の構成
を示す図で、図において１０´はＣＰＵユニット、１´
はＣＰＵ、１１はカウンタ（ＣＴＲ）、１２はＡＮＤゲ
ート回路、１３，１４はインバータ回路、１５，１６は
オープンコレクタタイプのインバータ回路、３は割込バ
ス線、３１はクロックバス線、３２は同期バス線、３３
はＣＰＵ１´の共通バス、２0 〜２n はＩ／Ｏユニッ
ト、２１はバスデコーダ（ＢＤ）、２２はフリップフロ
ップ（ＦＦ）、２３はカウンタ（ＣＴＲ）、２４はデコ
ーダ（ＤＥＣ）、２５はオープンコレクタタイプのＮＡ
ＮＤゲート回路、２６，２７はインバータ回路である。
を示す図で、図において１０´はＣＰＵユニット、１´
はＣＰＵ、１１はカウンタ（ＣＴＲ）、１２はＡＮＤゲ
ート回路、１３，１４はインバータ回路、１５，１６は
オープンコレクタタイプのインバータ回路、３は割込バ
ス線、３１はクロックバス線、３２は同期バス線、３３
はＣＰＵ１´の共通バス、２0 〜２n はＩ／Ｏユニッ
ト、２１はバスデコーダ（ＢＤ）、２２はフリップフロ
ップ（ＦＦ）、２３はカウンタ（ＣＴＲ）、２４はデコ
ーダ（ＤＥＣ）、２５はオープンコレクタタイプのＮＡ
ＮＤゲート回路、２６，２７はインバータ回路である。
【０００４】ＣＰＵユニット１０´において、カウンタ
１１は割込制御用のクロック信号ＩＣＬＫによりカウン
トアップしており、「ｎ＋１」までカウントアップする
とキャリー端子Ｃより同期用パルス信号ＩＦＰを発生
し、これにより「０」にリセットするような計数を繰り
返している。これらの同期用パルス信号ＩＦＰ及びクロ
ック信号ＩＣＬＫは同期バス線３２及びクロックバス線
３１を介して各Ｉ／Ｏユニット２0 〜２n に分配されて
おり、各Ｉ／Ｏユニット２0 〜２n はこれらの共通の信
号ＩＦＰ，ＩＣＬＫに基づいて夫々独自の割込要求スロ
ット信号ＩＳＡ0 〜ＩＳＡn を形成する。
１１は割込制御用のクロック信号ＩＣＬＫによりカウン
トアップしており、「ｎ＋１」までカウントアップする
とキャリー端子Ｃより同期用パルス信号ＩＦＰを発生
し、これにより「０」にリセットするような計数を繰り
返している。これらの同期用パルス信号ＩＦＰ及びクロ
ック信号ＩＣＬＫは同期バス線３２及びクロックバス線
３１を介して各Ｉ／Ｏユニット２0 〜２n に分配されて
おり、各Ｉ／Ｏユニット２0 〜２n はこれらの共通の信
号ＩＦＰ，ＩＣＬＫに基づいて夫々独自の割込要求スロ
ット信号ＩＳＡ0 〜ＩＳＡn を形成する。
【０００５】今、Ｉ／Ｏユニット２0 に注目すると、カ
ウンタ２３はクロック信号ＩＣＬＫによりカウントアッ
プすると共に、同期用パルス信号ＩＦＰにより「０」に
リセットするような計数を繰り返しており、これにより
カウンタ１１のカウント位相に同期している。デコーダ
２４はカウンタ２３のカウント出力Ｑをデコードしてお
り、該カウント出力Ｑ＝０の時にＩ／Ｏユニット２0 の
ための割込要求スロット信号ＩＳＡ0 を出力する。そし
て、この時点でＩ／Ｏユニット２0 の割込要求信号ＩＲ
ＱＦ0 がセットされていると、ＮＡＮＤゲート回路２５
を満足し、割込バス線３に割込要求を出力する。
ウンタ２３はクロック信号ＩＣＬＫによりカウントアッ
プすると共に、同期用パルス信号ＩＦＰにより「０」に
リセットするような計数を繰り返しており、これにより
カウンタ１１のカウント位相に同期している。デコーダ
２４はカウンタ２３のカウント出力Ｑをデコードしてお
り、該カウント出力Ｑ＝０の時にＩ／Ｏユニット２0 の
ための割込要求スロット信号ＩＳＡ0 を出力する。そし
て、この時点でＩ／Ｏユニット２0 の割込要求信号ＩＲ
ＱＦ0 がセットされていると、ＮＡＮＤゲート回路２５
を満足し、割込バス線３に割込要求を出力する。
【０００６】一方、ＣＰＵユニット１０´においては、
同期用パルス信号ＩＦＰ以外の区間にＩ／Ｏユニット２
0 からの割込要求信号ＩＲＱ0 が受信されることによ
り、ＡＮＤゲート回路１２を満足し、これによりＣＰＵ
１´には割込要求信号ＩＲＱＧと共に、カウンタ１１か
らの割込要求アドレスＩＳＡ0 （即ち、カウンタ１１の
カウント出力Ｑ＝０）が入力する。これにより、ＣＰＵ
１´が実行中のプログラム処理は割込要求アドレスＩＳ
Ａ0 に応じたアドレスの割込処理にインタラプトし、Ｉ
／Ｏユニット２0 のための割込処理が実行される。そし
て、ＣＰＵ１´は割込処理を終了すると共通バス３３上
に割込リセット信号ＩＲＳ0 を送出し、これによりＩ／
Ｏユニット２0 のバスデコーダ２１は自分宛の割込リセ
ット信号ＩＲＳ0 をデコードし、これにより割込要求信
号ＩＲＱＦ0 はリセットされる。他のＩ／Ｏユニット２
1 〜２n についても同様である。
同期用パルス信号ＩＦＰ以外の区間にＩ／Ｏユニット２
0 からの割込要求信号ＩＲＱ0 が受信されることによ
り、ＡＮＤゲート回路１２を満足し、これによりＣＰＵ
１´には割込要求信号ＩＲＱＧと共に、カウンタ１１か
らの割込要求アドレスＩＳＡ0 （即ち、カウンタ１１の
カウント出力Ｑ＝０）が入力する。これにより、ＣＰＵ
１´が実行中のプログラム処理は割込要求アドレスＩＳ
Ａ0 に応じたアドレスの割込処理にインタラプトし、Ｉ
／Ｏユニット２0 のための割込処理が実行される。そし
て、ＣＰＵ１´は割込処理を終了すると共通バス３３上
に割込リセット信号ＩＲＳ0 を送出し、これによりＩ／
Ｏユニット２0 のバスデコーダ２１は自分宛の割込リセ
ット信号ＩＲＳ0 をデコードし、これにより割込要求信
号ＩＲＱＦ0 はリセットされる。他のＩ／Ｏユニット２
1 〜２n についても同様である。
【０００７】図７は従来の時分割割込制御方式の動作タ
イミングチャートである。図において、Ｉ／Ｏユニット
２0 はｔ1 のタイミングに、Ｉ／Ｏユニット２nはｔ2
のタイミングに夫々割込要求信号ＩＲＱＦ0 ，ＩＲＱＦ
n をＯＮにしている。Ｉ／Ｏユニット２n の割込要求信
号ＩＲＱＦn はｔ3 のタイミングに受け付けられ、ＣＰ
Ｕ１´により割込処理される。そして、ＣＰＵ１´は該
割込処理実行後のｔ4 のタイミングに割込リセット信号
ＩＲＳn を出力し、これにより割込要求信号ＩＲＱＦn
はＯＦＦになる。
イミングチャートである。図において、Ｉ／Ｏユニット
２0 はｔ1 のタイミングに、Ｉ／Ｏユニット２nはｔ2
のタイミングに夫々割込要求信号ＩＲＱＦ0 ，ＩＲＱＦ
n をＯＮにしている。Ｉ／Ｏユニット２n の割込要求信
号ＩＲＱＦn はｔ3 のタイミングに受け付けられ、ＣＰ
Ｕ１´により割込処理される。そして、ＣＰＵ１´は該
割込処理実行後のｔ4 のタイミングに割込リセット信号
ＩＲＳn を出力し、これにより割込要求信号ＩＲＱＦn
はＯＦＦになる。
【０００８】一方、Ｉ／Ｏユニット２0 の割込要求信号
ＩＲＱＦ0 はｔ5 のタイミングに受け付けられ、ＣＰＵ
１´により割込処理される。そして、ＣＰＵ１´は該割
込処理実行後のｔ6 のタイミングに割込リセット信号Ｉ
ＲＳ0 を出力し、これにより割込要求信号ＩＲＱＦ0 は
ＯＦＦになる。しかるに、いずれかのユニット２i の割
込用バスドライバ（ＮＡＮＤゲート回路２５i ）がｔ7
のタイミングに故障し、それ以降の割込バス線３上の信
号が常時割込要求の状態になってしまったような場合に
は、従来方式ではこのような割込要求線上の異常を検知
する手段が無いので、ＣＰＵ１´は全ユニット２0 〜２
n が一斉に割込要求ＩＲＱ0 〜ＩＲＱn を出力している
のか、又はいずれかのユニット２i が故障しているのか
を区別できない。その結果、従来は、その後のＣＰＵ１
´は全ユニット２0 〜２n からの偽りの割込要求処理に
専念させられてしまい、このために他の必要な制御・処
理を実行できず、システムが実質的にダウンしてしまう
という問題が生じていた。
ＩＲＱＦ0 はｔ5 のタイミングに受け付けられ、ＣＰＵ
１´により割込処理される。そして、ＣＰＵ１´は該割
込処理実行後のｔ6 のタイミングに割込リセット信号Ｉ
ＲＳ0 を出力し、これにより割込要求信号ＩＲＱＦ0 は
ＯＦＦになる。しかるに、いずれかのユニット２i の割
込用バスドライバ（ＮＡＮＤゲート回路２５i ）がｔ7
のタイミングに故障し、それ以降の割込バス線３上の信
号が常時割込要求の状態になってしまったような場合に
は、従来方式ではこのような割込要求線上の異常を検知
する手段が無いので、ＣＰＵ１´は全ユニット２0 〜２
n が一斉に割込要求ＩＲＱ0 〜ＩＲＱn を出力している
のか、又はいずれかのユニット２i が故障しているのか
を区別できない。その結果、従来は、その後のＣＰＵ１
´は全ユニット２0 〜２n からの偽りの割込要求処理に
専念させられてしまい、このために他の必要な制御・処
理を実行できず、システムが実質的にダウンしてしまう
という問題が生じていた。
【０００９】
【発明が解決しようとする課題】上記のように従来の時
分割割込制御方式では、割込要求線上の異常を検知する
手段が無いので、ＣＰＵは全ユニットが一斉に割込要求
を出力しているのか、又はいずれかのユニットが故障し
ているのかを区別できず、このためにＣＰＵは他の必要
な制御・処理を実行できず、システムが実質的にダウン
してしまうという問題が生じていた。
分割割込制御方式では、割込要求線上の異常を検知する
手段が無いので、ＣＰＵは全ユニットが一斉に割込要求
を出力しているのか、又はいずれかのユニットが故障し
ているのかを区別できず、このためにＣＰＵは他の必要
な制御・処理を実行できず、システムが実質的にダウン
してしまうという問題が生じていた。
【００１０】本発明の目的は、いずれかのユニットが故
障し、このために時分割割込バス線が活性化されたまま
になっていても、制御部は引き続き他の必要な制御・処
理を続行できる時分割割込制御方式を提供することにあ
る。
障し、このために時分割割込バス線が活性化されたまま
になっていても、制御部は引き続き他の必要な制御・処
理を続行できる時分割割込制御方式を提供することにあ
る。
【００１１】
【課題を解決するための手段】上記の課題は図１の構成
により解決される。即ち、本発明の時分割割込制御方式
は、割込を処理する制御部１と割込を発生する複数のユ
ニット２0 〜２n とが単一の割込バス線３を介して接続
され、複数のユニット２0 〜２n が割込バス線３に時分
割で割込要求を出力するシステムの時分割割込制御方式
において、割込バス線３上の信号に正常なら割込要求が
起こり得ない期間を設けると共に、該期間に割込要求が
発生したことを検出する割込監視部４を備え、制御部１
は、割込監視部４が割込要求の検出をすると、それ以降
の割込要求を受け付けないように制御するものである。
により解決される。即ち、本発明の時分割割込制御方式
は、割込を処理する制御部１と割込を発生する複数のユ
ニット２0 〜２n とが単一の割込バス線３を介して接続
され、複数のユニット２0 〜２n が割込バス線３に時分
割で割込要求を出力するシステムの時分割割込制御方式
において、割込バス線３上の信号に正常なら割込要求が
起こり得ない期間を設けると共に、該期間に割込要求が
発生したことを検出する割込監視部４を備え、制御部１
は、割込監視部４が割込要求の検出をすると、それ以降
の割込要求を受け付けないように制御するものである。
【００１２】
【作用】図において、複数のユニット２0 〜２n は割込
バス線３に対して時分割で夫々独自の割込要求スロット
に割込要求ＩＲＱn ，ＩＲＱ0 等を出力しており、制御
部１はこれらの割込要求ＩＲＱn ，ＩＲＱ0 を順次受け
付けて夫々に所定の割込処理を実行する。そこで、この
割込バス線３上の信号に正常なら割込要求が起こり得な
いような期間Ｐを設けると共に、該期間Ｐに割込要求が
発生したことを検出する割込監視部４を備える。
バス線３に対して時分割で夫々独自の割込要求スロット
に割込要求ＩＲＱn ，ＩＲＱ0 等を出力しており、制御
部１はこれらの割込要求ＩＲＱn ，ＩＲＱ0 を順次受け
付けて夫々に所定の割込処理を実行する。そこで、この
割込バス線３上の信号に正常なら割込要求が起こり得な
いような期間Ｐを設けると共に、該期間Ｐに割込要求が
発生したことを検出する割込監視部４を備える。
【００１３】これにより、例えばユニット２1 のバスド
ライバが故障し、割込バス線３上の信号が常時割込要求
の状態になっているような場合には、割込監視部４は期
間Ｐに割込要求が発生したことを検出し、これにより制
御部１は全ユニット２0 〜２ n が一斉に割込要求ＩＲＱ
0 〜ＩＲＱn を出力しているのか、又はいずれかのユニ
ットが故障しているのかを区別できる。
ライバが故障し、割込バス線３上の信号が常時割込要求
の状態になっているような場合には、割込監視部４は期
間Ｐに割込要求が発生したことを検出し、これにより制
御部１は全ユニット２0 〜２ n が一斉に割込要求ＩＲＱ
0 〜ＩＲＱn を出力しているのか、又はいずれかのユニ
ットが故障しているのかを区別できる。
【００１４】そして、制御部１は、割込監視部４が割込
要求の検出をすると、それ以降の割込要求を受け付けな
いように制御する。その結果、制御部１は他の必要な制
御・処理を続行でき、システムがダウンしてしまうこと
は無い。好ましくは、割込要求が起こり得ない期間Ｐ
は、複数のユニット２0 〜２n に一連の割込要求スロッ
トを発生させるための同期用パルス信号ＩＦＰの期間で
ある。
要求の検出をすると、それ以降の割込要求を受け付けな
いように制御する。その結果、制御部１は他の必要な制
御・処理を続行でき、システムがダウンしてしまうこと
は無い。好ましくは、割込要求が起こり得ない期間Ｐ
は、複数のユニット２0 〜２n に一連の割込要求スロッ
トを発生させるための同期用パルス信号ＩＦＰの期間で
ある。
【００１５】また好ましくは、割込要求が起こり得ない
期間は、システムに不存在又はシステムで使用していな
いユニット２0 ，２1 ，…，又は２n に割り当てられた
割込要求スロットの期間である。
期間は、システムに不存在又はシステムで使用していな
いユニット２0 ，２1 ，…，又は２n に割り当てられた
割込要求スロットの期間である。
【００１６】
【実施例】以下、添付図面に従って本発明による実施例
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図２は実施例の時分割
割込制御方式の構成を示す図で、図において１０はＣＰ
Ｕユニット、１はＣＰＵ（図１の制御部１に相当）、４
は割込監視部、１１はカウンタ（ＣＴＲ）、１２はＡＮ
Ｄゲート回路、１３，１４はインバータ回路、１５，１
６はオープンコレクタタイプのインバータ回路、３は割
込バス線、３１はクロックバス線、３２は同期バス線、
３３はＣＰＵ１の共通バス、２0 〜２n はＩ／Ｏユニッ
ト、２１はバスデコーダ（ＢＤ）、２２はフリップフロ
ップ（ＦＦ）、２３はカウンタ（ＣＴＲ）、２４はデコ
ーダ（ＤＥＣ）、２５はオープンコレクタタイプのＮＡ
ＮＤゲート回路、２６，２７はインバータ回路である。
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図２は実施例の時分割
割込制御方式の構成を示す図で、図において１０はＣＰ
Ｕユニット、１はＣＰＵ（図１の制御部１に相当）、４
は割込監視部、１１はカウンタ（ＣＴＲ）、１２はＡＮ
Ｄゲート回路、１３，１４はインバータ回路、１５，１
６はオープンコレクタタイプのインバータ回路、３は割
込バス線、３１はクロックバス線、３２は同期バス線、
３３はＣＰＵ１の共通バス、２0 〜２n はＩ／Ｏユニッ
ト、２１はバスデコーダ（ＢＤ）、２２はフリップフロ
ップ（ＦＦ）、２３はカウンタ（ＣＴＲ）、２４はデコ
ーダ（ＤＥＣ）、２５はオープンコレクタタイプのＮＡ
ＮＤゲート回路、２６，２７はインバータ回路である。
【００１７】この実施例のＣＰＵユニット１０には割込
監視部４が付加されており、更にＣＰＵ１には割込入力
端子ＩＮＴ2 が付加されている。なお、これ以外の部分
の動作については図６において説明したのと同様である
ので説明を省略する。割込監視部４は、基本的には、割
込バス線３上において正常なら割込要求信号ＩＲＱが起
こり得ない期間に割込要求信号ＩＲＱが検出されたこと
により、割込エラー信号ＩＥＲを出力し、その旨をＣＰ
Ｕ１に知らせるものである。以下、具体例を説明する。
監視部４が付加されており、更にＣＰＵ１には割込入力
端子ＩＮＴ2 が付加されている。なお、これ以外の部分
の動作については図６において説明したのと同様である
ので説明を省略する。割込監視部４は、基本的には、割
込バス線３上において正常なら割込要求信号ＩＲＱが起
こり得ない期間に割込要求信号ＩＲＱが検出されたこと
により、割込エラー信号ＩＥＲを出力し、その旨をＣＰ
Ｕ１に知らせるものである。以下、具体例を説明する。
【００１８】図３は実施例の割込監視部のブロック図
で、図において４は実施例の割込監視部、４１はシリア
ル−パラレル変換器（ＳＰ）、４２はラッチ回路（ＬＡ
ＴＣＨ）、４３はバスデコーダ（ＢＤ）、４４，４５は
ＡＮＤゲート回路、４６，４７はインバータ回路、４８
0 〜４８n+1 はオープンコレクタタイプのＮＡＮＤゲー
ト回路である。
で、図において４は実施例の割込監視部、４１はシリア
ル−パラレル変換器（ＳＰ）、４２はラッチ回路（ＬＡ
ＴＣＨ）、４３はバスデコーダ（ＢＤ）、４４，４５は
ＡＮＤゲート回路、４６，４７はインバータ回路、４８
0 〜４８n+1 はオープンコレクタタイプのＮＡＮＤゲー
ト回路である。
【００１９】予め、ＣＰＵ１は共通バス３３を介してラ
ッチ回路４２にマスク情報Ｍ0 〜Ｍ n をセットする。各
マスク情報Ｍ0 〜Ｍn は各Ｉ／Ｏユニット２0 〜２n に
対応しており、システムに不存在又はシステムで使用し
ていないようなＩ／Ｏユニット２0 ，２1 ，…，又は２
n についてはＯＮ（論理１）のビット情報がセットされ
ている。なお、ＮＡＮＤゲート回路４８n+1 は同期用パ
ルス信号ＩＦＰに対応しており、この期間にはＩ／Ｏユ
ニットからの割込要求信号ＩＲＱは起こり得ないのであ
るから、ＮＡＮＤゲート回路４８n+1 の下側の入力端子
は常にＯＮ（Ｈ）である。
ッチ回路４２にマスク情報Ｍ0 〜Ｍ n をセットする。各
マスク情報Ｍ0 〜Ｍn は各Ｉ／Ｏユニット２0 〜２n に
対応しており、システムに不存在又はシステムで使用し
ていないようなＩ／Ｏユニット２0 ，２1 ，…，又は２
n についてはＯＮ（論理１）のビット情報がセットされ
ている。なお、ＮＡＮＤゲート回路４８n+1 は同期用パ
ルス信号ＩＦＰに対応しており、この期間にはＩ／Ｏユ
ニットからの割込要求信号ＩＲＱは起こり得ないのであ
るから、ＮＡＮＤゲート回路４８n+1 の下側の入力端子
は常にＯＮ（Ｈ）である。
【００２０】この状態で、シリアル−パラレル変換器４
１にはクロック信号ＩＣＬＫにより割込要求信号ＩＲＱ
が順次シフトインしている。そして、同期用パルス信号
ＩＦＰが発生した時点では、シリアル−パラレル変換器
４１からは、図示のような位相で各割込要求スロットに
ついて検出した割込要求信号ＩＲＱ0 〜ＩＲＱn+1 が出
力される。
１にはクロック信号ＩＣＬＫにより割込要求信号ＩＲＱ
が順次シフトインしている。そして、同期用パルス信号
ＩＦＰが発生した時点では、シリアル−パラレル変換器
４１からは、図示のような位相で各割込要求スロットに
ついて検出した割込要求信号ＩＲＱ0 〜ＩＲＱn+1 が出
力される。
【００２１】その結果、マスク情報がＯＮ又は同期用パ
ルス信号ＩＦＰがＯＮの期間に割込要求信号ＩＲＱがＯ
Ｎとなっていたような場合には、対応するＮＡＮＤゲー
ト回路４８0 ，４８1 ，…，又は４８n+1 を満足するこ
ととなり、これによりインバータ回路４６の出力はＯＮ
になる。一方、ＡＮＤゲート回路４５の出力は同期用パ
ルス信号ＩＦＰの後半部でＯＮとなり、これによりＡＮ
Ｄゲート回路４４からは割込エラー信号ＩＥＲが出力さ
れる。
ルス信号ＩＦＰがＯＮの期間に割込要求信号ＩＲＱがＯ
Ｎとなっていたような場合には、対応するＮＡＮＤゲー
ト回路４８0 ，４８1 ，…，又は４８n+1 を満足するこ
ととなり、これによりインバータ回路４６の出力はＯＮ
になる。一方、ＡＮＤゲート回路４５の出力は同期用パ
ルス信号ＩＦＰの後半部でＯＮとなり、これによりＡＮ
Ｄゲート回路４４からは割込エラー信号ＩＥＲが出力さ
れる。
【００２２】図４は実施例の時分割割込制御方式の動作
タイミングチャートである。図において、Ｉ／Ｏユニッ
ト２0 はｔ1 のタイミングに、Ｉ／Ｏユニット２nはｔ
2 のタイミングに夫々割込要求信号ＩＲＱＦ0 ，ＩＲＱ
Ｆn をＯＮにしている。Ｉ／Ｏユニット２n の割込要求
信号ＩＲＱＦn はｔ3 のタイミングに受け付けられ、Ｃ
ＰＵ１により割込処理される。そして、ＣＰＵ１は該割
込処理実行後のｔ4 のタイミングに割込リセット信号Ｉ
ＲＳn を出力し、これにより割込要求信号ＩＲＱＦn は
ＯＦＦになる。
タイミングチャートである。図において、Ｉ／Ｏユニッ
ト２0 はｔ1 のタイミングに、Ｉ／Ｏユニット２nはｔ
2 のタイミングに夫々割込要求信号ＩＲＱＦ0 ，ＩＲＱ
Ｆn をＯＮにしている。Ｉ／Ｏユニット２n の割込要求
信号ＩＲＱＦn はｔ3 のタイミングに受け付けられ、Ｃ
ＰＵ１により割込処理される。そして、ＣＰＵ１は該割
込処理実行後のｔ4 のタイミングに割込リセット信号Ｉ
ＲＳn を出力し、これにより割込要求信号ＩＲＱＦn は
ＯＦＦになる。
【００２３】一方、Ｉ／Ｏユニット２0 の割込要求信号
ＩＲＱＦ0 はｔ5 のタイミングに受け付けられ、ＣＰＵ
１により割込処理される。そして、ＣＰＵ１は該割込処
理実行後のｔ6 のタイミングに割込リセット信号ＩＲＳ
0 を出力し、これにより割込要求信号ＩＲＱＦ0 はＯＦ
Ｆになる。そして、いずれかのＩ／Ｏユニット２i の割
込バスドライバ（ＮＡＮＤゲート回路２５i ）がｔ7 の
タイミングに故障し、その後の割込バス線３上の信号が
常時割込要求の状態になってしまったような場合には、
ｔ8 のタイミングで割込監視部４がこの異常状態を検出
し、割込エラー信号ＩＥＲを発生する。
ＩＲＱＦ0 はｔ5 のタイミングに受け付けられ、ＣＰＵ
１により割込処理される。そして、ＣＰＵ１は該割込処
理実行後のｔ6 のタイミングに割込リセット信号ＩＲＳ
0 を出力し、これにより割込要求信号ＩＲＱＦ0 はＯＦ
Ｆになる。そして、いずれかのＩ／Ｏユニット２i の割
込バスドライバ（ＮＡＮＤゲート回路２５i ）がｔ7 の
タイミングに故障し、その後の割込バス線３上の信号が
常時割込要求の状態になってしまったような場合には、
ｔ8 のタイミングで割込監視部４がこの異常状態を検出
し、割込エラー信号ＩＥＲを発生する。
【００２４】これによりＣＰＵ１の割込端子ＩＮＴ2 に
割込が発生し、これによりＣＰＵ１はいずれかのＩ／Ｏ
ユニット２i が故障していることを知ることができる。
そして、ＣＰＵ１はこの割込処理においてそれ以降の割
込端子ＩＮＴ1 の割込要求を受け付けないように制御す
る。その結果、ＣＰＵ１は他の必要な制御・処理を続行
でき、システム全体がダウンしてしまうことは無い。
割込が発生し、これによりＣＰＵ１はいずれかのＩ／Ｏ
ユニット２i が故障していることを知ることができる。
そして、ＣＰＵ１はこの割込処理においてそれ以降の割
込端子ＩＮＴ1 の割込要求を受け付けないように制御す
る。その結果、ＣＰＵ１は他の必要な制御・処理を続行
でき、システム全体がダウンしてしまうことは無い。
【００２５】図５は他の実施例の割込監視部を説明する
図である。この実施例では図３のハードウエアによる割
込監視部４の機能がＣＰＵ１のプログラムメモリ１1 上
で実現されている。即ち、ＣＰＵ１の割込端子ＩＮＴ1
に割込が発生すると、該割込の受け付けによりＣＰＵ１
はカウンタ１１からの割込要求アドレスＩＳＡ（＝ＩＡ
Ｄ）を取り込むが、該割込要求アドレスＩＡＤは内部で
２倍（１ビット上位にシフト）されて割込要求アドレス
ＩＡＤ´に変換され、これによりインデックスされる相
対アドレスにインタラプトする。
図である。この実施例では図３のハードウエアによる割
込監視部４の機能がＣＰＵ１のプログラムメモリ１1 上
で実現されている。即ち、ＣＰＵ１の割込端子ＩＮＴ1
に割込が発生すると、該割込の受け付けによりＣＰＵ１
はカウンタ１１からの割込要求アドレスＩＳＡ（＝ＩＡ
Ｄ）を取り込むが、該割込要求アドレスＩＡＤは内部で
２倍（１ビット上位にシフト）されて割込要求アドレス
ＩＡＤ´に変換され、これによりインデックスされる相
対アドレスにインタラプトする。
【００２６】そして、プログラムメモリ１1 の相対アド
レス０にはＩ／Ｏユニット２0 の割込処理を実行するた
めのプログラムへのジャンプ命令（ＣＡＬＬ（Ｉ０））
が書かれており、相対アドレス１には該割込処理実行後
の戻り先へのジャンプ命令（ＲＥＴ）が書かれる。相対
アドレス２，３についても同様である。しかし、相対ア
ドレス４については、この例ではＩ／Ｏユニット２2 が
使用されていないので、割込エラー処理を実行するため
のプログラム（図３の割込エラー信号ＩＥＲに対する処
理プログラムに相当）へのジャンプ命令（ＣＡＬＬ（Ｉ
Ｅ））が書かれている。また、当然のこととして、同期
用パルス信号ＩＦＰのタイムスロットに対応する相対ア
ドレス２（ｎ＋１）にもジャンプ命令（ＣＡＬＬ（Ｉ
Ｅ））が書かれている。
レス０にはＩ／Ｏユニット２0 の割込処理を実行するた
めのプログラムへのジャンプ命令（ＣＡＬＬ（Ｉ０））
が書かれており、相対アドレス１には該割込処理実行後
の戻り先へのジャンプ命令（ＲＥＴ）が書かれる。相対
アドレス２，３についても同様である。しかし、相対ア
ドレス４については、この例ではＩ／Ｏユニット２2 が
使用されていないので、割込エラー処理を実行するため
のプログラム（図３の割込エラー信号ＩＥＲに対する処
理プログラムに相当）へのジャンプ命令（ＣＡＬＬ（Ｉ
Ｅ））が書かれている。また、当然のこととして、同期
用パルス信号ＩＦＰのタイムスロットに対応する相対ア
ドレス２（ｎ＋１）にもジャンプ命令（ＣＡＬＬ（Ｉ
Ｅ））が書かれている。
【００２７】従って、例えば同期用パルス信号ＩＦＰが
ＯＮの期間に割込要求が発生すると、ＣＰＵ１のプログ
ラム処理は相対アドレス２（ｎ＋１）にインタラプト
し、更に割込エラー処理を実行するプログラム（ＩＥ）
にジャンプする。ここでは、まず必要なら各種レジスタ
の内容を退避（ＳＡＶＥ）し、次に割込端子ＩＮＴ1 の
割込要求を受け付けないように内部の割込制御信号を割
込不可とし、次に前記退避した各種レジスタの内容を当
該レジスタに戻し（ＲＴＲＶ）、割込発生前の処理に戻
る。
ＯＮの期間に割込要求が発生すると、ＣＰＵ１のプログ
ラム処理は相対アドレス２（ｎ＋１）にインタラプト
し、更に割込エラー処理を実行するプログラム（ＩＥ）
にジャンプする。ここでは、まず必要なら各種レジスタ
の内容を退避（ＳＡＶＥ）し、次に割込端子ＩＮＴ1 の
割込要求を受け付けないように内部の割込制御信号を割
込不可とし、次に前記退避した各種レジスタの内容を当
該レジスタに戻し（ＲＴＲＶ）、割込発生前の処理に戻
る。
【００２８】この実施例によれば、特別のハードウエア
を設けなくても本発明をプログラムメモリ１1 上で容易
に実現できる。また、この実施例によれば、同期用パル
ス信号ＩＦＰの発生を待つまでも無く、例えばシステム
で使用されていないＩ／Ｏユニット２2 のスロットタイ
ミングで割込が発生すると、該割込を受け付けた時点で
直ちに割込エラー処理を実行できる。従って、対応が迅
速である。勿論、ハードウエアでも、同期用パルス信号
ＩＦＰの発生を待つこと無く、直ちに割込エラー処理を
実行するように構成できる。
を設けなくても本発明をプログラムメモリ１1 上で容易
に実現できる。また、この実施例によれば、同期用パル
ス信号ＩＦＰの発生を待つまでも無く、例えばシステム
で使用されていないＩ／Ｏユニット２2 のスロットタイ
ミングで割込が発生すると、該割込を受け付けた時点で
直ちに割込エラー処理を実行できる。従って、対応が迅
速である。勿論、ハードウエアでも、同期用パルス信号
ＩＦＰの発生を待つこと無く、直ちに割込エラー処理を
実行するように構成できる。
【００２９】なお、上記実施例ではシリアル−パラレル
変換器４１とラッチ回路４２の内容を比較することによ
り割込エラーを検出するようにしたがこれに限らない。
例えば、ラッチ回路４２を削除し、シリアル−パラレル
変換器４１の全出力ＩＲＱ0〜ＩＲＱn+1 までの論理積
（ＡＮＤ）をとり、該論理積を満足したような場合には
割込エラーとなるように構成しても良い。
変換器４１とラッチ回路４２の内容を比較することによ
り割込エラーを検出するようにしたがこれに限らない。
例えば、ラッチ回路４２を削除し、シリアル−パラレル
変換器４１の全出力ＩＲＱ0〜ＩＲＱn+1 までの論理積
（ＡＮＤ）をとり、該論理積を満足したような場合には
割込エラーとなるように構成しても良い。
【００３０】又は、更にシリアル−パラレル変換器４１
も削除し、代わりに割込要求信号ＩＲＱが連続して所定
時間以上ＯＮか否かを検出するような回路を設け、連続
して所定時間以上ＯＮの場合は割込エラーとなるように
構成しても良い。この場合は、割込バス線３上の信号に
正常なら割込要求が起こり得ないような期間を設けなく
とも良くなる。実際上、割込要求信号ＩＲＱが連続して
所定時間（Ｉ／Ｏユニットをスキャンする１フレーム）
以上ＯＮと言うような状態は、エラー以外には考えられ
ないので、このような構成を採ることも可能である。
も削除し、代わりに割込要求信号ＩＲＱが連続して所定
時間以上ＯＮか否かを検出するような回路を設け、連続
して所定時間以上ＯＮの場合は割込エラーとなるように
構成しても良い。この場合は、割込バス線３上の信号に
正常なら割込要求が起こり得ないような期間を設けなく
とも良くなる。実際上、割込要求信号ＩＲＱが連続して
所定時間（Ｉ／Ｏユニットをスキャンする１フレーム）
以上ＯＮと言うような状態は、エラー以外には考えられ
ないので、このような構成を採ることも可能である。
【００３１】また、上記実施例ではＣＰＵ１はカウンタ
１１のカウント出力ＩＳＡでインデックスされるアドレ
スにインタラプトするとしたがこれに限らない。固定ア
ドレスにインタラプト後のＣＰＵ１が共通バス３３を介
してカウンタ１１のカウント出力ＩＳＡを読み取るよう
にしても良い。
１１のカウント出力ＩＳＡでインデックスされるアドレ
スにインタラプトするとしたがこれに限らない。固定ア
ドレスにインタラプト後のＣＰＵ１が共通バス３３を介
してカウンタ１１のカウント出力ＩＳＡを読み取るよう
にしても良い。
【００３２】
【発明の効果】以上述べた如く本発明によれば、割込バ
ス線３上の信号に正常なら割込要求が起こり得ない期間
を設けると共に、該期間に割込要求が発生したことを検
出する割込監視部４を備え、制御部１は、割込監視部４
が割込要求の検出をすると、それ以降の割込要求を受け
付けないように制御するので、いずれかのユニット２が
故障し、このために時分割割込バス線３が活性化された
ままになっていても、制御部１は引き続き他の必要な制
御・処理を続行でき、安全なシステムを構築できる。
ス線３上の信号に正常なら割込要求が起こり得ない期間
を設けると共に、該期間に割込要求が発生したことを検
出する割込監視部４を備え、制御部１は、割込監視部４
が割込要求の検出をすると、それ以降の割込要求を受け
付けないように制御するので、いずれかのユニット２が
故障し、このために時分割割込バス線３が活性化された
ままになっていても、制御部１は引き続き他の必要な制
御・処理を続行でき、安全なシステムを構築できる。
【図１】図１は本発明の原理を説明する図である。
【図２】図２は実施例の時分割割込制御方式の構成を示
す図である。
す図である。
【図３】図３は実施例の割込監視部のブロック図であ
る。
る。
【図４】図４は実施例の時分割割込制御方式の動作タイ
ミングチャートである。
ミングチャートである。
【図５】図５は他の実施例の割込監視部を説明する図で
ある。
ある。
【図６】図６は従来の時分割割込制御方式の構成を示す
図である。
図である。
【図７】図７は従来の時分割割込制御方式の動作タイミ
ングチャートである。
ングチャートである。
１ 制御部 ２0 〜２n ユニット ３ 割込バス線 ４ 割込監視部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 奈良 孝雄 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 影山 浩一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (3)
- 【請求項１】 割込を処理する制御部（１）と割込を発
生する複数のユニット（２0 〜２n ）とが単一の割込バ
ス線（３）を介して接続され、複数のユニット（２0 〜
２n ）が割込バス線（３）に時分割で割込要求を出力す
るシステムの時分割割込制御方式において、 割込バス線（３）上の信号に正常なら割込要求が起こり
得ない期間を設けると共に、該期間に割込要求が発生し
たことを検出する割込監視部（４）を備え、 制御部（１）は、割込監視部（４）が割込要求の検出を
すると、それ以降の割込要求を受け付けないように制御
することを特徴とする時分割割込制御方式。 - 【請求項２】 割込要求が起こり得ない期間は複数のユ
ニット（２0 〜２n）に一連の割込要求スロットを発生
させるための同期用パルス信号（ＩＦＰ）の期間である
ことを特徴とする請求項１の時分割割込制御方式。 - 【請求項３】 割込要求が起こり得ない期間はシステム
に不存在又はシステムで使用していないユニット
（２0 ，２1 ，…，又は２n ）に割り当てられた割込要
求スロットの期間であることを特徴とする請求項１の時
分割割込制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4160490A JPH064301A (ja) | 1992-06-19 | 1992-06-19 | 時分割割込制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4160490A JPH064301A (ja) | 1992-06-19 | 1992-06-19 | 時分割割込制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH064301A true JPH064301A (ja) | 1994-01-14 |
Family
ID=15716072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4160490A Withdrawn JPH064301A (ja) | 1992-06-19 | 1992-06-19 | 時分割割込制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH064301A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0692276A2 (en) | 1994-07-11 | 1996-01-17 | Terumo Kabushiki Kaisha | Catheter tube and a method of processing the inner surface of a tube |
| JP2008129668A (ja) * | 2006-11-17 | 2008-06-05 | Meidensha Corp | Ｃｐｕの割込み制御方式 |
| JP2008310826A (ja) * | 1995-07-11 | 2008-12-25 | Nokia Corp | 同期環境における割り込み処理 |
| US9320831B2 (en) | 2005-03-04 | 2016-04-26 | W. L. Gore & Associates, Inc. | Polymer shrink tubes and novel uses therefor |
| US10151647B2 (en) | 2013-06-19 | 2018-12-11 | Honeywell International Inc. | Integrated SOI pressure sensor having silicon stress isolation member |
-
1992
- 1992-06-19 JP JP4160490A patent/JPH064301A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0692276A2 (en) | 1994-07-11 | 1996-01-17 | Terumo Kabushiki Kaisha | Catheter tube and a method of processing the inner surface of a tube |
| US5681296A (en) * | 1994-07-11 | 1997-10-28 | Terumo Kabushiki Kaisha | Catheter tube and a method of processing the inner surface of a tube |
| US5885508A (en) * | 1994-07-11 | 1999-03-23 | Terumo Kabushiki Kaisha | Catheter tube and a method of processing the inner surface of a tube |
| JP2008310826A (ja) * | 1995-07-11 | 2008-12-25 | Nokia Corp | 同期環境における割り込み処理 |
| US9320831B2 (en) | 2005-03-04 | 2016-04-26 | W. L. Gore & Associates, Inc. | Polymer shrink tubes and novel uses therefor |
| JP2008129668A (ja) * | 2006-11-17 | 2008-06-05 | Meidensha Corp | Ｃｐｕの割込み制御方式 |
| US10151647B2 (en) | 2013-06-19 | 2018-12-11 | Honeywell International Inc. | Integrated SOI pressure sensor having silicon stress isolation member |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |