JP3976958B2 - 複数のマスタデバイスを有する冗長化装置及びバス制御権切り換え方法 - Google Patents
複数のマスタデバイスを有する冗長化装置及びバス制御権切り換え方法 Download PDFInfo
- Publication number
- JP3976958B2 JP3976958B2 JP27002599A JP27002599A JP3976958B2 JP 3976958 B2 JP3976958 B2 JP 3976958B2 JP 27002599 A JP27002599 A JP 27002599A JP 27002599 A JP27002599 A JP 27002599A JP 3976958 B2 JP3976958 B2 JP 3976958B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- master
- arbitration
- master device
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Debugging And Monitoring (AREA)
- Small-Scale Networks (AREA)
Description
【発明の属する技術分野】
この発明は、マスタデバイスが冗長化され、1つのマスタデバイスから他のマスタデバイスへバス制御権を切り換えて装置の動作を自動的に継続させることができる冗長化装置、及び、該装置におけるバス制御権切り換え方法に関する。
【0002】
【従来の技術】
マスタデバイスを冗長化した装置においては、バスマスタとして動作していたマスタデバイスが暴走し又は故障したときに予備のマスタデバイスへ切り替えねばならず、その際には、現用のマスタデバイスと予備のマスタデバイスとの間でバス制御権を調停する作業が必要になる。
【0003】
従来、バス調停では優先順位を決定する調停線が、マスタデバイスとバスアービタとの間やマスタデバイス間においては、図13のAに示すスター配線方式や図13のBに示すディジーチェーン方式で接続されているため、以下に挙げるような制約があった。即ち、例えばVMEバスのようなディジーチェーン方式にあっては、別ユニットとしてアービタを必要とすること、バスアービタが入るスロットが固定されていること、CPUカードをアービタに続いて詰めて配置しなければならないこと、チェーンの途中のマスタデバイスが故障した場合には装置全体の動作異常を生じる可能性があることといった問題がある。また、例えばPCIバスのようなスター配線方式にあっては、マスタデバイスの数だけ調停線が必要であること、別ユニット又はバックプレーン上にバスアービタを配置することが必要であることといった問題がある。
【0004】
このような問題が生じるのは、上記の何れの方式も、分散処理を目的としたバス調停を行うためにバスサイクルごとの調停を前提にして設計されているからである。したがって、活線挿抜に対応する必要があり且つマスタデバイスの数が変化し得る冗長化された装置には、こうした配線方式は適切でない。さらに、これらの配線方式を採用すると、多機能ではあるが構成が複雑になり、調停に必要な信号線も多くなる。
【0005】
【発明が解決しようとする課題】
この発明は、上記の如き問題を解消するために提案されたものであり、この発明の目的は、複数個のマスタデバイス間を調停線でバス接続することにより、該調停線で故障検知とバス調停とを行うことができるようにした冗長化装置、及び該装置におけるバス制御権切り換え方法を提供することにある。
【0006】
【課題を解決するための手段】
上記の目的を達成するために、請求項1の発明は、
複数のマスタデバイスを相互に調停線でバス接続し、前記複数のマスタデバイスのうちの1つをバス制御権を有するバスマスタとして動作させ、前記調停線を前記バスマスタの故障検知とバス調停とに兼用する冗長化装置であって、
それぞれの前記マスタデバイスが、
当該マスタデバイスが正常状態であるか又は異常状態であるかを表示する状態信号を出力するウォッチドッグタイマと、
前記状態信号を受け取って、当該マスタデバイスが前記バスマスタとして正常に動作しているときには第1の論理状態の調停信号を前記調停線に出力すると共に、異常状態になったときには第2の論理状態の調停信号を出力するバスアービタであって、当該マスタデバイスが前記バスマスタではないとき、前記調停信号が前記第2の論理状態にあることを検知したのに応じて、当該マスタデバイスが新たなバスマスタとなり得るか否かを決定するよう動作するバスアービタと、
を備えることを特徴とする冗長化装置、
を提供する。
【0007】
また、請求項2の発明は、
それぞれに独自のユニットアドレスが割り当てられた複数のマスタデバイスを相互に調停線でバス接続し、前記複数のマスタデバイスのうちの1つをバス制御権を有するバスマスタとして動作させ、前記調停線を前記バスマスタの故障検知とバス調停とに兼用する冗長化装置におけるバス制御権切り換え方法であって、
それぞれの前記マスタデバイスが、
当該マスタデバイスが正常状態であるか又は異常状態であるかを表示する状態信号を出力するウォッチドッグタイマと、
前記状態信号を受け取って、当該マスタデバイスが前記バスマスタとして正常に動作しているときには第1の論理状態の調停信号を前記調停線に出力すると共に、異常状態になったときには第2の論理状態の調停信号を出力するバスアービタであって、当該マスタデバイスが前記バスマスタではないとき、前記調停信号が前記第2の論理状態にあることを検知したのに応じて、当該マスタデバイスが新たなバスマスタとなり得るか否かを決定するよう動作するバスアービタと、
を備えるバス制御権切り換え方法において、
前記バスマスタが異常状態になったときに、該バスマスタが前記調停線上に第1の論理状態の調停信号を出力する段階と、
前記第1の論理状態の調停信号を検知したとき、待機中の前記マスタデバイスがそれぞれ、当該マスタデバイスに割り当てられた前記ユニットアドレスに関連する異なる2つの時刻に、前記調停信号が前記第1の論理状態にあるか否かを判定する段階と、
前記の判定する段階の結果に基づいて、待機中の前記マスタデバイスのうち最もアドレスの小さいマスタデバイスをバスマスタとして決定する段階と、
を備えることを特徴とするバス制御権切り換え方法、
を提供する。
【0008】
【発明の実施の形態】
図1は、マスタデバイスを冗長化してバス切り換えを実施することができる、この発明に係る冗長化装置の構成を概略的に示す図であって、該冗長化装置はバックプレーンと複数枚のドーターカードとを備え、ドーターカードをスロットに装脱着することができるものであり、マスタデバイスはドーターカードとしてバックプレーンの任意のスロットに装脱着され得る。図1においては、バックプレーンのスロットに3個のマスタデバイスM1〜M3と2個のターゲットデバイスT1〜T2がM1、T1、M2、M3、T2の順で装着されており、3個のマスタデバイスM1〜M3のうち、マスタデバイスM1がシステムを制御する現用のバスマスタとして動作し、残りの2個のマスタデバイスM1、M2は予備のマスタデバイスとして待機する。こうした装置を構成するマスタデイスM1〜M3は、図2に示すように、1本の調停線によって相互にバス接続される。
【0009】
一般に、バックプレーンがN個のスロットを有するとき、それらのスロットには順にユニットアドレス(UA)0、1、2、・・、N−1が割り付けられる。図1においては、マスタデバイスM1、M2、M3はユニットアドレスが0、2、3であるスロットに装着されており、ターゲットユニットT1、T2はユニットアドレスが1、4であるスロットに装着されている。
【0010】
このように、この発明に係る冗長化装置は、装置全体がバックプレーンとドーターカードからなる構成であり、調停線をバス接続したため、
バックプレーン上でマスタデバイスを任意のスロットに挿入することができる、多段の冗長化及び活線挿抜が可能である、
1本の調停線でバスマスタの故障検知とバス調停とを実施できる、
マスタデバイス同志がピア・ツ・ピアで調停を行うため、バックプレーン上に素子を必要としない、
という利点を有する。
【0011】
それぞれのマスタデバイスは図3に例示する構成を有する。図3に示すとおり、マスタデバイスは中央処理装置(CPU)2と、中央処理装置2から制御可能なタイマモジュール4と、中央処理装置2とは独立したウォッチドッグタイマ6を備え、さらにバスアービタ8を有している。ウォッチドッグタイマ6は、当該マスタデバイスが正常に動作しているときには論理「1」の、異常状態にあるときには論理「0」の状態信号SAFEをバスアービタ8に与える。こうしたマスタデバイスの構成はハードウェアで実現することが可能である。
【0012】
図1に示す冗長化装置においては、バスマスタとして動作してきたマスタデバイスが暴走し又は故障したとき、待機中のマスタデバイスの1つへバス制御権を移動させるために、待機中のマスタデバイス間で調停を実施する必要がある。その調停動作の概要は以下のとおりである。図1に示すとおり、それぞれのマスタデバイスM1〜M3には、それぞれユニットアドレス0、2、3が割り当てられている。起動時に、ユニットアドレスが最も小さいマスタデバイスM1が正常であるとき、そのマスタデバイスM1がバス制御権を持ち、バスマスタとなる。こうして装置が作動しているとき、バス制御権を有するマスタデバイスM1が暴走又は故障して制御不能に陥ったと仮定する(図4のA)。このとき、予備のマスタデバイスM2、M3が共に正常であるならば、これらマスタデバイスM2、M3間でバス調停を行い(図4のA)、これらの待機中のマスタデバイスのうち、最もユニットアドレスが小さいマスタデバイスM2を新たなバスマスタとして選択し、そこへバス制御権を移動させる(図4のB)。これによって装置全体が動作不良となるのを防止し、安定した動作を継続する。この後に、故障したマスタデバイスM1を正常なものと交換することができる(図4のC)。
【0013】
冗長化装置の起動時に、ユニットアドレスが最も小さいマスタデバイスM1が故障状態のときには、次に大きいユニットアドレスを有するマスタデバイスM2がバス制御権を持つことになる。このようにして、冗長化装置の起動時には、正常なマスタデバイスのうち、最も小さいユニットアドレスを持つマスタデバイスが最初のバスマスタとなる。
【0014】
なお、バス制御権を持つマスタデバイスが正常に動作しているならば、待機中のマスタデバイスが故障したりバックプレーンから抜き去られたりしても、調停は始まらず、システムの動作は変化しない。この場合には、冗長化装置の動作に影響を与えずに、故障したマスタデバイスのみを交換する。逆に、バス制御権を持つマスタデバイスが正常に動作しているならば、新たなマスタデバイスを追加したときにも調停は始まらず、新たに追加されたマスタデバイスは予備として待機する。また、制御権を持つマスタデバイスをバックプレーンから抜き去ったときには予備のマスタデバイス間でバス調停を開始させ、予備のマスタデバイスに制御権を移動させる。換言すれば、マスタデバイスを冗長化することによりマスタデバイスの活線挿抜に対応することができる。
【0015】
図5は、図4を参照して説明したとおりのバス制御権の切り換えを実行するためのバスアービタ8の構成の一例を示している。図5において、バスアービタ8は、中央処理装置2から書き込み可能なレジスタ10、12を内蔵し、これらのレジスタのうちの一方10は、中央処理装置2からABT書き込みクロック及びデータを受け取って調停設定値iABTを出力する。他方のレジスタ12は、iBUSE書き込みクロック及びデータを受け取ってバス許可設定値iBUSEを出力する。さらに、バスアービタ8はウォッチドッグ・タイマ6から状態信号SAFEを受け取り、状態信号SAFEと調停設定値iABTとバス許可設定値iBUSEとを用いて調停信号ABT及びバス許可信号BUSEを生成する。
【0016】
調停信号ABTはオープンドレインでマスタデバイスから出力され、バックプレーン上でバスに接続され、さらに、バックプレーン上でプルアップを施されてワイアド・オアを構成する。それぞれのマスタデバイスは調停信号ABTと自己のユニットアドレスとを常にバックプレーン上から読み出すことができるようになっている。
【0017】
図6は、図5に示すバスアービタ8の動作を説明するための真理値表であり、状態信号SAFEが論理「1」又は「0」のときの調停設定値iABT、バス許可設定値iBUSE、調停信号ABT及びバス許可信号BUSEの論理レベルを示している。状態信号SAFEが論理「0」のとき及び状態信号SAFEが論理「1」で調停設定値iABTが論理「0」のとき、調停信号ABT及びバス許可信号BUSEは共に論理「0」である。図の実施の形態においては、状態信号SAFEは正論理であり、調停設定値iABT、バス許可設定値iBUSE、調停信号ABT及びバス許可信号BUSEは負論理である。
【0018】
図7は、図4のA〜Cで説明した手順にしたがって、図5に示す構成のバスアービタを備えたマスタデバイス間でバス調停を実行するときの、即ち、バス制御権をマスタデバイスM1からマスタデバイスM2へ移動させるときのタイミングチャートを示している。以下、このタイミングチャートを、基準周期はT(例えば1ミリ秒)であり、スロット数は5であるとして説明する。なお、基準時間Tは各時刻における中央処理装置の処理時間に比べて充分長いように選択することが必要である。
【0019】
いま、時刻t=0において、バス制御権を有するマスタデバイスM1が暴走し又は故障してバス制御が不能になったとする。このため、バスマスタであるマスタデバイスM1はオフの調停設定値iABTを出力し、バス上の調停信号ABTはオフになる(図6を参照されたい)。これが待機中のマスタデバイスM2、M3に割込み要求として入力されるので、マスタデバイスM2、M3はバスマスタが不在の状態になったことを知り、それぞれ調停プロセスを開始する。同時に、それぞれのマスタデバイスM2、M3は割り込みを禁止し、タイマ4を再スタートさせる。
【0020】
マスタデバイスM2は、そのユニットアドレスUAが2であるため、t=2×Tのときに調停信号ABTの状態を読む。このときには調停信号ABTは既にオフになっているので、マスタデバイスM2はその内部のフラグ1をオンにし、さらに、自己の調停設定値iABTをオンにする。このため、調停信号ABTはオンになる。
【0021】
マスタデバイスM3は、そのユニットアドレスが3であるため、t=3×Tのときに調停信号ABTを読む。このときには調停信号ABTはオンになっているので、マスタデバイスM3はその内部のフラグ1をオフに設定し、自己の調停設定値iABTをオンにする。
【0022】
マスタデバイスM3は、t=(2×5−1−3)×T=6×Tのとき(ここで、数字5はスロット数であり、数字3はマスタデバイスM3のユニットアドレスである)、調停設定値iABTをオフにし、調停信号ABTを再び読み出す。このときには、マスタデバイスM2からオンの調停設定値iABTが出力されているため、調停信号ABTもオンの状態を保つ。したがって、マスタデバイスM3はオンの調停信号ABTを読み出し、マスタデバイスM3はその内部のフラグ2をオフに設定する。
【0023】
マスタデバイスM2は、t=(2×5−1−2)×T=7Tのとき(ここで、数字5はスロット数であり、数字2はマスタデバイスM2のユニットアドレスである)、オフの調停設定値iABTを出力する。これにより、調停信号ABTをオンにするドーターカードは無くなったので、調停信号ABTはオフとなる。そこで、マスタデバイスM2はオフである調停信号ABTを読むことになり、マスタデバイスM2はその内部のフラグ2をオンにする。
【0024】
マスタデバイスM2がオフの調停設定値iABTを出力した後、t=9×Tにおいて、調停は終了する。結局、内部のフラグ1及びフラグ2が共にオンであるマスタデバイスM2がt=10×Tにおいて調停設定値iABTをオンにし、バスの出力を許可してバスマスタとなる。
【0025】
その後、t=11×Tにおいて両方のマスタデバイスM2、M3はタイマ4を停止させて割り込み可能な状態となり、バスマスタではないマスタデバイスM3は次の調停まで待機する。この後、故障したマスタデバイスM1をスロットから抜き去り、そのスロットに新たなマスタデバイスを挿入しても、調停信号ABTには影響しないために調停は始まらず、マスタデバイスM2がバスマスタとしての動作を継続する。
【0026】
図7で説明したバス制御権の移動を実施するために、マスタデバイスM2、M3のそれぞれにおいては、図8及び図9に示す調停アルゴリズムが実行される。まず図8において、バスマスタとして動作しているマスタデバイスM1が暴走又は故障すると、バスアービタ8から出力される調停信号ABTはオンの状態を継続することができず、バス上の調停信号ABTはオフとなる。これが割込み要求となって待機中のマスタデバイスM2、M3に伝達され、調停が開始される(ステップS1)。以後、tは時刻即ちタイマ4の現在値を、Tは基準周期を、Nはスロット数を、UAはユニットアドレス(マスタデバイスM2においては2であり、マスタデバイスM3においては3である)を表すとして、以下のシーケンスが実行される。
【0027】
まず、ステップS2においてタイマ4をリセットしてt=0とし、タイマ4を再スタートさせて割り込みを禁止する。次いでステップS3において、タイマ4の現在値が自己のユニットアドレスのT倍に等しくなったとき、即ちt=UA×Tのとき、調停信号ABTを読み取ってオフであるか否かを判定し(ステップS4)、該調停信号がオフであればステップS5においてフラグ1をオンにする。一方、ステップS4において調停信号ABTがオフでないと判定されたならば、ステップS6においてフラグ1をオフに設定する。この後、ステップ7において調停設定値iABTをオンにする。
【0028】
次いで、タイマ4の値tが(2N−1−UA)×Tに等しくなったとき(ステップS8)、ステップS9において調停設定値iABTをオフにし、次いでステップS10において調停信号ABTがオフであるか否かが判定される。ステップ10において調停信号ABTがオフであると判定されたときには、ステップS11において、内部のフラグ2をオンに設定する。しかし、ステップ10において調停信号ABTがオフではないと判定されたときには、ステップS12において、内部のフラグ2をオフに設定する。
【0029】
この後、調停アルゴリズムは図9のステップS13へ進み、タイマ4の値tが2N×Tに等しくなったとき、ステップS14において、内部のフラグ1、フラグ2の状態を検査し、両方のフラグがオンであると判定されたマスタデバイスをバスマスタに決定して、ステップS15において、そのマスタデバイスの調停設定値iABT及びバス許可設定値iBUSEをオンにする。これによってバスを開き、他のマスタデバイスを待機状態とする。こうして、t=(2N+1)×Tの時点で(ステップS16)、タイマ4を停止させて割り込みを許可し(ステップS17)、調停を終了する(ステップS18)。
【0030】
このように、1回の調停につき、待機中のマスタデバイスの優先順位を2回確認するので、優先順位の高い方のマスタデバイスを確実に決定してバス制御権を移動させることができる。
【0031】
バスアービタ8は、図10に示すように構成することができる。図10においては、調停設定値iABTとバス許可設定値iBUSEとを共用する構成とされており、この点で、図10のバスアービタは図5に示すバスアービタよりも単純化されている。図10において、バスアービタ8は1個のレジスタ14を備え、このレジスタ14にABT書き込みクロックとデータとが入力され、それらの入力信号の論理状態に応じた論理状態の調停設定値iABTがレジスタ14から出力される。この調停設定値iABTとウォッチドッグタイマ6からの状態信号SAFEを用いて調停信号ABT及びバス許可信号BUSEが生成される。
【0032】
図10に示すバスアービタを備えたマスタデバイス間で、図4のA、B、Cで説明した手順にしたがって行われるバス調停のタイミングチャートを図11に示す。なお、図において、基準周期をT(例えば1ミリ秒)とするが、前記のとおり、基準周期Tは各時刻における中央処理装置の処理時間に比べて充分長いものとする。
【0033】
図11において、時刻t=0において、バスマスタとして動作してきたマスタデバイスM1が暴走又は故障してバス制御が不可能になったとき、マスタデバイスM1は調停設定値iABTをオフにするため、調停線上の調停信号ABTはオフとなる。これが割り込み要求となって待機中のマスタデバイスM2、M3に入力されるので、各マスタデバイスはバスマスタが不在になったことを知り、調停プロセスを開始する。まず、それぞれのマスタデバイス内のタイマ4をリセットして再スタートさせ、割り込みを禁止する。
【0034】
マスタデバイスM2のユニットアドレスは2であるため、時刻t=2×Tにおいてタイマ4を停止させて調停信号ABTを読む。この時点には調停信号ABTはオフであるため、調停設定値iABTをオンにし、割り込みを許可してバスマスタとなる。一方、ユニットアドレスが3であるマスタデバイスM3は、時刻t=3×Tの時点でタイマ4を停止させ、調停信号ABTを読む。この時点には、先にマスタデバイスM2がその調停設定値iABTをオンにしているので、調停信号ABTはオンである。そこで、マスタデバイスM3は割り込みを禁止して待機状態となる。
【0035】
図12は、上で説明したタイミングチャートにしたがって、待機中のマスタデバイスにおいて実行される調停アルゴリズムを示している。バスマスタとして動作してきたマスタデバイスM1が暴走又は故障してバス制御が不可能になったとき、マスタデバイスM1は調停信号ABTをオンに維持しておくことができなくなるため、調停線上の調停信号ABTはオフとなる。これが割込み要求となり(ステップS21)、待機中のマスタデバイスM1、M2に伝達されるので、それぞれのマスタデバイスはタイマ4をリセットして再スタートさせ、割り込みを禁止する(ステップS22)。
【0036】
次いで、タイマ4の値tがUA×Tとなると(ステップS23)、タイマ4を停止させ(ステップS24)、調停信号ABTを読み取ってオフであるか否かを判定し(ステップS25)、調停信号ABTがオフであると判定されたときには調停設定値iABTをオンにしてバスを獲得する(ステップS26)。その後、ステップS27において割り込みを許可し、ステップS28におい処理を終了する。
【0037】
【発明の効果】
以上、この発明の実施の形態について説明したところから明らかなとおり、この発明は、
(1)調停線のみでバスマスタの故障検知とバス調停とを行うことができる、
(2)一回の調停につき優先順位を2回確認するので、新たなバスマスタを確実に決定することができる、
(3)マスタデバイスどおしがピア・ツー・ピアで調停を行うため、バックプレーンに格別の素子を必要としない、
という格別の効果を奏する。
【図面の簡単な説明】
【図1】マスタデバイスを冗長化してバス制御権を切り換えることができる、この発明に係る冗長化装置の構成を概略的に示す図である。
【図2】図1のマスタデバイス間を1本の調停線でバス接続した状態を概略的に示す図である。
【図3】図2のマスタデバイスの構成を概略的に示す図である。
【図4】A、B及びCは、この発明に係る冗長化装置においてマスタデバイス間で行われるバス調停の動作手順を説明するための図である。
【図5】図3に示すバスアービタの構成の一例を示す図である。
【図6】図5のバスアービタの動作を説明するための真理値表である。
【図7】図5に示すバスアービタを備えたマスタデバイス間で行われるバス調停のタイミングチャートである。
【図8】図7のタイミングチャートにしたがって、待機中のマスタデバイスにおいて実行される調停アルゴリズムのステップを示す図である。
【図9】前記調停アルゴリズムの残りのステップを示す図である。
【図10】図3に示すバスアービタの構成の他の例を示す図である。
【図11】図10に示す構成のバスアービタを備えたマスタデバイス間で行われるバス調停のタイミングチャートである。
【図12】図11のタイミングチャートにしたがって、待機中のマスタデバイスにおいて実行される調停アルゴリズムのステップを示す図である。
【図13】公知の配線方式を示す図であり、Aはスター配線方式を、Bはディジー・チェーン配線方式を示している。
【符号の説明】
M1、M2、M3:マスタデバイス、 2:中央処理装置、 4:タイマ、 6:ウォッチドッグタイマ、 8:バスアービタ、 10、12、14:レジスタ、 T1、T2:ターゲットデバイス、
Claims (2)
- 複数のマスタデバイスを相互に調停線でバス接続し、前記複数のマスタデバイスのうちの1つをバス制御権を有するバスマスタとして動作させ、前記調停線を前記バスマスタの故障検知とバス調停とに兼用する冗長化装置であって、
それぞれの前記マスタデバイスが、
当該マスタデバイスが正常状態であるか又は異常状態であるかを表示する状態信号を出力するウォッチドッグタイマと、
前記状態信号を受け取って、当該マスタデバイスが前記バスマスタとして正常に動作しているときには第1の論理状態の調停信号を前記調停線に出力すると共に、異常状態になったときには第2の論理状態の調停信号を出力するバスアービタであって、当該マスタデバイスが前記バスマスタではないとき、前記調停信号が前記第2の論理状態にあることを検知したのに応じて、当該マスタデバイスが新たなバスマスタとなり得るか否かを決定するよう動作するバスアービタと、
を備えることを特徴とする冗長化装置。 - それぞれに独自のユニットアドレスが割り当てられた複数のマスタデバイスを相互に調停線でバス接続し、前記複数のマスタデバイスのうちの1つをバス制御権を有するバスマスタとして動作させ、前記調停線を前記バスマスタの故障検知とバス調停とに兼用する冗長化装置におけるバス制御権切り換え方法であって、
それぞれの前記マスタデバイスが、
当該マスタデバイスが正常状態であるか又は異常状態であるかを表示する状態信号を出力するウォッチドッグタイマと、
前記状態信号を受け取って、当該マスタデバイスが前記バスマスタとして正常に動作しているときには第1の論理状態の調停信号を前記調停線に出力すると共に、異常状態になったときには第2の論理状態の調停信号を出力するバスアービタであって、当該マスタデバイスが前記バスマスタではないとき、前記調停信号が前記第2の論理状態にあることを検知したのに応じて、当該マスタデバイスが新たなバスマスタとなり得るか否かを決定するよう動作するバスアービタと、
を備えるバス制御権切り換え方法において、
前記バスマスタが異常状態になったときに、該バスマスタが前記調停線上に第1の論理状態の調停信号を出力する段階と、
前記第1の論理状態の調停信号を検知したとき、待機中の前記マスタデバイスがそれぞれ、当該マスタデバイスに割り当てられた前記ユニットアドレスに関連する異なる2つの時刻に、前記調停信号が前記第1の論理状態にあるか否かを判定する段階と、
前記の判定する段階の結果に基づいて、待機中の前記マスタデバイスのうち最もアドレスの小さいマスタデバイスをバスマスタとして決定する段階と、
を備えることを特徴とするバス制御権切り換え方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27002599A JP3976958B2 (ja) | 1999-09-24 | 1999-09-24 | 複数のマスタデバイスを有する冗長化装置及びバス制御権切り換え方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27002599A JP3976958B2 (ja) | 1999-09-24 | 1999-09-24 | 複数のマスタデバイスを有する冗長化装置及びバス制御権切り換え方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001092726A JP2001092726A (ja) | 2001-04-06 |
JP3976958B2 true JP3976958B2 (ja) | 2007-09-19 |
Family
ID=17480497
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27002599A Expired - Fee Related JP3976958B2 (ja) | 1999-09-24 | 1999-09-24 | 複数のマスタデバイスを有する冗長化装置及びバス制御権切り換え方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3976958B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102722466B (zh) * | 2012-06-05 | 2015-06-17 | 天津市英贝特航天科技有限公司 | 一种3取2或2取2控制系统中的16位多总线电路 |
-
1999
- 1999-09-24 JP JP27002599A patent/JP3976958B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001092726A (ja) | 2001-04-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0186006B1 (en) | Multiprocessor system | |
US5345566A (en) | Method and apparatus for controlling dual bus system | |
JPH02293959A (ja) | インタフェース装置 | |
JP2539021B2 (ja) | 保留バスに割り込み要求を送る割り込み要求発生ノ―ド | |
JP3976958B2 (ja) | 複数のマスタデバイスを有する冗長化装置及びバス制御権切り換え方法 | |
JP2004516547A (ja) | 中断制御装置 | |
JP2016206891A (ja) | アクセス遮断回路、半導体集積回路およびアクセス遮断方法 | |
JP2594600B2 (ja) | シングルチップマイクロコンピュータ | |
JP2007052685A (ja) | マイクロコントローラ | |
JPH064301A (ja) | 時分割割込制御方式 | |
JPH07114521A (ja) | マルチマイクロコンピュータシステム | |
KR100681427B1 (ko) | 다중 프로세서 시스템을 위한 리셋 회로 | |
JPH05274141A (ja) | プログラムローディング方式 | |
JPS59223827A (ja) | バスア−ビトレ−シヨン回路 | |
JPH1139266A (ja) | マルチプロセッサ装置 | |
JP2000259548A (ja) | Dmaバス転送方式 | |
JPH05282243A (ja) | バスマスター装置及び該装置を用いた電子機器 | |
JP2000347706A (ja) | プラント制御装置 | |
JPH0850567A (ja) | データ転送装置 | |
JPH09244991A (ja) | 分散型バスアービタ装置およびバス調停方法 | |
JP2001184305A (ja) | 外部バス制御装置 | |
JP3768581B2 (ja) | プラント制御装置 | |
JPS6010343B2 (ja) | 情報処理系の制御方式 | |
JPH07182272A (ja) | Dmaコントローラ回路 | |
SU1686454A1 (ru) | Микропроцессорна система |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041022 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070222 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070301 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070501 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070524 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070620 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100629 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100629 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110629 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110629 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120629 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120629 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130629 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130629 Year of fee payment: 6 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130629 Year of fee payment: 6 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140629 Year of fee payment: 7 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |