JPS6010343B2 - 情報処理系の制御方式 - Google Patents
情報処理系の制御方式Info
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- JPS6010343B2 JPS6010343B2 JP8218381A JP8218381A JPS6010343B2 JP S6010343 B2 JPS6010343 B2 JP S6010343B2 JP 8218381 A JP8218381 A JP 8218381A JP 8218381 A JP8218381 A JP 8218381A JP S6010343 B2 JPS6010343 B2 JP S6010343B2
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- Japan
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- information processing
- processing device
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明は複数の情報処理装置が接続されて構成される情
報処理系の制御方式に関する。
報処理系の制御方式に関する。
特に、主情報処理装置が制御可能な従情報処理装置に対
してホールドを実行する場合の制御方式の改良に関する
ものである。１個の主情報処理装置と１個以上の従情報
処理装置とが一つの情報処理系の中に設けられて動作す
るとき、通常は従情報処理装置の管理下にあるメモリ装
置や入出力装置等に、主情報処理装置が直接アクセスを
行うことが必要な場合がある。
してホールドを実行する場合の制御方式の改良に関する
ものである。１個の主情報処理装置と１個以上の従情報
処理装置とが一つの情報処理系の中に設けられて動作す
るとき、通常は従情報処理装置の管理下にあるメモリ装
置や入出力装置等に、主情報処理装置が直接アクセスを
行うことが必要な場合がある。
このときには、主情報処理装置は当俵従情報処理装置を
ホールドしなければならない。ここに「ホールド」とは
従情薮処理装置の動作の全部、または少なくとも主情報
処理装置が直接アクセスを行う部分に関連する動作の一
部を一時的に中断させ、主情報処理装置が直接アクセス
を行うことを可能とすることをいう。
ホールドしなければならない。ここに「ホールド」とは
従情薮処理装置の動作の全部、または少なくとも主情報
処理装置が直接アクセスを行う部分に関連する動作の一
部を一時的に中断させ、主情報処理装置が直接アクセス
を行うことを可能とすることをいう。
一般に従情報処理装置が動作中に任意の時刻にホールド
を行うと、従情報処理装置の動作が混乱して系全体の動
作にも影響を与える。
を行うと、従情報処理装置の動作が混乱して系全体の動
作にも影響を与える。
かりに系全体の動作に直接波及しないように構成しても
、中断された処理の繰返し等が必要になって、きわめて
能率が低下することになる。このため、従釆方式では、
メモリの番地の一つまたは特別なメモリの１ビットをチ
ェックフラグに割当て、従情報処理装置毎にホールドを
受入れることができるか否かを表示し、主情報処理装置
はこのチェックフラグを調べてから、従情報処理装置に
対してホールド要求信号を送出する方式が探られている
。この従釆方式は顔れた方式であるが、一般に主情報処
理菱櫨の動作として、チェックフラグを調べてから、ホ
ールド要求信号を送出するまでには数ステップの動作時
間が必要であるため、この間に従情報処理装置でホール
ド受入不可の状態になると、主情報処理装置はこれを検
出できない欠点がある。このような状態が発生すると系
全体の動作が混乱する。本発明はこれを改良するもので
、主情報処理装置が従情殻処理装置の動作を混乱させる
ことなくホールドを実行することができ、従情報処理装
置がホールド受入不可の場合には、すみやかに主情報処
理装置の仕事に戻ることのできる制御方式を提供するこ
とを目的とする。
、中断された処理の繰返し等が必要になって、きわめて
能率が低下することになる。このため、従釆方式では、
メモリの番地の一つまたは特別なメモリの１ビットをチ
ェックフラグに割当て、従情報処理装置毎にホールドを
受入れることができるか否かを表示し、主情報処理装置
はこのチェックフラグを調べてから、従情報処理装置に
対してホールド要求信号を送出する方式が探られている
。この従釆方式は顔れた方式であるが、一般に主情報処
理菱櫨の動作として、チェックフラグを調べてから、ホ
ールド要求信号を送出するまでには数ステップの動作時
間が必要であるため、この間に従情報処理装置でホール
ド受入不可の状態になると、主情報処理装置はこれを検
出できない欠点がある。このような状態が発生すると系
全体の動作が混乱する。本発明はこれを改良するもので
、主情報処理装置が従情殻処理装置の動作を混乱させる
ことなくホールドを実行することができ、従情報処理装
置がホールド受入不可の場合には、すみやかに主情報処
理装置の仕事に戻ることのできる制御方式を提供するこ
とを目的とする。
本発明は、従情報処理装置が送出するホールド可否信号
に対応して動作する第一のフリッブフロップ回路と、主
情報処理装置の送出するホールド要求信号に対応して動
作する第二のフリップフロップ回路と、第一のフリツプ
フロツブ回路がホールド可の状態にあって前記第二のフ
リップフロップ回路がホールド要求状態にあるとき出力
を対応する従情報処理装置にホールド要求信号として与
える第一の論理ゲートと、第一のフリップフロップ回路
の状態を主情報処理装置の問合せ信号に応動して出力す
る第二の論理ゲートと、従情報処理装置がホールドされ
た状態にあるか否かを前記主情報処理装置の問合せ信号
に応動して出力する第三の論理ゲートとを備え、主情報
処理装置は従情叢処理装置に対してホールド要求信号を
送出した後に問合せ信号を送出するように制御すること
を特徴とする。
に対応して動作する第一のフリッブフロップ回路と、主
情報処理装置の送出するホールド要求信号に対応して動
作する第二のフリップフロップ回路と、第一のフリツプ
フロツブ回路がホールド可の状態にあって前記第二のフ
リップフロップ回路がホールド要求状態にあるとき出力
を対応する従情報処理装置にホールド要求信号として与
える第一の論理ゲートと、第一のフリップフロップ回路
の状態を主情報処理装置の問合せ信号に応動して出力す
る第二の論理ゲートと、従情報処理装置がホールドされ
た状態にあるか否かを前記主情報処理装置の問合せ信号
に応動して出力する第三の論理ゲートとを備え、主情報
処理装置は従情叢処理装置に対してホールド要求信号を
送出した後に問合せ信号を送出するように制御すること
を特徴とする。
以下実施例図面を参照してさらに詳しく説明する。
第１図は本発明実施例方式の構成図である。
この例では、主情報処理装置１と、これにより制御する
ことのできる従情報処理装置２とをこの系の中に含む。
主情報処理装置１には主データバス３を介してバス制御
回路４が接続され、主アドレスバス５を介して、バス制
御回路６が接続されている。従情報処理装置２には、従
データバス８および従アドレスバス９が接続され、これ
らのバス８，９には図外のメモリ装置、入出力装置その
他の装置が接続されている。この従データバス８は前記
バス制御回路４に、また従アドレスバス９は前記バス制
御回路６にそれぞれ接続されていて、これらのバス制御
回路４，６を介して、主情報処理装置１から従データバ
ス８および従アドレスバス９に接続された前記園外の装
置を直接に制御できるように構成されている。
ことのできる従情報処理装置２とをこの系の中に含む。
主情報処理装置１には主データバス３を介してバス制御
回路４が接続され、主アドレスバス５を介して、バス制
御回路６が接続されている。従情報処理装置２には、従
データバス８および従アドレスバス９が接続され、これ
らのバス８，９には図外のメモリ装置、入出力装置その
他の装置が接続されている。この従データバス８は前記
バス制御回路４に、また従アドレスバス９は前記バス制
御回路６にそれぞれ接続されていて、これらのバス制御
回路４，６を介して、主情報処理装置１から従データバ
ス８および従アドレスバス９に接続された前記園外の装
置を直接に制御できるように構成されている。
アドレスデコーダ１１はメインアドレスバス５に接続さ
れ、アドレスデコーダ１２は従アドレスバス９に接続さ
れている。ここで本発明の特徴とする構成は、２個のフ
リツプフロッブ回路１４および１５と、３個の論理ゲー
ト１６，１７および１８を設けたところにある。
れ、アドレスデコーダ１２は従アドレスバス９に接続さ
れている。ここで本発明の特徴とする構成は、２個のフ
リツプフロッブ回路１４および１５と、３個の論理ゲー
ト１６，１７および１８を設けたところにある。
フリツプフロツプ回路１４のＤ入力には、従情報処理装
置２の送出するホールド受入可否の信号が与えられ、Ｃ
Ｋ入力にはアドレスデコーダ１２の送出するタイミング
信号が与えられる。また、この出力Ｑは前記論理ゲート
１８および反転回路１９を介して前記論理ゲート１６に
それぞれ与えられる。フリップフロップ回路１５のＤ入
力には、主情報処理装置１の送出するホールド要求信号
を与え、ＣＫ入力にはアドレスデコーダ１１からタイミ
ング信号を与える。
置２の送出するホールド受入可否の信号が与えられ、Ｃ
Ｋ入力にはアドレスデコーダ１２の送出するタイミング
信号が与えられる。また、この出力Ｑは前記論理ゲート
１８および反転回路１９を介して前記論理ゲート１６に
それぞれ与えられる。フリップフロップ回路１５のＤ入
力には、主情報処理装置１の送出するホールド要求信号
を与え、ＣＫ入力にはアドレスデコーダ１１からタイミ
ング信号を与える。
この出力Ｑは前記論理ゲート１６を介して、従情報処理
装置２にホールド要求信号（ＨＬＤ）として加える。従
情鞍処理装置２の送出するホールド状態信号（ＨＬＤＡ
）は、論理ゲート１７に与えられ、この論理ゲート１７
と前記論理ゲート１８には、主情報処理装置１が送出す
る問合せ信号が、アドレスデコーダ１１および反転回路
２１を介して与えられる。このように構成された装置の
動作を第２図に示す流れ図に沿って説明すると、主情報
処理装置１が従惜報処理装置２にホールドを実行する場
合には、従来のようにはじめにフラグ等を読むのではな
く、問合せもせずにはじめからホールド要求信号を送出
する。
装置２にホールド要求信号（ＨＬＤ）として加える。従
情鞍処理装置２の送出するホールド状態信号（ＨＬＤＡ
）は、論理ゲート１７に与えられ、この論理ゲート１７
と前記論理ゲート１８には、主情報処理装置１が送出す
る問合せ信号が、アドレスデコーダ１１および反転回路
２１を介して与えられる。このように構成された装置の
動作を第２図に示す流れ図に沿って説明すると、主情報
処理装置１が従惜報処理装置２にホールドを実行する場
合には、従来のようにはじめにフラグ等を読むのではな
く、問合せもせずにはじめからホールド要求信号を送出
する。
このホールド要求信号はフリップフロツプ回路１５にセ
ットされる。一方従情織処理装置２は、ホールド受入不
可のときにはフリツプフロツプ回路１４をセットして、
その出力Ｑに「１」を送出し、同じく可のときに「０」
を送出している。
ットされる。一方従情織処理装置２は、ホールド受入不
可のときにはフリツプフロツプ回路１４をセットして、
その出力Ｑに「１」を送出し、同じく可のときに「０」
を送出している。
これにより、ホールド受入不可ならば論理ゲート１６は
閉じているので、ホールド要求信号はここを通過しない
。ホ−ルド受入可の場合には、ホールド要求信号は論理
ゲ−ト１６を通過して、従情報処理装置２のホールド要
求信号（ＨＬＤ）に信号が達して、従情報処理装置はあ
るクロックタィミング（ＣＰＵの種類により異なる）で
この要求信号を敬込む。これにより直ちに、原則として
１クロツク周期以内に、従情叢処理装置２からホールド
状態信号（ＨＬＤＡ）が送出される。次に、主情報処理
装置１はアドレスデコーダ１１を介して、論理ゲ−ト１
７，１８に対して問合せ信号を送り、ホールド状態信号
（ＨＬＤＡ）が送出されていれば、バス制御回路４およ
び６を通じて、メモリ装置または入出力装置のアクセス
に入る。
閉じているので、ホールド要求信号はここを通過しない
。ホ−ルド受入可の場合には、ホールド要求信号は論理
ゲ−ト１６を通過して、従情報処理装置２のホールド要
求信号（ＨＬＤ）に信号が達して、従情報処理装置はあ
るクロックタィミング（ＣＰＵの種類により異なる）で
この要求信号を敬込む。これにより直ちに、原則として
１クロツク周期以内に、従情叢処理装置２からホールド
状態信号（ＨＬＤＡ）が送出される。次に、主情報処理
装置１はアドレスデコーダ１１を介して、論理ゲ−ト１
７，１８に対して問合せ信号を送り、ホールド状態信号
（ＨＬＤＡ）が送出されていれば、バス制御回路４およ
び６を通じて、メモリ装置または入出力装置のアクセス
に入る。
ホールド、状態信号（ＨＩＤＡ）が送出されていなけれ
ば、論理ゲート１８の出力によりフリツプフロップ回路
１４の状態を見て、ホールド受入不可（フリップフロッ
プ回路１４が「０ハ論理ゲート１８の出力が「ＩＪであ
れば、従情報処理装置２が他の仕事を処理中であること
を知り、主情報処理装置１は自己の別の仕事の処理に戻
ることができる。時間を置いて再度同様のアクセスを行
うことができる。前述の場合、ホールド要求信号を送出
したにもかかわらず、論理ゲート１７からホールド状態
信号が得られず、さらにホールド受入不可でもない場合
は、動作状態員としてはあり得ない。
ば、論理ゲート１８の出力によりフリツプフロップ回路
１４の状態を見て、ホールド受入不可（フリップフロッ
プ回路１４が「０ハ論理ゲート１８の出力が「ＩＪであ
れば、従情報処理装置２が他の仕事を処理中であること
を知り、主情報処理装置１は自己の別の仕事の処理に戻
ることができる。時間を置いて再度同様のアクセスを行
うことができる。前述の場合、ホールド要求信号を送出
したにもかかわらず、論理ゲート１７からホールド状態
信号が得られず、さらにホールド受入不可でもない場合
は、動作状態員としてはあり得ない。
この場合は、ユニットカードが接続されていない場合、
あるいは従情報処理装置２が故障である場合であって、
この状態が検出されたとき‘こは、再度ホールド要求を
送出しても無駄であるから、再度この従情報処理装置２
に対してはホールド要求を送出しないように制御される
。なお、各バスラインはハイレベル（論理「ＩＪにプル
アツプされているので、カードユニットがない場合には
そのバスラインは論理「１」となる。このように、本発
明の方式によれば、問合せを行う前にホールド要求を行
い、それが受入れられればホールド状態の処理を実行し
、それが受入れられないときには直ちに他の処理に戻る
ことができる。
あるいは従情報処理装置２が故障である場合であって、
この状態が検出されたとき‘こは、再度ホールド要求を
送出しても無駄であるから、再度この従情報処理装置２
に対してはホールド要求を送出しないように制御される
。なお、各バスラインはハイレベル（論理「ＩＪにプル
アツプされているので、カードユニットがない場合には
そのバスラインは論理「１」となる。このように、本発
明の方式によれば、問合せを行う前にホールド要求を行
い、それが受入れられればホールド状態の処理を実行し
、それが受入れられないときには直ちに他の処理に戻る
ことができる。
さらに、故障または接続なしの状態をも検出することが
できるので、故障または接続されていないユニットに対
して、繰返しアクセスを行うようなことを回避すること
もできる。上記例では、１個の従情報処理装置について
説明したが、従情報処理装置が複数個含まれる系につい
ても、同様に本発明を実施することができる。
できるので、故障または接続されていないユニットに対
して、繰返しアクセスを行うようなことを回避すること
もできる。上記例では、１個の従情報処理装置について
説明したが、従情報処理装置が複数個含まれる系につい
ても、同様に本発明を実施することができる。
また主情報処理装置と従情報処理装置の区別が明確でな
く、処理内容によって主従が入換る場合でも同様に本発
明を実施することができる。以上述べたように、本発明
によれば、従釆方式で発生したような問合せ後にアクセ
スするまでの時間に状態が変化して、情報処理系の動作
が混乱するような現象を防止することができるとともに
、ホールドが受入れられない場合にはすみやかに元の処
理に戻ることのできる制御方式が得られる。
く、処理内容によって主従が入換る場合でも同様に本発
明を実施することができる。以上述べたように、本発明
によれば、従釆方式で発生したような問合せ後にアクセ
スするまでの時間に状態が変化して、情報処理系の動作
が混乱するような現象を防止することができるとともに
、ホールドが受入れられない場合にはすみやかに元の処
理に戻ることのできる制御方式が得られる。
第１図は本発明実施例方式の回路構成図、第２図はその
制御流れ図。 １・・・・・・主情報処理装置、２・・・・・・従情報
処理装置、３・・…・データバス、４・・・・・・バス
制御回路、５．．・．．・アドレスバス、６・・・・・
・バス制御回路、８・・・・・・データバス、９……ア
ドレスバス、１１，１２…・・・アドレスデコーダ、１
４・・・・・・（第一の）フリップフロップ回路、１５
・…・・（第二の）フリップフロップ回路、１６・・・
・・・（第一の）論理ゲート、１７・・・…（第二の）
論理ゲート、１８・・・・・・（第三の）論理ゲート。 対１図対２図
制御流れ図。 １・・・・・・主情報処理装置、２・・・・・・従情報
処理装置、３・・…・データバス、４・・・・・・バス
制御回路、５．．・．．・アドレスバス、６・・・・・
・バス制御回路、８・・・・・・データバス、９……ア
ドレスバス、１１，１２…・・・アドレスデコーダ、１
４・・・・・・（第一の）フリップフロップ回路、１５
・…・・（第二の）フリップフロップ回路、１６・・・
・・・（第一の）論理ゲート、１７・・・…（第二の）
論理ゲート、１８・・・・・・（第三の）論理ゲート。 対１図対２図
Claims (1)
- １ 主情報処理装置と、この主情報処理装置により制御
することのできる１個以上の従情報処理装置とを含む情
報処理系で、前記主情報処理装置が前記従情報処理装置
の少なくとも１個の従情報処理装置をホールドするため
の方式において、この従情報処理装置が送出するホール
ド可否信号に対応して動作する第一のフリツプフロツプ
回路と、前記主情報処理装置の送出するホールド要求信
号に対応して動作する第二のフリツプフロツプ回路と、
前記第一のフリツプフロツプ回路がホールド可の状態に
あつて前記第二のフリツプフロツプ回路がホールド要求
状態にあるとき出力を対応する前記情報処理装置にホー
ルド要求信号として与える第一の論理ゲートと、前記第
一のフリツプフロツプ回路の状態を前記主情報処理装置
の問合せ信号に応動して出力する第二の論理ゲートと、
前記従情報処理装置がホールドされた状態にあるか否か
を前記主情報処理装置の問合せ信号に応動して出力する
第三の論理ゲートとを備え、主情報処理装置は前記従情
報処理装置に対してホールド要求信号を送出した後に前
記問合せ信号を送出するように制御することを特徴とす
る情報処理系の制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8218381A JPS6010343B2 (ja) | 1981-05-29 | 1981-05-29 | 情報処理系の制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8218381A JPS6010343B2 (ja) | 1981-05-29 | 1981-05-29 | 情報処理系の制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57197631A JPS57197631A (en) | 1982-12-03 |
| JPS6010343B2 true JPS6010343B2 (ja) | 1985-03-16 |
Family
ID=13767321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8218381A Expired JPS6010343B2 (ja) | 1981-05-29 | 1981-05-29 | 情報処理系の制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010343B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61192344U (ja) * | 1985-05-20 | 1986-11-29 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4475143A (en) * | 1983-01-10 | 1984-10-02 | Rogers Corporation | Decoupling capacitor and method of manufacture thereof |
| US4494169A (en) * | 1983-11-14 | 1985-01-15 | Rogers Corporation | Decoupling capacitor and method of manufacture thereof |
-
1981
- 1981-05-29 JP JP8218381A patent/JPS6010343B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61192344U (ja) * | 1985-05-20 | 1986-11-29 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57197631A (en) | 1982-12-03 |
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