JPS5975354A

JPS5975354A - プロセッサ装置

Info

Publication number: JPS5975354A
Application number: JP18710382A
Authority: JP
Inventors: Katsura Kawakami; 桂川上; Shigeo Shimazaki; 島崎　成夫; Etsuko Hirogami; 広上　悦子
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1982-10-25
Filing date: 1982-10-25
Publication date: 1984-04-28
Also published as: JPH0434187B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は電子計算機等に用いられるプロセッサ装置に関
する。

従来例の構成と問題点複数のプロセッサが同一のバスを使用するようなシステ
ムでは、プロセッサがバスを使用する手続きは一般に、
バス使用権の確保の手続きと、アドレス及びデータの転
送手続きとの二段階に分けられる。このようなバスに接
続されている記憶装置を複数のプロセッサが共通にアク
セスするようなシステムとしては、従来同一のバスにす
べてのプロセッサとすべての記憶装置とを接続する第１
の方法と、プロセッサと記憶装置とをバスで接続したも
のを複数個用意し、一つのプロセッサが他のバスに接続
された記憶装置をアクセスするときのみ必要なバスどう
しを接続する第２の方法とがある。第１の方法はバスの
負荷が大きくなシ、バスの転送速度によりプロセッサの
処理速度が制限されるという欠点があった。また第２の
方法は、バス接続するために複雑なバードウエムと複雑
な手続きを必要とする欠点があった。

第１図は、上記第１の方法によるシステムの構成図であ
る。図中の１は記憶装置、２はバス、３゜４はプロセッ
サ、５はバス制御装置、６，７はプロセッサから出力さ
れるバス使用要求信号線、８゜９はバス制御装置５から
出力されるバス使用許可信号線である。このシステムに
於けるプロセッサの記憶装置に対するアクセス動作は次
のようになる。即ち、プロセッサ３−！たば４は記憶装
置１との簡のアドレス及びデータの転送に先だって、信
号線６′−または７により、バス使用要求をバス制御装
置５に対して送出し、信号線８または９によりバス使用
許可を受信するまで待つ。バス制御装置５はバス使用要
求を受信すると、バスが使用中であるか否か、及び信号
線６と７の間の優先順位音調べ、その結果にもとづいて
、バス使用許可信号全信号線８または９のいづれか一方
を経て送出する。プロセッサ３または４はバス使用許可
信号を受信すると、バス２を経由して記憶装置１との間
でアドレス及びデータの転送を行なう。

第２図はプロセラ・すが記憶装置をアクセスする際の信
号の送受信の関係の一例を示すものである。

信号ＢＳＲＱはバス使用要求信号であり、第１図の信号
線６または７を経由する信号に対応する。信号ＢＳＡＶ
はパイ使用許可信号であシ、第１図の信号線８または９
を経由する信号に対応する。信号ＢＵＳｎ、ＡＤＳＤは
、それぞれアドレス及びデータを示す信号、アドレスが
有効であるタイミングを示す信号であり、ＤＴＳＤ、Ｄ
ＴＡＫは記憶装置１のアクセス時間にプロセッサ３．−
４の動作を同期させるだめの信号であって、各信号は第
１図ではバス２を経由する信号として丑とめて表示しで
ある。

プロセッサ３または４は、最初に信号ＢＳＲＯをＯＮに
し、信号ＢＳＡＶがＯＮとなるのを待つ。信号ＢＳＡＶ
がＯＮとなると、信号ＢＳＲＱを○ＦＦとし信号ＢＵＳ
ｎとしてアドレスを送出し、アドレスが有効であるタイ
ミングを表示するストローブパルス信号ＡＤＳＤ’（ｚ
送出する。次に信号ＤＴＳＤを送出するとともに、信号
ＢＵＳｎによりデータの送受信を行なう。プロセッサ３
または４は信号ＤＴＳＤをＯＮにすると信号ＤＴＡＫが
ＯＮとなるのを待つ。記憶装置１はデータのＢＵＳｎに
対する入力または出力を完了すると信号ＤＴＡＫをＯＮ
とし、信号ＤＴＡＫがＯＮとなるとプロセッサ３または
４は信号ＤＴＳＤを○ＦＦＫする。これにより記憶装置
１は信号ＤＴＡＫを○ＦＦにし、バス制御装置５は転送
動作が終了したことを知り、信号ＢＳＡＶを○ＦＦとす
る。

このようなシステムでは、１バス２をプロセッサ３と４
が同時に使用することはできない。！、た記憶装置１の
どの領域がアクセスされる場合にもバース２は使用され
る。従ってプロセッサ３と４は互いに相手がバス２を使
用している間は、バス使用権が得られず、プロセッサ３
と４のバス使用要求の頻度が高ければ高い程、バス使用
権確保のだめの待ち時間が多くなる。このことはプロセ
ッサの処理速度を低下させる原因となる。

複数のプロセッサが記憶装置を共有して処理を行なうシ
ステムでは、〒般に共有領域は記憶装置の一部分である
場合が多く、共有領域以外の領域をプロセッサがアクセ
スする場合にも、バス使用権の確保のために、多くの待
ち時間を要すること〜は不合理である。この点を解決す
るために、第３図のように、１０．１１’ｉ記憶装置の
非共有領域とし、それぞれをプロセッサ１２と１３だけ
がアクセスし、共有領域１４全両手のプロセッサがアク
セスする領域とし、１０と１１をプロセッサ１２と１３
がそれぞれ同時にアクセスできるようにした具体的なブ
ロックが第４図のシステムであり、第２の従来例である
。

第４図の１５．１６はプロセッサ、１７はバス制御装置
である。信号線１Ｂ、１９，２０．２１はバス使用要求
信号線であり、信号線２２，２３゜２４．２５は、信号
線１８，１９，２０，２１にそれぞれ対応したバス使用
可信号線である。信号線２６はバス接続装置２７の開閉
を制御する信号線であり、２８，２９はバスである。３
０，３１はプロセッサ１５．１６のみがそれぞれアクセ
スする記憶装置、２３は両方のプロセッサ１５．１６か
らアクセスきれる共有記憶領域である。３３はアドレス
保持回路であり、３４はアトし′ス出カ用の信号線であ
る。

第４図のシステムではプロセッサ１６が記憶領域３２を
アクセスするときだけ両方のづスを接続し、それ以外は
バス接続装置２７を切断状態となるように制御すれば、
プロセッサ１５と１６は記憶装置３ｏと３１とをそれぞ
れ同時にアクセスすることができる。しかしプロセッサ
１６が、共有領域３２をアクセスするためには複雑な手
続きとアドレス保持回路３３とが必要となる。なぜなら
ばプ吐ツサ１６がバス使用要求信号ｉＯＮにした時点で
、バス制御装置１７にとって、その要求がバス２８の使
用要求であるのか、バス２９の使用要求であるかは不明
であり、バス使用許可信号を返送すれば、アドレス情報
がプロセッサから出力されるので、どちらのバスが使用
されるかは明らかと々るが、バス使用許可信号を返送す
るためには、どちらのバスが使用されるべきかが明らか
になる必要があるからである。

第４図のシステムに於て、プロセッサ１６が記憶領域３
２をアクセスする場合の動作は次のようになる。

脣ず、プロセッサ１６がバス使用要求信号線２０全○Ｎ
にすると、バス制御装置１７はバス２Ｂの状態にかかわ
りなり、ノクス２９の状態のみにより即ち、バス２９が
使用中でなければノくス使用許可信号線２４を○ＮＫ￥
る。プロセッサ１６は信号線２４がＯＮとなると、ノく
ス２９にアドレスを送出し、次にデータの送受信状態に
入る。即ち、第２図の期間Ｗの状態となり、信号ＤＴＡ
Ｋを待つ。

アドレス保持装置３３は、バス２９に送出されたアドレ
ス情報を、自分の内部のレジスタに格納しそのアドレス
が共有領域３２に対応するものである場合は、バス使用
要求線２１全ＯＮにし、ノ（ス使用許可信号線２５がＯ
Ｎとなるのを待つ。）くス制御装置１７は、バス使用要
求線２１がＯＮとなるとバス２８の状態を調べ、使用可
能であればノ（ス使用許可信号線２５　鋼０　Ｎとする
。・くス使用許可信号線２５がＯＮとなると、アドレス
保持装置３３はバス２８へアドレス出力用信号線３４を
経由して、内部のレジスタに格納されたアドレスを送出
する。バス２８におけるアドレスサイクルが終了すると
バス制御装置１アは信号線２６の）くス接続制御信号ｉ
ＯＮとし、バス２８とバス２９とが接続される。これに
よりプロセッサ１６から送出されていた信号ＤＴＳＤが
、記憶領域３２に伝達され、データの送受信が行なわれ
、記憶領域３２から信号ＤＴＡＫがプロセッサ１６に対
して返送され、転送シーケンスが終了する。

以上のように２本のバスが独立に動作可能なモード左、
両者全結合して使用するモードとが存在するシステムを
、第２図のような転送シーケンスにより構成する第２の
従来例においては、第４図に示すような複雑なアドレス
保持回路と、複雑な転送手順が必要であった。寸だ共有
領域、非共有領域の区別はアドレス保持回路により判断
されるためダイナミックな共有領域の変更には不便であ
った。これは次の点に起因するものである。即ち１　バ
ス使用許可信号をプロセッサが受信した後にプロセッサ
からアドレスが送出されるためバス使用要求が出力され
た段階では、プロセッサが必要とするバスの種別が不明
である。

２　共有領域と非共有領域の区別が物理アドレス、即ち
、バスに送出されたアドレスによりなされている。

発明の目的本発明は、複数のバスを持ち、それらが独立に動作する
モードと、それらのうち２つ以上のバスを接続して使用
されるモードとを持つシステムを第１に簡単なハードウ
ェアにより実現して高速なデータ転送を可能にし、第２
に自由な共有領域の変更を可能とするプロセッサ装置を
提供することを目的とする。

発明の構成本発明は、プロセッサとバス制御装置との間に複数のバ
ス使用要求信号線を設け、そ′れらのうちの少なくとも
一つの信号線を複数のバスのうちの所定の゛バスに対応
させるものであって、プロセッサはバス制御装置に対し
て、複数のバス使用要求線のうちいづれ全使用したかに
より、バス制御装置に対してバス使用要求の性質を通知
し、バス制御装置はその通知内容により、複数のバスの
接続または切断の制御を行なうものである。

実施例の説明以下に本発明の実施例を図面を用いて説明する。

第５図は本発明の詳細な説明する概念図であって、記憶
装置の共有状況の一例である。図中の３５．３６はプロ
セッサ、３７．３８はプロセッサ３５内部の３９，４０
はプロセッサ３６内部のセグメントレジスタ、４１．４
２は記憶装置、４３．４４．４５．４６は記憶装置４１
．４２内の論理空間であり、セグメントレジスタ３γ。

３Ｂ、３９．４０によりそれぞれの起点が指定さている
ものとする。セグメントレジスタ３７．４０は記憶装置
４１の、またセグメントレジスタ３８゜３９は記憶装置
４２内の起点アドレスをそれぞれ保持するものとする。

第５図の例では、論理空間４３と４６及び４４と４５の
重複部分がプロセッサ３５と３６との共有領域となる。

このように、プロセッサ内部に２つ以゛上の論理空間の
起点を示すセグメントレジスタを設け、それぞれを別々
のバスに接続された記憶装置に対応させると、各プロセ
ッサがどの論理空間を要求しているのかを使用要求信号
によって判断でき、またセグメントレジスタの保持する
値を変更するだけで論理空間を自由に移動することが可
能となるため、プロセッサ間の共有記憶領域を自由に設
定することができる。なお、４．７．４Ｂ、４９．ら○
は各論理空間４３．４４，４６．４６に対する信号線に
対応線である。

第６図は本発明のプロセッサ装置の一実施例を示す構成
図である。図中６１．６２はプロセッサ、５３はバス制
御装置、５４，６５，５６．６７はバス使用要求信号線
、５８，５９，６０，６１はバス使用要求信号線５４，
５５，５６．５７にそれぞ一対応したバス使用許可信号
線、６２はバス接続装置６３の開閉を制御する信号線、
６４．６６はそれぞれ独立に動作可能なバス、６６．６
７はプロセッサ５１．６２がアクセスする記憶装置、６
９．６９，７０．７１はセグメントレジスタであって、
第５図の３７．３８，３９．４０とそれぞれ対応する。

このように本実施例では、プロセッサ５１は、２本のバ
ス使用要求信号線５４と５５金持ち、また２本のバス使
用許可信号線５８゜５９とを持つ。プロセッサ５２につ
いても同様にそれぞれ２本づつ設けられている。プロセ
ッサ５１が記憶装置をアクセスする手順は次のようにな
る６・、１即ち、プロセッサ内で計算された論理アドレ
スはセグメントレジスタ６８″！、たは６９に保持され
ている値と加算され物理アドレスが生成される。プロセ
ッサ５１は、加算にセグメントレジスタ６８が使用され
た場合はバス使用要求信号線５５を、また加算にセグメ
ントレジスタ６９が使用された場合はバス使用要求信号
線５４’ｉＯＮとする。バス制御装置５３は、バス使用
要求信号線５６がＯＮとなった場合は、バス６４だけの
状態を調べ使用可能であればバス使用許可信号線５９を
ＯＮとする。またバス使用要求信号線６４がＯＮとなっ
た場合はバス６４と６５の両方を調べ、両方とも使用可
能であればバス使用許可信号線５８をＯＮとし、同時に
信号線６２をＯＮとすることにより、バス６４と６６と
を接続する。プロセッサ５１は−バス使用許可信号線５
９がＯＮとなった場合も、同線６８がＯＮとなった場合
も同様に、アドレスサイクルでは物理アドレスをバス６
４に出力し、記憶装置６６．６了とのデータの送受信を
行なう。

プロセッサ５２が記憶装置６６または６７をアクセスす
るときも同様である。

第６図のようなプロセッサ装置では、物理アドレスの生
成に使用されるセグメントレジスタの種別と、バス使用
要求信号線の種別が対応づけられているため、プロセッ
サ５１が物理アドレス全バス６４に送出する以前に、プ
ロセッサ５１がバス６４だけの使用権を必要とするのか
、またはバス６４と６５の双方の使用権を必要とするの
かを、バス制御装置６３を知ることができる。従って、
プロセッサがバスにアドレスを送出する以前に、バス６
４と６５とを結合すべきか否かを決定でき第４図に示す
アドレス保持回路３３は不要となる。

また、セグメントレジスタ６８〜７１の論理アドレスを
変更するだけで、プロセッサ間の共有記憶領域を、プロ
グラム実行中に必要に応じて変更することもできる。

以上の本発明の詳細な説明においては、バスは２本とし
、プロセッサ内のセグメントレジスタの個数及び、バス
使用要求信号線の本数も２として説明したが、独立して
動作するバスの個数が３以上であっても、本発明の方式
を適用することがきる。即ち、独立して動作するバスの
個数と同一個数のバス使用要求信号線を設けても良いし
、また、第１のバス使用要求信号線はそのプロセッサが
直接接続されているバスに対応させ、第２のバス使用要
求信号線を、その他のバスすべてに対応させても良い。

さらに、セグメントレジスタとバス使用要求信号線とを
対応させなくとも、バス使用要求信号線の少なくとも１
本がいずれかのバスに対応しているだけでもバス使用要
求信号線の種別によって、バス制御装置では複数のバス
間の接続を制御できる。

発明の詳細な説明したように本発明は、プロセッサからバス制御装
置に対して伝達されるバス使用要求のための信号線を複
数本設け、そのうちの少なくとも１本を所定゛のバスと
対応させることにより、複数個の独立に動作可能なバス
どうしの結合の制御を簡単に実現し、かつ高速なデータ
転送を可能にするものであり、これにより、プロセッサ
間の記憶装置の共有が簡単かつ自由にでき、マルチプロ
セッサシステムの簡単でかつ円滑な制御を行なうことが
できる。

【図面の簡単な説明】

第１図はプロセッサ装置の第１の従来例を示すブロック
図第２図はプロセッサがバスによりデータ転送を行なう
だめの信号の制御手順を説明する図、第３図はプロセッ
サ装置の第２の従来台１を示す概念図、第４図は第２図
の従来例の具体的な構成を示すブロック図、第５図は本
発明のプロセッサ装置の原理を示す概念図、第６図は本
発明のプロセッサ装置の一実施例を示す構成ブロック図
である。３５．３６，５１．６２・・・・・・プロセッサ、３７
，３８゜３９．４０，６Ｂ、６９，７０．７１・・・・
・・セグメントレジスタ、４１．４２，６６．６７・旧
・・記憶装置、４３，４４゜４５．４６・・・・・・論
理空間、６３・・・・・・バス制御装置、５４　、５５
　、５６　、５７・・・・・・バス使用要求信号線、５
８゜５９．６０．６１・・・・・・バス使用許可信号線
、６２・・・・・・信号線、６３・・・・・・バス接続
装置、６４．６５・旧・・バス。代理人の氏名　弁理士　中　尾　敏　男　はが１名第２
図第３図

Claims

【特許請求の範囲】

（１）複数の独立に動作可能なバスと、前記各バスに接
続された複数のプロセッサと、前記複数のバスの間の結
合を制御するバス制御装置と、前記各プロセッサと前記
バス制御装置との間を接続し、前記バスのいずれかの使
用要求信号を送出するための複数の信号線とを有し、前
記信号線の少なくとも１本を所定の前記バスと対応させ
たことを特徴とするプロセッサ装置。
（２）　　プロセッサが複数のセグメントレジスタを有
し、前記セグメントレジスタのうちの少なくとも１個が
所定の信号線に対応していることを特徴とする特許請求
の範囲第１項記載のプロセッサ装置。