JPH0434187B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は電子計算機等に用いられるプロセツサ
装置に関する。

従来例の構成と問題点 複数のプロセツサが同一のバスを使用するよう
なシステムでは、プロセツサがバスを使用する手
続きは一般に、バス使用権の確保の手続きと、ア
ドレス及びデータの転送手続きとの二段階に分け
られる。このようなバスに接続されている記憶装
置を複数のプロセツサが共通にアクセスするよう
なシステムとしては、従来同一のバスにすべての
プロセツサとすべての記憶装置とを接続する第１
の方法と、プロセツサと記憶装置とをバスで接続
したものを複数個用意し、一つのプロセツサが他
のバスに接続された記憶装置をアクセスするとき
のみ必要なバスどうしを接続する第２の方法とが
ある。第１の方法はバスの負荷が大きくなり、バ
スの転送速度によりプロセツサの処理速度が制限
されるという欠点があつた。また第２の方法は、
バス接続するために複雑なハードウエムと複雑な
手続きを必要とする欠点があつた。

第１図は、上記第１の方法によるシステムの構
成図である。図中の１は記憶装置、２はバス、
３，４はプロセツサ、５はバス制御装置、６，７
はプロセツサから出力されるバス使用要求信号
線、８，９はバス制御装置５から出力されるバス
使用許可信号線である。このシステムに於けるプ
ロセツサの記憶装置に対するアクセス動作は次の
ようになる。即ち、プロセツサ３または４は記憶
装置１との間のアドレス及びデータの転送に先だ
つて、信号線６または７により、バス使用要求を
バス制御装置５に対して送出し、信号線８または
９によりバス使用許可を受信するまで待つ。バス
制御装置５はバス使用要求を受信すると、バスが
使用中であるか否か、及び信号線６と７の間の優
先順位を調べ、その結果にもとづいて、バス使用
許可信号を信号線８または９のいづれか一方を経
て送出する。プロセツサ３または４はバス使用許
可信号を受信すると、バス２を経由して記憶装置
１との間でアドレス及びデータの転送を行なう。

第２図はプロセツサが記憶装置をアクセスする
際の信号の送受信の関係の一例を示すものであ
る。信号BSRQはバス使用要求信号であり、第１
図の信号線６または７を経由する信号に対応す
る。信号BSAVはバス使用許可信号であり、第
１図の信号線８または９を経由する信号に対応す
る。信号BUSn、ADSDは、それぞれアドレス及
びデータを示す信号、アドレスが有効であるタイ
ミングを示す信号であり、DTSD、DTAKは記
憶装置１のアクセス時間にプロセツサ３，４の動
作を同期させるための信号であつて、各信号は第
１図ではバス２を経由する信号としてまとめて表
示してある。プロセツサ３または４は、最初に信
号BSRQをONにし、信号BSAVがONとなるの
を待つ。信号BSAVがONとなると、信号BSRQ
をOFFとし信号BUSnとしてアドレスを送出し、
アドレスが有効であるタイミングを表示するスト
ローブパルス信号ADSDを送出する。次に信号
DTSDを送出するとともに、信号BUSnによりデ
ータの送受信を行なう。プロセツサ３または４は
信号DTSDをONにすると信号DTAKがONとな
るのを待つ。記憶装置１はデータのBUSnに対す
る入力または出力を完了すると信号DTAKをON
とし、信号DTAKがONとなるとプロセツサ３ま
たは４は信号DTSDをOFFにする。これにより
記憶装置１は信号DTAKをOFFにし、バス制御
装置５は転送動作が終了したことを知り、信号
BSAVをOFFとする。

このようなシステムでは、バス２をプロセツサ
３と４が同時に使用することはできない。また記
憶装置１のどの領域がアクセスされる場合にもバ
ス２は使用される。従つてプロセツサ３と４は互
いに相手がバス２を使用している間は、バス使用
権が得られず、プロセツサ３と４のバス使用要求
の頻度が高ければ高い程、バス使用権確保のため
の待ち時間が多くなる。このことはプロセツサの
処理速度を低下させる原因となる。

複数のプロセツサが記憶装置を共有して処理を
行なうシステムでは、一般に共有領域は記憶装置
の一部分である場合が多く、共有領域以外の領域
をプロセツサがアクセスする場合にも、バス使用
権の確保のために、多くの待ち時間を要すること
は不合理である。この点を解決するために、第３
図のように、１０，１１を記憶装置の非共有領域
とし、それぞれをプロセツサ１２と１３だけがア
クセスし、共有領域１４を両方のプロセツサがア
クセスする領域とし、１０と１１をプロセツサ１
２と１３がそれぞれ同時にアクセスできるように
した具体的なブロツクが第４図のシステムであ
り、第２の従来例である。

第４図の１５，１６はプロセツサ、１７はバス
制御装置である。信号線１８，１９，２０，２１
はバス使用要求信号線であり、信号線２２，２
３，２４，２５は、信号線１８，１９，２０，２
１にそれぞれ対応したバス使用許可信号線であ
る。信号線２６はバス接続装置２７の開閉を制御
する信号線であり、２８，２９はバスである。３
０，３１はプロセツサ１５，１６のみがそれぞれ
アクセスする記憶装置、３２は両方のプロセツサ
１５，１６からアクセスされる共有記憶領域であ
る。３３はアドレス保持回路であり、３４はアド
レス出力用の信号線である。

第４図のシステムではプロセツサ１６が記憶領
域３２をアクセスするときだけ両方のバスを接続
し、それ以外はバス接続装置２７を切断状態とな
るように制御すれば、プロセツサ１５と１６は記
憶装置３０と３１とをそれぞれ同時にアクセスす
ることができる。しかしプロセツサ１６が、共有
領域３２をアクセスするためには複雑な手続きと
アドレス保持回路３３とが必要となる。なぜなら
ばプロセツサ１６がバス使用要求信号をONにし
た時点で、バス制御装置１７にとつて、その要求
がバス２８の使用要求であるのか、バス２９の使
用要求であるかは不明であり、バス使用許可信号
を返送すれば、アドレス情報がプロセツサから出
力されるので、どちらのバスが使用されるかは明
らかとなるが、バス使用許可信号を返送するため
には、どちらのバスが使用されるべきかが明らか
になる必要があるからである。

第４図のシステムに於て、プロセツサ１６が記
憶領域３２をアクセスする場合の動作は次のよう
になる。

まず、プロセツサ１６がバス使用要求信号線２
０をONにすると、バス制御装置１７はバス２８
の状態にかかわりなく、バス２９の状態のみによ
り即ち、バス２９が使用中でなければバス使用許
可信号線２４をONにする。プロセツサ１６は信
号線２４がONとなると、バス２９にアドレスを
送出し、次にデータの送受信状態に入る。即ち、
第２図の期間Ｗの状態となり、信号DTAKを待
つ。アドレス保持装置３３は、バス２９に送出さ
れたアドレス情報を、自分の内部のレジスタに格
納しそのアドレスが共有領域３２に対応するもの
である場合は、バス使用要求線２１をONにし、
バス使用許可信号線２５がONとなるのを待つ。
バス制御装置１７は、バス使用要求線２１がON
となるとバス２８の状態を調べ、使用可能であれ
ばバス使用許可信号線２５をONとする。バス使
用許可信号線２５がONとなると、アドレス保持
装置３３はバス２８へアドレス出力用信号線３４
を経由して、内部のレジスタに格納されたアドレ
スを送出する。バス２８におけるアドレスサイク
ルが終了するとバス制御装置１７は信号線２６の
バス接続制御信号をONとし、バス２８とバス２
９とが接続される。これによりプロセツサ１６か
ら送出されていた信号DTSDが、記憶領域３２に
伝達され、データの送受信が行なわれ、記憶領域
３２から信号DTAKがプロセツサ１６に対して
返送され、転送シーケンスが終了する。

以上のように２本のバスが独立に動作可能なモ
ードと、両者を結合して使用するモードとが存在
するシステムを、第２図のような転送シーケンス
により構成する第２の従来例においては、第４図
に示すような複雑なアドレス保持回路と、複雑な
転送手順が必要であつた。また共有領域、非共有
領域の区別はアドレス保持回路により判断される
ためダイナミツクな共有領域の変更には不便であ
つた。これは次の点に起因するものである。即ち １ バス使用許可信号をプロセツサが受信した後
にプロセツサからアドレスが送出されるためバ
ス使用要求が出力された段階では、プロセツサ
が必要とするバスの種別が不明である。

２ 共有領域と非共有領域の区別が物理アドレ
又、即ち、バスに送出されたアドレスによりな
されている。

発明の目的 本発明は、複数のバスを持ち、それらが独立に
動作するモードと、それらのうち２つ以上のバス
を接続して使用されるモードとを持つシステムを
第１に簡単なハードウエアにより実現して高速な
データ転送を可能にし、第２に自由な共有領域の
変更を可能とするプロセツサ装置を提供すること
を目的とする。

発明の構成 本発明は、バスの切断、接続を行なうバス接続
装置と、 前記バス接続装置の切断状態により、互いに独
立したバスとなる第１、第２のバスと、 前記バス接続装置の切断状態により、前記第１
のバスに接続されている第１のメモリと、 前記バス接続装置の切断状態により、前記第２
のバスに接続されている第２のメモリと、 前記バス接続装置の切断状態により、前記第１
のバスを介して、前記第１のメモリに接続されて
いる第１のプロセツサと、 前記バス接続装置の切断状態により、前記第２
のバスを介して、前記第２のメモリに接続されて
いる第２のプロセツサと、 前記第１のプロセツサに設けられ、当該第１の
プロセツサが論理アドレスと加算することによ
り、前記第１、第２のメモリのそれぞれのアクセ
スすべき物理アドレスを生成するための起点アド
レスを保持している第１、第２のセグメントレジ
スタと、 前記第２のプロセツサに設けられ、当該第２の
プロセツサが論理アドレスと加算することによ
り、前記第１、第２のメモリのそれぞれのアクセ
スすべき物理アドレスを生成するための起点アド
レスを保持している第３、第４のセグメントレジ
スタと、 前記第１のプロセツサから第１のバス使用要求
信号線を介し前記第１のバスの使用要求信号が入
力されると、当該第１のバスの使用状況を調べ、
当該第１のバスが不使用中であることが判明する
と、前記第１のプロセツサに第１のバス使用許可
信号線を介し前記第１のバスの使用許可信号を与
え、前記第１のセグメントレジスタに保持されて
いる起点アドレスに基づく物理アドレスにより当
該第１のプロセツサに対して前記第１のメモリの
利用を開始させ、 一方、前記第１のプロセツサから第２のバス使
用要求信号線を介し前記第２のバスの使用要求信
号が入力されると、当該第１、第２のバスの双方
の使用状況を調べ、当該第１、第２のバスの双方
が不使用中であることが判明すると、前記第１の
プロセツサに第２のバス使用許可信号線を介し前
記第２のバスの使用許可信号を与えるとともに、
前記バス接続装置を制御して前記第１、第２のバ
スを互いに接続させ、前記第２のセグメントレジ
スタに保持されている起点アドレスに基づく物理
アドレスにより当該第１のプロセツサに対して前
記第２のメモリの利用を開始させ、 また、前記第２のプロセツサから第３のバス使
用要求信号線を介し前記第２のバスの使用要求信
号が入力されると、当該第２のバスの使用状況を
調べ、当該第２のバスが不使用中であることが判
明すると、前記第２のプロセツサに第３のバス使
用許可信号線を介し前記第２のバスの使用許可信
号を与え、前記第３のセグメントレジスタに保持
されている起点アドレスに基づく物理アドレスに
より当該第２のプロセツサに対して前記第２のメ
モリの利用を開始させ、 一方、前記第２のプロセツサから第４のバス使
用要求信号線を介し前記第１のバスの使用要求信
号が入力されると、当該第１、第２のバスの双方
の使用状況を調べ、当該第１、第２のバスの双方
が不使用中であることが判明すると、前記第２の
プロセツサに第４のバス使用許可信号線を介し前
記第１のバスの使用許可信号を与えるとともに、
前記バス接続装置を制御して前記第１、第２のバ
スを互いに接続させ、前記第４のセグメントレジ
スタに保持されている起点アドレスに基づく物理
アドレスにより当該第２のプロセツサに対して前
記第１のメモリの利用を開始させるバス制御装置
とを設けたものである。

実施例の説明 以下に本発明の実施例を図面を用いて説明す
る。

第５図は本発明の原理を説明する概念図であつ
て、記憶装置の共有状況の一例である。図中の３
５，３６はプロセツサ、３７，３８はプロセツサ
３５内部の、３９，４０はプロセツサ３６内部の
セグメントレジスタ、４１，４２は記憶装置、４
３，４４，４５，４６は記憶装置４１，４２内の
論理空間であり、セグメントレジスタ３７，３
８，３９，４０によりそれぞれの起点が指定さて
いるものとする。セグメントレジスタ３７，４０
は記憶装置４１の、またセグメントレジスタ３
８，３９は記憶装置４２内の起点アドレスをそれ
ぞれ保持するものとする。第５図の例では、論理
空間４３と４６及び４４と４５の重複部分がプロ
セツサ３５と３６との共有領域となる。このよう
に、プロセツサ内部に２つ以上の論理空間の起点
を示すセグメントレジスタを設け、それぞれを
別々のバスに接続された記憶装置に対応させる
と、各プロセツサがどの理論空間を要求している
のかを使用要求信号によつて判断でき、またセグ
メントレジスタの保持する値を変更するだけで論
理空間を自由に移動することが可能となるため、
プロセツサ間の共有記憶領域を自由に設定するこ
とができる。なお、４７，４８，４９，５０は各
論理空間４３，４４，４５，４６に対する信号線
に対応する対応線である。

第６図は本発明のプロセツサ装置の一実施例を
示す構成図である。図中５１，５２はプロセツ
サ、５３はバス制御装置、５４，５５，５６，５
７はバス使用要求信号線、５８，５９，６０，６
１はバス使用要求信号線５４，５５，５６，５７
にそれぞれ対応したバス使用許可信号線、６２は
バス接続装置６３の開閉を制御する信号線、６
４，６５はそれぞれ独立に動作可能なバス、６
６，６７はプロセツサ５１，５２がアクセスする
記憶装置、６８，６９，７０，７１はセグメント
レジスタであつて、第５図の３７，３８，３９，
４０とそれぞれ対応する。このように本実施例で
は、プロセツサ５１は、２本のバス使用要求信号
線５４と５５を持ち、また２本のバス使用許可信
号線５８，５９とを持つ。プロセツサ５２につい
ても同様にそれぞれ２本づつ設けられている。プ
ロセツサ５１が記憶装置をアクセスする手順は次
のようになる。即ち、プロセツサ内で計算された
論理アドレスはセグメントレジスタ６８または６
９に保持されている値と加算され物理アドレスが
生成される。プロセツサ５１は、加算にセグメン
トレジスタ６８が使用された場合はバス使用要求
信号線５５を、また加算にセグメントレジスタ６
９が使用された場合はバス使用要求信号線５４を
ONとする。バス制御装置５３は、バス使用要求
信号線５５がONとなつた場合は、バス６４だけ
の状態を調べ使用可能であればバス使用許可信号
線５９をONとする。またバス使用要求信号線５
４がONとなつた場合はバス６４と６５の両方を
調べ、両方とも使用可能であればバス使用許可信
号線５８をONとし、同時に信号線６２をONと
することにより、バス６４と６５とを接続する。
プロセツサ５１はバス使用許可信号線５９がON
となつた場合も、同線５８がONとなつた場合も
同様に、アドレスサイクルでは物理アドレスをバ
ス６４に出力し、記憶装置６６，６７とのデータ
の送受信を行なう。プロセツサ５２が記憶装置６
６または６７をアクセスするときも同様である。

第６図のようなプロセツサ装置では、物理アド
レスの生成に使用されるセグメントレジスタの種
別と、バス使用要求信号線の種別が対応づけられ
ているため、プロセツサ５１が物理アドレスをバ
ス６４に送出する以前に、プロセツサ５１がバス
６４だけの使用権を必要とするのか、またはバス
６４と６５の双方の使用権を必要とするのかを、
バス制御装置５３を知ることができる。従つて、
プロセツサがバスにアドレスを送出する以前に、
バス６４と６５とを結合すべきか否かを決定でき
第４図に示すアドレス保持回路３３は不要とな
る。また、セグメントレジスタ６８〜７１の論理
アドレスを変更するだけで、プロセツサ間の共有
記憶領域を、プログラム実行中に必要に応じて変
更することもできる。

以上の本発明の実施例の説明においては、バス
は２本とし、プロセツサ内のセグメントレジスタ
の個数及び、バス使用要求信号線の本数も２とし
て説明したが、独立して動作するバスの個数が３
以上であつても、本発明の方式を適用することが
きる。即ち、独立して動作するバスの個数と同一
個数のバス使用要求信号線を設けても良いし、ま
た、第１のバス使用要求信号線はそのプロセツサ
が直接接続されているバスに対応させ、第２のバ
ス使用要求信号線を、その他のバスすべてに対応
させても良い。さらに、セグメントレジスタとバ
ス使用要求信号線とを対応させなくとも、バス使
用要求信号線の少なくとも１本がいずれかのバス
に対応しているだけでもバス使用要求信号線の種
別によつて、バス制御装置では複数のバス間の接
続を制御できる。また、バス接続装置は必ずしも
外付けする必要はなく、各プロセツサの内部にそ
のバス接続機能を持たせてもよい。

発明の効果 本発明は以上のように、複数個の独立に動作可
能なバスどうしの結合の制御を簡単に実現し、か
つ高速なデータ転送を可能にするものであり、こ
れにより、プロセツサ間の記憶装置の共有が簡単
かつ自由にでき、マルチプロセツサシステムの簡
単でかつ円滑な制御を行なうことができる。

【図面の簡単な説明】

第１図はプロセツサ装置の第１の従来例を示す
ブロツク図、第２図はプロセツサがバスによりデ
ータ転送を行なうための信号の制御手順を説明す
る図、第３図はプロセツサ装置の第２の従来例を
示す概念図、第４図は第２図の従来例の具体的な
構成を示すブロツク図、第５図は本発明のプロセ
ツサ装置の原理を示す概念図、第６図は本発明の
プロセツサ装置の一実施例を示す構成ブロツク図
である。 ３５，３６，５１，５２……プロセツサ、３
７，３８，３９，４０，６８，６９，７０，７１
……セグメントレジスタ、４１，４２，６６，６
７……記憶装置、４３，４４，４５，４６……論
理空間、５３……バス制御装置、５４，５５，５
６，５７……バス使用要求信号線、５８，５９，
６０，６１……バス使用許可信号線、６２……信
号線、６３……バス接続装置、６４，６５……バ
ス。

Claims (1)

1. 【特許請求の範囲】 １ バスの切断、接続を行なうバス接続装置と、 前記バス接続装置の切断状態により、互いに独
   立したバスとなる第１、第２のバスと、 前記バス接続装置の切断状態により、前記第１
   のバスに接続されている第１のメモリと、 前記バス接続装置の切断状態により、前記第２
   のバスに接続されている第２のメモリと、 前記バス接続装置の切断状態により、前記第１
   のバスを介して、前記第１のメモリに接続されて
   いる第１のプロセツサと、 前記バス接続装置の切断状態により、前記第２
   のバスを介して、前記第２のメモリに接続されて
   いる第２のプロセツサと、 前記第１のプロセツサに設けられ、当該第１の
   プロセツサが論理アドレスと加算することによ
   り、前記第１、第２のメモリのそれぞれのアクセ
   スすべき物理アドレスを生成するための起点アド
   レスを保持している第１、第２のセグメントレジ
   スタと、 前記第２のプロセツサに設けられ、当該第２の
   プロセツサが論理アドレスと加算することによ
   り、前記第１、第２のメモリのそれぞれのアクセ
   スすべき物理アドレスを生成するための起点アド
   レスを保持している第３、第４のセグメントレジ
   スタと、 前記第１のプロセツサから第１のバス使用要求
   信号線を介し前記第１のバスの使用要求信号が入
   力されると、当該第１のバスの使用状況を調べ、
   当該第１のバスが不使用中であることが判明する
   と、前記第１のプロセツサに第１のバス使用許可
   信号線を介し前記第１のバスの使用許可信号を与
   え、前記第１のセグメントレジスタに保持されて
   いる起点アドレスに基づく物理アドレスにより当
   該第１のプロセツサに対して前記第１のメモリの
   利用を開始させ、 一方、前記第１のプロセツサから第２のバス使
   用要求信号線を介し前記第２のバスの使用要求信
   号が入力されると、当該第１、第２のバスの双方
   の使用状況を調べ、当該第１、第２のバスの双方
   が不使用中であることが判明すると、前記第１の
   プロセツサに第２のバス使用許可信号線を介し前
   記第２のバスの使用許可信号を与えるとともに、
   前記バス接続装置を制御して前記第１、第２のバ
   スを互いに接続させ、前記第２のセグメントレジ
   スタに保持されている起点アドレスに基づく物理
   アドレスにより当該第１のプロセツサに対して前
   記第２のメモリの利用を開始させ、 また、前記第２のプロセツサから第３のバス使
   用要求信号線を介し前記第２のバスの使用要求信
   号が入力されると、当該第２のバスの使用状況を
   調べ、当該第２のバスが不使用中であることが判
   明すると、前記第２のプロセツサに第３のバス使
   用許可信号線を介し前記第２のバスの使用許可信
   号を与え、前記第３のセグメントレジスタに保持
   されている起点アドレスに基づく物理アドレスに
   より当該第２のプロセツサに対して前記第２のメ
   モリの利用を開始させ、 一方、前記第２のプロセツサから第４のバス使
   用要求信号線を介し前記第１のバスの使用要求信
   号が入力されると、当該第１、第２のバスの双方
   の使用状況を調べ、当該第１、第２のバスの双方
   が不使用中であることが判明すると、前記第２の
   プロセツサに第４のバス使用許可信号線を介し前
   記第１のバスの使用許可信号を与えるとともに、
   前記バス接続装置を制御して前記第１、第２のバ
   スを互いに接続させ、前記第４のセグメントレジ
   スタに保持されている起点アドレスに基づく物理
   アドレスにより当該第２のプロセツサに対して前
   記第１のメモリの利用を開始させるバス制御装置
   とを具備したプロセツサ装置。