JP2667817B2

JP2667817B2 - グラフィック処理装置及びそれを用いた情報処理システム

Info

Publication number: JP2667817B2
Application number: JP61236148A
Authority: JP
Inventors: 晃洋桂; 松尾　　茂; 潤佐藤; 崇曽根
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-10-06
Filing date: 1986-10-06
Publication date: 1997-10-27
Anticipated expiration: 2012-10-27
Also published as: JPS6391787A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は文字や図形を表示，印字等するグラフイツク
処理装置に係り、特にフレームバツフア上だけでなくシ
ステムメモリ（メインメモリ）上にも高速に描画処理を
実行し得るグラフイツク処理装置に関する。〔従来の技術〕ラスタスキヤン方式でCRTに文字や図形を表示する方
法として表示装置の各画素に対応する情報を記憶するメ
モリ（ビツトマツプメモリ）を持つ方式（ビツトマツプ
方式と呼ぶ）がある。また、このビツトマツプメモリを
持つ方式はプリンタへの出力を制御する場合にも用いら
れている。従来、このビツトマツプメモリに文字や図形
データを発生する処理を主としてリフトウエアで行つて
いたが、扱うデータ量が多いため低速であるという問題
があつた。一方、特にグラフイツク図形発生を高速に行
う分野では専用のハードーウエアを用いる方法も一部用
いられているが高価になるのが難点である。これに対し、文字や図形データの発生機能をLSIに内
蔵することが行われるようになつてきており、例えば公
知の文献としては、「御法川和夫ほか『座標で描画位置
を指定でき、塗りつぶしやコピーなど豊富なコマンドを
持つCRTコントローラ』日経エレクトロニクス1984年５
月21日号,pp.221〜254」である。このLSIを用いれば比
較的低いコストでグラフイツク処理を大幅に高速化でき
る。〔発明が解決しようとする問題点〕前述の文献によると、フレーム・バツフアに対しては
高速に描画実行できるが、CPUに接続されたシステムメ
モリへの描画実行は行なえない。つまり、画像プロセッサ（CRTコントローラ）がシス
テムのアドレスバスに接続されていないので、画像プロ
セッサからメインメモリのアドレスを出力することがで
きず、メインメモリを直接アクセスすることができな
い。また、CPU（プロセッサ）がフレームバッファに直
接アドレスを出力する構成になっていない、つまり、CP
Uに接続されるシステムバスのデータバスだけが画像プ
ロセッサに接続された構成であるので、CPUがフレーム
バッファを直接アクセスすることはできない。例えば、
他の出力手段、例えばプリンタの制御回路はシステムバ
スに接続される場合が多く、この場合プリント出力用の
バツフアはシステムメモリ上に確保される。しかるに、
図形データをプリント出力しようとした場合、前述のCR
Tコントローラでは描画実行できないため、ソフトウエ
アで描画実行しているのが現状である。このため、CRT
画面に表示する図形データの描画は高速であるが、プリ
ント出力する図形データの描画が低速であるという問題
があつた。一方、処理性能を向上する手段としてカラープレーン
単位にフレーム・バツフアを分割し複数のグラフイツク
・プロセツサを用いて並列処理することが考えられる。
前述の文献のCRTコントローラの方式では同一の基本情
報（例えば文字のフオント・データ）を複数のプレーン
にコピー処理を行なうためには、その基本情報は各プレ
ーンに対応するフレーム・バツフア上にあらかじめ記憶
しておく必要がある。すなわち、同一の情報を複数メモ
リ上に配置するためにメモリ効率が悪いという問題があ
つた。以上のように、従来技術では、システムメモリ上への
描画が低速になるのに加え、フレーム・バツフアをカラ
ープレーン単位に分割して複数のプロセツサで並列処理
する場合に文字フオントのような同一の基本情報を複数
持たねばならないという問題がある。本発明の目的は、画像プロセッサがメインメモリのア
ドレスを画像バスに出力して、メインメモリをアクセス
することができるグラフィック処理装置を提供すること
にある。〔課題を解決するための手段〕上記目的を達成するために本発明は、命令及びデータ
を保持するメインメモリと、この命令に基づいて上記デ
ータを処理するプロセッサと、メインメモリとプロセッ
サとの間に接続され、命令またはデータを転送するシス
テムデータバスと、メインメモリをアクセスするための
アドレスを転送するシステムアドレスバスとを有するシ
ステムバスと、画像データを保持する画像メモリと、シ
ステムデータバスに接続され、プロセッサからの画像処
理に関する命令を受け、画像メモリをアクセスし、画像
処理に関する命令に従って、画像データを処理する描画
プロセッサと、画像メモリに保持された画像データを表
示する表示プロセッサと、システムバスを用いるための
システムバス要求信号を生成するバス制御回路とを有す
る画像プロセッサと、画像メモリと画像プロセッサとの
間に接続され、画像データを転送する画像データバス
と、画像データをアクセスするために画像メモリの画像
メモリアドレスを転送する画像アドレスバスとを有する
画像バスと、画像プロセッサのバス制御回路からのシス
テムバス要求信号に応じて、システムバスと画像バスと
を接続するバススイッチとを有することを特徴とする。また上記目的を達成するために本発明は、命令及びデ
ータを保持するメインメモリと、命令に基づいてデータ
を処理するプロセッサと、メインメモリとプロセッサと
の間に接続され、命令またはデータを転送するシステム
データバスと、メインメモリをアクセスするためのアド
レスを転送するシステムアドレスバスとを有するシステ
ムバスと、画像データを保持する画像メモリと、システ
ムデータバスに接続され、プロセッサからの画像処理に
関する命令を受け、画像メモリをアクセスし、画像処理
に関する命令に従って、画像データを処理する描画プロ
セッサと、画像メモリに保持された画像データを表示す
る表示プロセッサと、システムバスを用いるためのシス
テムバス要求信号を生成するバス制御回路とを有する画
像プロセッサと、画像メモリと画像プロセッサとの間に
接続され、画像データを転送する画像データバスと、画
像データをアクセスするために画像メモリの画像メモリ
アドレスを転送する画像アドレスバスとを有する画像バ
スと、画像プロセッサの上記バス制御回路からのシステ
ムバス要求信号に応じて、システムバスと画像バスとを
接続すると共に、メインメモリのサイクルタイムと画像
プロセッサのサイクルタイムに基づいて、画像プロセッ
サが再度メインメモリにアクセスするための再実行信号
を出力するバススイッチとを有することを特徴とする。〔作用〕上記特徴によると、これまで画像プロセッサがメイン
メモリのアドレスを出して、メインメモリをアクセスす
ることができなかったのが、画像プロセッサからメイン
メモリのアドレスを画像がバス上に出力し、バススイッ
チを介してシステムバス上にメインメモリのアドレスを
出力できるので、メインメモリを直接アクセスすること
ができる。そのため、メインメモリのアドレスを出して
データをアクセスできるので、高速なアクセスになる。〔実施例〕以下図面に基づいて本発明の好適な実施例を詳細に説
明する。第１図は本発明を実施したグラフイツク表示装置の全
体構成概要の一例を示す。第２のプロセツサ手段となる
図形処理装置（GDP）10、第１のプロセツサ手段となる
中央処理装置（CPU）11、第１の記憶手段となるメイン
メモリ12、直接メモリアクセスコントローラ（DMAC）1
3、第２の記憶手段となるフレームバツフア14、並直列
変回路15、出力手段となる表示装置（CRT）16、アドレ
スコーダ17、バス接続制御手段となるバススイツチ20、
から成る。尚、中央処理装置11に接続されたシステムバ
スには、図示しないが、他の表示装置や印刷装置等の他
の入出力手段を接続してメインメモリ12の画素情報を用
いて表示，印刷等の他の入出力をすることが可能であ
る。中央装置装置11はメインメモリ12に記憶されたプログ
ラムまたは、図示しない他の外部装置から転送されるプ
ログラムを実行処理しシステム全体を管理制御する。直
接メモリアクセスコントローラ13は、メインメモリ12と
図形処理装置10とフレームバツフア14あるは他の入出力
装置（図示しない）との間の直接メモリアクセスを制御
する。図形処理装置10は中央処理装置11あるいはメイン
メモリ12から転送されるコマンドとパラメータ情報を中
央処理装置11に接続されたデータバスより受け取り、あ
らかじめ定められた処理手順に従つて、フレームバツフ
ア14あるいはメインメモリ12をフレームバツフア14に接
続されたアドレス／データバスよりアクセスし文字や図
形データを発生する。図形処理装置10はコマンド，パラ
メータ情報をフレームバツフア14からも読み出すことが
できる。また図形装置装置10は、表示装置16を制御する
同期タイミング信号の発生及び所定のタイミングに同期
してフレームバツフア14から順次表示すべき情報を読み
出すための制御を司つている。また、図形処理装置10
は、中央装置装置11あるいは直接メモリアクセスコント
ローラ13とフレームバツフアとの間の直接メモリアクセ
スを制御するためのバススイツチ20を制御する信号の発
生及び図形処理装置10がメインメモリ12をアクセスし文
字や図形を発生するための制御信号の発生を行う。アド
レスデコーダ17は中央処理装置11に接続されたアドレス
バスのアドレスをデコードし、バススイツチ20にフレー
ムバツフアバス要求信号を発生する。バススイツチ20
は、フレームバツフア14のアドレスを、図形処理装置10
あるいは中央処理装置11に接続されたアドレスバスのい
ずれから供給するかを切り換える。あるいはバススイツ
チ20は、メインメモリ12のアドレスを中央処理装置11に
接続されたアドレスバスあるいは図形処理装置10のアド
レスのいずれから供給するかをも切り換える。すなわ
ち、バススイツチ20は双方向スイツチとしての機能を有
し、図形処理装置10からの制御信号により制御される。第２図、第３図、第４図にその他の構成例を示す。こ
れらの構成はCRT、液晶ディスプレイ、ELディスプレ
イ、プラズマディスプレイ、ECDデイスプレイ等の表示
装置のほか感熱プリンタ，液晶プリンタ,LEDプリンタ，
レーザ・ビーム・プリンタなどの印刷装置にも適用でき
るもので、その場合には表示装置16に相当する部分が印
刷装置となる。第２図は中央処理装置11に接続されたバスとフレーム
バッファ14に接続されたバスを分離したグラフィック表
示装置の構成例である。図形処理装置（GDP）10、中央処理装置（CPU）11、メ
インメモリ12、直接メモリアクセスコントローラ（DMA
C）13、フレームバツフア14、並直列変換回路15、表示
装置（CTR）16、から成る。この構成は小型装置向きの簡潔な構成である。第３図は、フレームバツフア14のアドレスを図形処理
装置10あるいは中央処理装置11に接続されたアドレスバ
スのいずれから供給するかを切り換えるバススイツチ21
を有するグラフイツク表示装置の構成例である。図形処理装置（GDP）10、中央処理装置（CPU）11、メ
インメモリ12、直接メモリアクセスコントローラ（DMA
C）13、フレームバツフア14、並直列変換回路15、表示
装置（CTR）16、アドレスデコーダ17、バススイツチ21
から成る。第１図あるいは第３図の構成例では、中央処理装置11
のアドレス領域の１部に割り付け、アドレスデコーダ17
によるデコードによりフレームバツフア14のバス権の要
求信号を発生し、図形処理装置10を介さないで中央処理
装置11あるいは直接メモリアクセスコントローラ13とフ
レームバツフア14との間でデータ転送を行う。この結
果、中央処理装置11から任意にフレームバツフア14をア
クセスできるという効果がある。第４図は、メインメモリ12のアドレスを中央処理装置
11に接続されたアドレスバスあるいは図形処理装置10の
アドレスのいずれから供給するかを切り換えるバススイ
ツチ22を有するグラフイツク表示装置の構成例である。図形処理装置（GDP）10、中央処理装置（CPU）11、メ
インメモリ12、直接メモリアクセスコントローラ（DMA
C）13、フレームバツフア14、並直列変換回路15、表示
装置（CRT）16、バススイツチ22から成る。第１図あるいは第４図の構成例では、文字フオントを
メインメモリ12の領域に配置して、図形処理装置10はビ
ツトマツプ文字カラー展開処理を行うことができる。ま
た、２値情報あるいは多値情報で構成されるパターン情
報をメインメモリ12の領域に配置して、図形処理装置10
はパターン展開処理を実行する。あるいは、メインメモ
リ12とフレームバツフア14との間でビツトマツプのコピ
ーを行うことができる。これは、メモリ幅あるいは１画
素あたりのビツト構成数が異なるビツトマツプ間におい
てもコピー処理を行うことができる。以下に中央処理装置11がフレームバツフア14を図形処
理装置10を介さないで直接アクセスする場合の制御例の
詳細を説明する。ただし、フレームバツフア14を直接ア
クセスできるのは、中央処理装置11だけではなく、中央
処理装置11のアドレスおよびデータバスに接続されてい
る、直接メモリアクセスコントローラ13等、データ転送
機能を有する半導体装置全部に本方式は適用できる。第５図に、中央処理装置11がバススイツチ20あるいは
バススイツチ21を介してフレームバツフア14をアクセス
する場合のシーケンスを示す。アドレスデコーダ17は、
中央処理装置11に接続されているアドレスバスのアドレ
スをデコードし、バススイツチ20あるいはバススイツチ
21にフレームバツフア14のバス権を要求する信号をアサ
ートする。バススイツチ20あるいはバススイツチ21はバ
ス権の要求信号を受けて図形処理装置10に対して停止信
号HALTをアサートする。図形処理装置10は、フレームバ
ツフア14に対して、描画，表示，リフレツシユ制御およ
びアトリビユート出力を実行するが、HALT入力に対する
優先度をあらかじめ独立に設定でき、HALTに対して停止
しない期間を示すBUSY信号を外部にアサートする。BUSY
期間外HALT入力に対し図形処理装置10は内部動作を停止
し、アドレスバスおよびデータバスはトライステートに
する。バススイツチ20あるいはバススイツチ21はBUSY期
間外システムバスとフレームバツフアバスを接続し、中
央処理装置11はフレームバツフア14をアクセスすること
ができる。アクセスを実行すると、バススイツチ20ある
いはバススイツチ21はACK信号を中央処理装置に入力
し、一連の動作は完結する。以上は図形処理装置10が一個の場合の動作であるが、
図形処理装置10が複数個あるいは機能の異なる他の図形
処理装置を同一フレームバツフアバスに接続した場合に
対し、図形処理装置は描画要求信号DRREQを出力し、バ
スアービトレーシヨンを可能にしている。第６図に、図形処理装置10がバススイツチ20あるいは
バススイツチ22を介してメインメモリ12をアクセスする
場合のシーケンスの一例を示す。図形処理装置10に対して、あらかじめコマンドMMA（M
ain Memory Access Mode）をセツトしておくと図形処理
装置10の有するアドレス空間の上位256Mバイト（全体で
512Mバイト）のアドレスをメインメモリ12空間として割
り付けることができる。この場合、図形処理装置10はシ
ステムバス要求信号BREQをアサートする。バス要求信号
を受けたバススイツチ20あるいはバススイツチ22は、中
央処理装置11（ここではモトローラ社のCPUを仮定）に
対しBR信号をアサートする。同時に、図形処理装置10に
対してはHALTを入力し、描画プロセツサを停止させてお
く。バススイツチ20あるいはバススイツチ22は、中央処
理装置11からBG信号を受け付ると、システムバスが開放
れれるのを確認し、中央処理装置11に対してBGACKをア
サートする。同時に、図形処理装置10に対してHALTをネ
ゲートし、システムバスのアクセスを許可する。図形処
理装置10は描画期間に入るとHOLD信号を出力し、システ
ムバスへのアクセス実行期間を示す。バススイツチ20あ
るいはバススイツチ22はHOLD期間メインメモリ12に対す
るアクセスを実行する。メインメモリ12に対して１サイクルで描画が終了しな
い場合、バススイツチ20あるいはバススイツチ22は図形
処理装置に対してRETRY信号をアサートし、再度描画実
行させることができる。第７図は複数個の図形処理装置10を用いて構成したグ
ラフイツク表示装置の一例を示す。ｎ個（ｎ≧２）の図
形処理装置10−1,10−2,……10−ｎ、中央処理装置11、
メインメモリ12、直接メモリアクセスコントローラ13、
ｎ個に分割されたフレームバツフア14−1,14−2,……14
−ｎ、ｎ個の並直列変換回路15−1,15−2,……15−ｎ、
表示装置CRT（図示しない）、ｎ個のバススイツチ20−
1,20−2,……20−ｎからなる。第７図の実施例は、１画素のデータが複数ビツトで表
現される場合（多色や多階調）に、フレームバツフア14
をカラープレーン単位に分割し、複数の図形処理装置10
を配置して並列処理を可能ならしめるもののである。各
図形処理装置10−1,10−2,……10−ｎはバススイツチ20
−1,20−2,……20−ｎの効果によつて、メインメモリ12
をアクセスすることができる。したがつて文字フオント
のような共通に用いる基本情報はメインメモリ12上に置
くことができ、メモリ効率を向上できる。さらに、文字
フオントを各フレームバツフア14−1,14−2,……14−ｎ
に展開するような共通の処理を行う場合には、EXEC信号
を用いてコマンド処理の同期をとることができ、メイン
メモリ12から読出したデータを各図形処理装置10−1,10
−2,……10−ｎで同時に取込むことができる。この結
果、同一データの読出しが１回で済み、処理効率を向上
できる。次に図形処理装置（GDP）の内部構成について詳しく
説明する。第８図は図形装置装置10の内部構成を示し、描画プロ
セツサ101、表示プロセツサ102、タイミングプロセツサ
103、CPUインタフエース106、割込み制御回路105、DMA
制御回路104、デイスプレイインタフエース108、及びバ
ス制御回路107から成る。描画プロセツサ101は、線や面
等の図形発生やCPUと表示用メモリ間のデータ転送等を
制御するもので、描画アドレレスを出力し表示用メモリ
の読み書きを行う。表示プロセツサ102はラスタ走査に
従つて順次表示される表示用のメモリの表示アドレスを
出力する。タイミングプロセツサ103は、CRTの同期信号
や表示タイミングや表示と描画の切り替え信号等の各種
タイミング信号を発生する。CPUインタフエース106は、
CPUデータバスと図形装置装置10間の同期化等中央処理
装置（CPU）11とのインタフエースを司る。割込み制御
回路105はCPUに対するを割込み要求信号（▲▼）
を発生する。直接メモリアクセス（以下DMAと呼び）制
御回路104はDMAコントローラ（以下DMACと呼ぶ）13に対
する制御信号のやりとりを制御する。デイスプレイイン
タフエース108は、表示と描画のアドレス切り替え制御
等表示用メモリ及びデイスプレイ装置とのインタフエー
スを司る。バス制御回路107は、フレームバツフア用の
バスのアクセス権を制御するもので、外部から要求され
る信号に対しバスの使用を許可するかどうかを制御す
る。この図形処理装置10では、描画，表示，タイミング
の３プロセツサが機能分散して並列動作することによ
り、処理効率を向上している。次に、図形処理装置10の各入出力端子の機能について
詳細に説明する。（１）双方向性データバス（D0〜D15:入出力）システムバスと図形処理装置10間のデータ転送に使用
する入出力信号である。この端子はスリーステートバツ
フアになつており、中央処理装置11側から図形処理装置
10の内部レジスタをリードするとき以外はハイインピー
ダンス状態になつている。（２）リセツト（▲▼：入力）外部から図形処理装置10の内部状態をリセツトするた
めの入力信号である。この端子に“Low"レベル信号が入
力されると、内部の状態がリセツトされ、表示、描画動
作が停止する。（３）リード／ライト（R/W:入力）中央処理装置11側のシステムバスと図形処理装置10間
のデータ転送の方向を制御する入力信号である。“Hig
h"レベルのときリード（図形処理装置10から中央処理装
置11側へのデータ転送）、“Low"レベルのときライト
（中央処理装置11側から図形装置装置10へのデータ転
送、となる。ただしDMA転送モーデのときは“High"レベ
ルでメインメモリ側から図形処理装置10への転送、“Lo
w"レベルのときGDP10からメインメモリ12側への転送と
なる。（４）チツプセレクト（▲▼：入力）中央処理装置11が図形処理装置10に対してアクセスす
る場合の選択入力である。すなわち、▲▼に“Low"
レベルを入力したときのみ、図形処理装置10の内部レジ
スタに対しリード／ライトを実行できる。（５）レジスタセレクト（RS1〜2:入力）図形処理装置10の内部レジスタを選択する入力信号で
ある。RS1,RS2が共に“Low"のときは、書込み時はアド
レスレジスタが、読出し時はステータスレジスタが選択
される。RS1が“Low"、RS2が“High"のときはFIFOが選
択され、RS1＝“High"、RS2＝“Low"のときはアドレス
レジスタの指定する制御レジスタが選択される。（６）データ転送アクノリツジ（▲▼：出
力）データ転送の完了を示す出力信号である。非同期のバ
スとインタフエースする場合に、この信号を用いてデー
タ転送を制御する。（７）割込み要求（▲▼：出力）中央処理装置11に対してコマンド終了、未定義コマン
ド検出等を知らせる割込み要求の出力信号である。この
端子はオープンドレイン出力となつており、他のデバイ
スからの割込み要求出力とワイヤードORをとることがで
きる。（８）DMA転送要求（▲▼：出力） DMA転送モーデでデータ転送を行うとき、DMAコントロ
ーラ13に対してデータ転送要求を行うための出力信号で
ある。DMA転送の方式としては、サイクルスチールとバ
ーストモードの２通りが選択できる。（９）DMA転送アクノリツジ（▲▼：入力） ▲▼信号に対するDMAコントローラ13からの
応答入力である。この端子に“Low"レベルが入力された
ときにデータのアクセスが行なわれる。（10）水平同期／外部水平同期（▲▼／▲
▼：入出力）この端子が出力に設定されているときは、CRTデイス
プレイ装置16の水平同期信号を出力する。入力に設定さ
れているとはTV等の外部装置から水平同期信号を入力
し、内部の水平同期動作はこの入力信号に同期する。（11）垂直同期（▲▼：出力） CRTデイスプレイ装置16に垂直同期をかけるための出
力信号である。（12）垂直外部同期（▲▼：入出力）複数個の図形処理装置10−1,10−2,……10−ｎの並列
動作、または他の外部機器との同期動作を行なうための
入出力信号である。マスタモードの場合はこの端子は出
力となり、スレーブモードのときは入力となる。ノンイ
ンタレース時には、▲▼と同一信号、インタ
レースモードでは奇数フイールドのみの▲▼
を分離した信号を用いて同期動作を実行する。（13）表示タイミング1/2（▲▼，▲
▼：出力）画面の表示タイミングを示す出力信号である。 ▲▼はベース画面として設定された各図面
の表示期間のORをとつた信号出力である。 ▲▼はスーパインポーズ画面の表示期間を
示す信号を出力する。（14）カーソル表示（▲▼：出力） CRTデイスプレイ装置16の画面にカーソルを表示する
ための出力信号である。カーソル定義レジスタを制御す
ることにより、グラフイツク・カーソルまたはクロスヘ
アカーソルのいずれかを選択できる。（15）メモリデータ（MD0〜31:入出力）図形処理装置10とフレームバツフア14との間のデータ
転送を行う32ビツトの入出力端子である。また、表示サ
イクル期間中は、アトリビユート信号の出力端子とな
る。（16）メモリアドレス（MA0〜27:出力）フレームバツフア14のアドレスを出力する端子であ
る。フレームバツフア14にダイナミツクRAMを用いる場
合、水平同期期間中にこの端子にリフレツシユアドレス
を出力することができる。（17）メモリアドレス・ストローブ（MAS:出力） MA0〜27の出力が有効な期間を示すストローブ信号で
ある。（18）フレームバツフア・バスステータス（FBS0〜3:出
力）フレーバツフア・バスの各メモリサイクルごとの状態
を示す信号出力である。外部ではこの信号をデコードす
ることにより、バスサイクルの種類を知ることができ
る。下表に詳細を示す。（19）エグゼキユート（EXEC:入出力）ｎ個の図形処理装置10−1,10−2,……10−ｎをカラー
プレーン単位で複数個用いる場合、コマンド単位で描画
動作の同期を行うための入出力信号である。この端子は
オープンドレインになつており、各図形処理装置10−1,
10−2,……10−ｎごとの信号をワイヤードOR接続する。
図形処理装置10−1,10−2,……10−ｎはコマンド実行中
はこの端子を“Low"にしコマンドを終了すると“High"
にする。したがつてワイヤードOR接続されたこの端子
は、すべての図形処理装置10−1,10−2,……10−ｎがコ
マンドを終了したときに“High"になる。図形処理装置1
0−1,10−2,……10−ｎはこの端子が“Low"の期間中は
次のコマンド実行に移れないが“High"を検出した直後
に次のコマンド実行に移ることができる。（20）クロツク1,2（CLK1,2:入力）図形処理装置10の内部動作の基準となるクロツク信号
を入力する。クロツク信号CLK2はクロツク信号CLK1に対
して90゜位相を遅られた信号を入力する。（21）２クロツク（2CLK:出力）クロツク信号CLK1を２文周したクロツク信号を出力す
る。（22）メモリサイクル（MCYC:出力）フレームバツフア14のメモリアクセス・タイミングを
示す信号出力で、この信号は2CLKを２分周したクロツク
である。（23）バスリクエステ（BREQ:出力）図形処理装置10がシステムメモリ12をアクセスする際
のバス使用権の要求信号である。（24）ホールド（HOLD:出力）図形処理装置10がシステムバスに対しバス要求を出力
し、バスマスタになつた後、そのバスを専有している期
間中この端子に“High"を出力する。（25）リトライ（RETRY:入力）描画アクセスの再実行を指令する入力端子である。図
形処理装置10がシステムメモリ12をアクセスする場合、
システムメモリ12のサイクルタイムが図形処理装置10の
メモリサイクルタイムより長い場合、この端子に“Hig
h"を入力することにより、次の描画サイクルで同一のメ
モリアクセスを再実行することができる。（26）ビジー（BUSY:出力）図形処理装置10がフレームバツフア14を解放できない
メモリサイクル期間を示す。リフレツシユアドレスの出
力期間中や表示優先モードでの表示メモリサイクル期間
中で“High"レベルが出力される。（27）ホールト（HALT:入力）図形処理装置10のフレームバツフアアクセスを禁止さ
せるための入力信号である。BUSYが“Low"のとき、ホー
ルトが受け付けられ図形処理装置10はメモリアクセスを
実行しない。信号BUSYが“High"のときはこの信号入力
は無視される。したがつて、この信号によつて表示優先
モードでは描画メモリサイクルを、描画優先モードでは
描画と表示の両メモリサイクルを禁止することができ
る。また、図形処理装置10がシステムメモリ12をアクセ
スする場合には、信号BREQ出力後、外部回路でこの端子
に“High"を入力し、その後システムバスの使用許可信
号に応じて信号HALTに“Low"を入力することによりバス
の使用許可を知らせる。（28）ドローリクエスト（DRREQ:出力）フレームバツフア14に対する描画要求信号である。複
数の図形処理装置10がフレームバツフア14を共有する場
合、この信号を外部のバス調停回路で判定してバスの使
用権を割付ける。第９図は、図形処理装置10の中の描画プロセツサ101
の内部構成を示したものである。描画プロセツサ101
は、コマンドやパラメータを中央処理装置11等から受け
取つたり、データ転送を行うためのFIF01015、コマンド
をセツトするコマンドレジスタ1014、論理アドレス演算
部1013とそれを制御する第１のマイクロプログラムROM1
011及び第１のマイクロ命令デコーダ1012、物理アドレ
ス演算部1019とカラーデータ演算部1020を制御する第２
のマイクロプログラムROM1016及び第２のマイクロ命令
デコーダ1017、線種情報やペル情報などを格納する内部
RAM1018で構成される。中央処理装置（CPU）11からコマンドを受け取ると、
コマンドはコマンドレジスタ1015へセツトされ、それに
対応したマイクロプログラムが第１のマイクロプログラ
ムROM1011から読み出される。第１のマイクロ命令デコ
ーダ1012はそれをデコードし論理アドレス演算部1013を
制御する。一方、マイクロ命令の一部は、第２のマイク
ロプログラムROM1016を読み出すためのアドレスとな
る。読み出されたマイクロプログラムは、第２のマイク
ロ命令デコーダ1017によつてデコードされ論理アドレス
に対応したフレームバツフア14のメモリアドレスを算出
するための物理アドレス演算部1019と、図形データを演
算するカラーデータ演算部1020を制御する。また、内部
RAM1018は、内部RAM独自のアドレツシングと、フレーム
バツフア空間の一部としてアクセスできるフレームバツ
フアアドレツシングを持つ。内部RAMは、フレームバツ
フアより高速にアクセスできる特徴があるため、頻繁に
アクセスする情報を格納するのに適している。それらの
情報としては、線分を描画する場合の線種を指定する線
種情報、線分の太さを指定するペル情報、面描画を行う
場合の模様を指定するパターン情報、内部の情報を一時
退避するスタツク等が上げられる。本実施例では、線種
情報とペル情報は内部の独自アドレツシングで管理し、
パターン情報とスタツクはフレームバツフアアドレツシ
ングで管理する。それは、内部RAM1018をアクセスする
場合、独自のアドレツシングの方がフレームバツフアア
ドレツシングとしてアクセスするより高速にアクセスで
きるからである。一方、パターン情報やスタツクは、容
量を限定することができないため、内部RAM1018に設定
できない事態には、フレームバツフアへの領域の拡張が
できることを目的とし、フレームバツフアアドレツシン
グで管理する。しかし、本実施例以外の内部RAM1018の使用法とし
て、内部RAM独自のアドレツシングのみを持ち、パター
ンやスタツクをより高速にアクセスする方法や、フレー
ムバツフアアドレツシングのみを持ち、線種やペル情報
の容量拡張を可能にする方法も考えられる。次に、内部RAM1018のフレームバツフアアドレツシン
グについて説明する。第10図は図形処理装置（GDP）10内の描画プロセツサ1
01のフレームバツフア14へのインタフエースに関連する
部分およびバス制御回路107のブロツク図を示したもの
である。バス制御回路107は、中央装置装置11のシステ
ムバスに接続されるフレームバツフア14へのアクセスの
ための制御信号、図形処理装置10からシステムメモリ12
へのアクセスのための制御信号を発生させる。内部RAM1018をフレームバツフアアドレツシングでア
クセスする場合には、まず、内部RAMアドレスレジスタ
（IRAR）2006に、フレームバツフア14上の配置する先頭
のアドレス格納しておく。該レジスタ2006は32ビツトの
うち、下位12ビツトは設定しない。描画プロセツサ101
はフレームバツフア14をアクセスする時に、そのアドレ
スをビツト単位でメモリアドレスレジスタ（MAR）2004
にセツトする。この時、該レジスタ2004と上記レジスタ
の内容を一致検出器（IRCMP）2007で比較する。該比較
器2007は、32ビツトのうち下位12ビツトは比較しない。
従つて該比較器2007が一致信号を出力していれば、上記
メモリアドレスレジスタ2004に制定してあるアドレス
は、内部RAM1018をアクセスするアドレスである。そこ
で、上記一致信号をもつて、内部RAM1018をアクセスす
るために内部RAM独自のアドレツシングのためのアドレ
ス情報の代りに、上記メモリアドレスレジスタ2004のア
ドレス値に下位12ビツトにより内部RAM1018をアクセス
する。一方、フレームバツフア14のアクセスを行わない
ように、ドローリクエスト発生器2013に対し、アクセス
を禁止するように指示する。第11図は、中央処理装置（CPU）11からアクセスでき
る図形処理装置（GDP）10内部の制御レジスタ、RAMの一
覧を示す。これらの内部レジスタのアクセス方法には、
次の２つの場合がある。（１）中央処理装置（CPU）11から直接アクセスできる
レジスタ第12図は、中央処理装置11から直接アクセスできるレ
ジスタ、RAMの詳細構成をまとめたものである。アドレ
スレジスタは、RS1,RS2,CS,R/Wが共に“Low"の条件が書
き込ことができる。アドレス／ライトFIFOカウンタレジ
スタは、RS1,RS2,CSが共に“Low"でR/Wが“High"の条件
でアドレスレジスタとライトFIFOカウンタを読み出すこ
とができる。ステータスレジスタは、RS1が“Low"、RS2
が“High"、CSが“Low"、R/Wが“High"の時に読み出す
ことができる。ステータスレジスタクリアレジスタは、
RS1が“Low"、RS2が“High"、CSが“Low"の時に書き込
むことができる。FIFOは、RS1が“High"、RS1が“Lo
w"、CSが“Low"でアクセスできる。それ以外のレジスタ
は、アドレスレジスタでレジスタ番号を指定した後、RS
1,RS2が共に“High"、CSが“Low"の条件でアクセスする
ことができる。（２）FIFO経由でアクセスできるレジスタ描画を制御するレジスタ、RAMは、FIFO（First In Fi
rst Out）経由でアクセスする。ライトFIFOは32ワード、リードFIFOは８ワードある。
内部では、１つのコマンドを処理するごとに次のコマン
ドがコマンドレジスタに転送される。第13図は、描画パ
ラメータレジスタの詳細構成を示す。次に第12図に基づき、各レジスタの機能を説明する。（１）アドレスレジスタ（AR:Address Register）アドレスレジスタ（AR）は、図形処理装置（GDP）10
内部のコントロールレジスタのアドレス（＄000〜＄1F
F）を指定するためのレジスタである。コントロールレ
ジスタにライトまたはリードを行う時、まずARに該当す
る制御レジスタのアドレスを書き込む必要がある。ま
た、このレジスタのINCビツトを０にするとアドレスレ
ジスタの更新は行われないが、１にすると制御レジスタ
をアクセスする毎に、アドレスレジスタを＋２ずつ更新
していく。これにより、制御レジスタを連続してアクセ
スする場合にはアドレスレジスタのセツトを最初に行う
だけで良い。（２）アドレス／ライトFIFOカウンタレジスタ（AWFCR:
Address/Write FIFO Couner Register）このレジスタは、アドレスレジスタと、ライトFIFO空
き語数の内容を読み出すレジスタである。中央処理装置
11は、このレジスタにより、アドレスレジスタの設定値
を知ることができると共に、ライトFIFOの空き語数を知
ることで、ライトFIFOへその後数分のコマンドやパラメ
ータを連続して転送することができる。（３）ステータスレジスタ（SR:Status Register）ステータスレジスタ（SR）は、図形処理装置10の内部
状態を示すレジスタである。各ビツトの意味は次の通り
である。 ◎アツプデート（UDT:Update）タイミング及び表示制御レジスタの書き換え許可期間
を示す。 ◎コマンドDMAコンプリート（CDC:Command DMA Complet
e）コマンドDMAモードに於いて、コマンドDMAを終了させ
るコマンドであるDENDコマンドを実行した場合にセツト
されるビツトである。 ◎DMAエラー（DER:DMA Error）コマンドDMAモードに於いて、GET,RDコンドを実行し
た場合にセツトされ、コマンドDMAモードを続行できな
いことを示す。 ◎メモリプロテクシヨンバイオレーシヨン（MPV:Memory Protection Violation） PAINTコマンドで、フレームバツフアのスタツク領域
をアクセスする場合、スタツク領域を越えてアクセスし
たことを示す。 ◎ストツプ（STP:Stop） STOPコマンドを実行したことを示す。 ◎コマンドエラー（CER:Command Error）未定義コマンドを実行したか、２値情報で示される座
標空間とカラー情報で示される座標空間の間でZOOMコマ
ンドかROTコマンドを実行したことを示す。 ◎エリア検出（ARD:Area Detect）描画領域テストモードの指定に従つてエリアが検出さ
れたことを示す。 ◎コマンド終了（CED:Command End）コマンド実行の終了かコマンドが実行されていないこ
とを示す。 ◎リードFIFOフル（REF:Read FIFO Foll）リードFIFOに８ワード（16バイト）のデータが入つて
おり、これ以上のデータリードコマンドの実行が不可能
であることを示す。リードFIFOのデータをリードすると、RFFはクリアさ
れる。 ◎リードFIFOレデイ（REF:Read FIFO Ready）リードFIFOにデータが準備されたことを示す。リード
FIFOデータを全てリードすると、RFRはクリアされる。 ◎ライトFIFOレデイ（WFR:Write FIFO Ready）ライトFIFOへのライトが可能であることを示す。ライ
トFIFOに32ワード（64バイト）のデータがライトされる
とWFRはクリアされる。 ◎ライトFIFOエンプテイ（WFE:Write FIFO Empty;bit0）ライトFIFOが空であることを示す。ライトFIFOにデータをライトするとWFEはクリアされ
る。（３）ステータスレジスタクリアレジスタ（SRCR:Status Register Clear Register）ステータスレジスタクリアレジスタ（SRCR）は、ステ
ータスレジスタの各ビツトをクリアするレジスタであ
る。ステータスレジスタのクリアを行うビツトに対応し
たビツトに１をセツトすることで、ステータスレジスタ
の各ビツトはリセツトされる。ただし、ステータスレジ
スタのRFF,RFR,WFR,WFEビツトはこのレジスタではリセ
ツトは行えない。（４）FIFOエントリ（FE:FIFO Entry） FIFOエントリ（FE）は、図形処理装置（GDP）10にコ
マンド／パラメータのライト、図形処理装置10よりデー
タのリードを行うためのレジスタである。図形処理装置
（GDP）10はそれぞれ16バイトのリードFIFO、64バイト
のライトFIFOを内蔵しており、リードを行うとリードFI
FOが、ライトを行うとライトFIFOが選択される。コマン
ド／パラメータを、ライトFIFOにライトすることにより
コマンドは順次実行され、リードコマンド実行後リード
データは順次リードFIFOに準備される。（５）コマンド制御レジスタ（CCR:Command Control Register）コマンド制御レジスタ（CCR）は、コマンド処理を制
御するレジスタで、各ビツトの意味は次の通りである。 ◎グラフイツクモード（GBM:Graphic Bit Mode）グラフイツクビツトモード（GBM）は、図形処理装置
（GDP）10で取り扱う画素データのビツト構成を設定す
るビツトである。ビツト構成は、６種類が選択でき、シ
ステムにあつたカラー（階調）構成を容易に実現するこ
とができる。 ◎エリアモード（AREA:Area Deteet Mode）描画領域を管理するモードで、第14図に示すモードを
有する。 ◎データ構成変換（DCT:Date Configulation Transform）中央処理装置11と図形処理装置10間のデータ転送時に
おけるデータ構成の変換を指定するビツトである。この
設定を選択することにより、各種の中央処理装置11と図
形処理装置10は接続することができる。第15図にその変
換の種類を示す。 ◎少数部設定（FRS:Fraction Set）カレントポインタの固定小数点の位置を設定するビツ
トである。小数点の位置は次の４通りを設定することが
でき、図形の描画精度を簡単に選択できる。 ◎ライトオンリーモード（WTM:Write Only Mode）１語中に複数画素を有するシステムにおいて、１画素
単に書き換えを行う時、リード・モデイフアイ・ライト
動作を行わずにライト動作のみで１画素単位の書き換え
を行うことを可能とするモードを指定するビツトであ
る。これにより、１メモリサイクルで１画素の更新が可
能になり、描画速度の向上が図れる。 ◎メモリデータサイズ（MDS:Memory Data Size）フレームバツフア14のデータバス幅を設定するビツト
である。フレームバツフア14のアドレス空間の一部をメ
インメモリ12に割り当てた時のフレームバツフア14側と
メインメモリ12側とが独立して設定できることで、シス
テム構成の多様化に対応できる。 ◎タイミング制御レジスタこれらのレジスタは、同期信号，カーソル表示制御信
号，画面制御信号の出力条件を定義するレジスタ群であ
る。 ◎表示制御レジスタこれらのレジスタは、表示を行うためのメモリアドレ
ス出力を制御するレジスタ群である。次に、第13図に基づき、描画パラメータレジスタの機
能を説明する。 ◎カラー０レジスタ（CL0:Color Register 0）パターン，線種，フオントデータ等の２値情報をカラ
ーデータに変換する時に使用するレジスタで、２値デー
タの“0"に対応するカラーデータを設定する。 ◎カラー１レジスタ（CL1:Color Register 1）カラー０レジスタと同様に２値情報をカラーデータに
変換する時に使用するレジスタで、２値データの“1"に
対応するカラーデータを設定する。 ◎色比較レジスタ（CCMP:Color Comparison Register）描画演算の評価色を定義する。後述する色比較モード
を選択することで、このレジスタで指定される特定色を
描画禁止色や変更可能色とすることができる。 ◎エツジカラーレジスタ（EDG:Edge Color Register） PAINTコンドで領域を限定するための境界色を定義す
る。このレジスタに指定した色を境界色とする場合と、
このレジスタに指定した色以外の色を境界色として判定
する場合がある。 ◎リードマスクレジスタ（RMASK:Read Mask Register）カラーデータから特定のカラープレーンのデータのみ
を選択し、２値化する場合のカラープレーンを指定する
レジスタである。 ◎ライトマスクレジスタ（WMASK:Write Mask Register）描画を行う場合、書き換えを行わないカラープレーン
を指定するレジスタである。書き換えを行わないプレー
ンは複数プレーンを指定することができる。前述のリー
ドマスクレジスタと組み合わせて使用するこにより、プ
ーレーン間のコピーを行うことができる。 ◎パターン制御レジスタ（PTNC:Patten Control Register） PAINTコマンドや、フイルコマンドの塗りつぶしパタ
ーンを格納するエリアを定義するレジスタである。フレ
ームバツフア上に設定することができるので、領域の大
きさを自由に設定できる。このレジスタは、次に示すレ
ジスタ群で構成される。（ｉ）パターンポインタ（PPX,PPY）パターン領域の参照点を示す。パターン領域は、描画
座標系に対し独自のパターン座標系を有する。（ii）パターンスタート位置（PSX,PSY）パターン領域の開始点座標を、パターン座標系で表わ
す。（iii）パターンエンド位置（PEX,PEY）パターン領域の終了点を、パターン座標系で表わす。（iv）パターン拡大カウンタ（PZCX,PZSCY）パターン参照時の拡大倍率の計数値を示す。この計数
値は、描画に伴つて、０≦PZCX≦PZX,0≦PZCY≦PZYの範
囲でカウントされ拡大係数に達するとパターンポインタ
が移動する。（ｖ）パターン拡大係数（PZX,PZY）パターン参照時の拡大係数を定義する。０〜15の指定
に応じて１〜16倍の拡大倍率になる。 ◎領域定義レジスタ（ARD:Area Definition Register）描画領域を定義する。前述のエリアモードに従つて領
域管理を行う。 ◎描画モードレジスタ（DMR:Drawing Mode Register）描画演算を行うための演算モード，色比較モード，カ
ラーモード，ペル描画モードを指定する。第16図〜第20図に描画モードレジスタの構成を示す。
DMOはMCOPYコマンド以外の描画で参照されるレジスタ
で、DM1は、MCOPYコマンドにおいて、転送元データとパ
ターンデータ間の演算を定義するレジスタである。その
演算結果と転送先データとの演算はDM0を参照する。こ
の２つのレジスタで、MCOPYコマンドにおいて256通りの
演算を定義することができる。 CMW0とCMW1は２つの描画座標系のメモリ幅を定義する
レジスタである。第21図には図形処理装置10が、２つの
座標系を管理することで、画面サイズの異なる座標系間
のデータ転送を行うことができることを可能にしている
ことを示す。これにより、マルチウインドウを管理する
システムで、ウインドウ間のデータ転送を簡単に行え
る。 ◎パターン属性（PDR:Pattern Definition Register）パターン領域のメモリ幅を定義するレジスタである。
最上位ビツトが０の時は、パターン領域はカラーデー
タ、１の時は２値データとして扱われる。 ◎パターンメモリアドレスレジスタ（PTNA:Pattern Memory Address Register）前述のパターンポインタ（PPX,PPY）に対するフレー
ムバツフアのメモリアドレスを管理するレジスタであ
る。 ◎ペルメモリアドレスレジスタ（PLA:Pel Memory Address Register）図形処理装置10は、線描画を行う場合、１画素に対応
する形状を定義するペル領域を持つことができる。この
ペル機能を用いて、太線での線描画を容易に行える。第
22図にペル領域の定義を示す。ペル原点に対応するアド
レスをこのレジスタに設定する。 ◎ペル制御レジスタ（PLC:Pel Control Register）ペル領域の大きさを定義するレジスタである。第22図のペル原点は、描画座標上のカレントポインタ
に対応する点で、カレントポインタを中心としてPLX1,P
LX2,PLY1,PLY2が大きさを定義し、この範囲内で１画素
の形状を定義する。このデータの１ビツトがフレームバ
ツフア14の１画素に対応する。０の部分は無視され、１
の部分は、後述する線種情報に基づき描画される。つま
り、１画素を描画するために選択された線種情報１ビツ
トをペルの“1"の部分に対応させて描画する。第23図
に、ペルと線種の関係を示す。ペルの形状，大きさに無
関係にカレントポインタは１画素単位で移動を行うた
め、形状によつては複数の重ね書きを行う。 ◎線種制御レジスタ（LSC:Line Style Control Register）線描画を行う場合の線種情報領域を定義するレジスタ
である。線種を変更することにより、点線等を定義する
ことができる。（ｉ）線種ポインタ（LSP）線種の参照点を示すポインタで、カレントポインタに
対応して移動する。（ii）線種開始点（LSS）線種の開始点を示す。（iii）線種終了点（LSE）線種の終了点を示す。（iv）線種拡大カウンタ（LSZC）線種参照時の拡大倍率の計数値を示す。この計数値
は、描画に伴つて０≦LSZC≦LSZの範囲でカウントさ
れ、拡大係数に達すると線種ポインタが移動する。（ｖ）線種拡大係数（LSZ）線種参照時の拡大係数を定義する。０〜15の指定に応
じて１〜16倍の拡大倍率になる。 ◎フオント領域定義レジスタ（FADR:Font Area Definition Register）ビツトマツプ文字描画のための文字フオント領域を定
義するレジスタである。文字フオントは、フレームバツ
フアのアドレス空間上に定義するため、フレームバツフ
ア上に配置することの他に、前述のコマンド制御レジス
タ（CCR）のMMAビツトを“1"にしておくことによりメイ
ンメモリ上にフオントを配置することが可能である。（ｉ）フオントベースアドレス（FBAH,FBAL）フオント領域の基準点のメモリアドレスを定義する。（ii）フオントビツト数（FBN）１文字のフオントの総ビツト数を定義する。（iii）フオントメモリ幅（FAMW）フオント領域のメモリ幅を定義する。（iv）文字間隔（DX,DY）文字の間隔を定義する。（ｖ）文字拡大係数（ZX,ZY） CHRコマンドで１文字の描画を行う場合の１文字の拡
大／縮小率を定義する。DX,DYより大きければ拡大にな
り小さければ縮小になる。Ｘ方向とＹ方向が独立して定
義できるので、Ｘ方向は拡大、Ｙ方向は縮小といつた文
字を描画できる。（vi）フオント傾斜係数（XX） CHRコマンドで１文字の描画を行う場合の文字の傾斜
率を定義する。後述のCHRコマンドの説明を参照のこ
と。 ◎内部RAMアドレス（IRAR:Internal RAM Address Register）図形処理装置10は内部に512バイトのRAMを有してお
り、このRAMをフレームバツフアのアドレス空間として
アクセスすることができる。内部RAMアドレスレジスタ
には、フレームバツフア上の配置する先頭アドレスを設
定する。内部RAMは、フレームバツフアに比較して高速
にアクセスすることが可能である。従つて、パターン領
域が小さい場合には、パターンを内部RAMに配置するこ
とで処理速度を向上させることができる。一方、パター
ン領域を拡張したい時は、前述のパターンメモリアドレ
ス（PTNA）を変更するだけで良く、ソフトウエアのみで
簡単に使い分けができる。第24図は、フレームバツフア
14、内部RAM1011、メインメモリ12と、フレームバツフ
アアドレス空間の関係を示したものである。 ◎スタツク先頭アドレス（SSAR:Stack Start Address Register） PAINTコマンド実行時、処理途中の座標点をフレーム
バツフアにスタツクする。このレジスタは、そのスタツ
ク領域の先頭のアドレスを定義するレジスタである。 ◎スタツク領域定義（SADR:Stack Area Definition Register）スタツク領域の大きさを定義するレジスタで、2ⁿ単位
に設定可能である。 ◎スタツクポインタ（SP:Stack Pointer）スタツクを行うアドレスを設定する。 ◎ドローイングポインタ０（DP0:Drawing Pointer 0）座標系０の描画メモリアドレスを示すレジスタであ
る。 ◎カレントポインタ０（CP0X,CP0Y:Current Pointer 0）座標系０の描画座標を示す。DP0に対応した座標であ
る。 ◎ドローイングポインタ１（DP1:Drawing Pointer 1）座標系１の描画メモリアドレスを示すレジスタであ
る。 ◎カレントポインタ（CP1X,CP1Y:Current Pointer 1）座標系１の描画座標を示す。DP1に対応した座標であ
る。 ◎描画開始座標（DSP:Drawing Start Point） ARC,EARCコマンドにおいて、描画を開始した円周上の
座標を示す。 ◎描画終了座標（DEP:Drawing End Point） ARC,EARCコマンドにおいて、描画を終了した円周上の
座標を示す。次に、図形処理装置（GDP）10のコマンドについて説
明する。第25図から第28図まではコマンドの一覧を示
す。図形処理装置（GDP）10は、たとえば日経エレクト
ロニクス1984年５月21日号,p221〜p254で言及している
コマンドの一部と、先に本件出願人が提案した特願60−
201549号で言及しているコマンドの一部と後述するコマ
ンドが実行できる。第29図はPLINEコマンドの動作例を示す。PLINEコマン
ドは、パラメータX₁,Y₁で示される点と、パラメータX₂,
Y₂で示される点とを結ぶ直線のうち、パラメータZ_s,Z_e
およびＺによつて示される区間を描画する。パラメータ
Z_s,Z_eは、Ｘ座標またＹ座標の値を制限するものであ
り、どちらの座標値を制限するかは、パラメータＺで設
定する。Ｚ＝０の場合、Ｘ座標がZ_sからZ_eまでの区間が
描画されＺ＝１の場合、Ｙ座標がZ_sからZ_eまでの区間が
描画される。このコマンドを用いることにより、従来の
図形処理装置では描画することがむずかしかつた、始
点，終点の座標値が整数でない直線の描画を図形処理装
置（GDP）10で行なうことができる。また、描画を行う
座標系は、２つの座標系のうちいずれかを、パラメータ
Ｄにより指定できる。第30図はFTRAPコマンドの動作例を示す。FTRARコマン
ドは、パラメータX₁,Y₁で示される点と、パラメータX₂,
Y₂で示される点とを結ぶ線分と、パラメータX₃,Y₃で示
される点と、パラメータX₄,Y₄で示される点とを結ぶ線
分と、パラメータY_sで示される水平線と、パラメータY_e
で示される水平線の合計４本の直線によつて囲まれた領
域を、パターンRAMに格納されている図形を用い塗りつ
ぶすコマンドである。このコマンドを組み合わせて用い
ることにより、任意の多角形群から構成される図形を模
様パターンで塗りつぶすことができる。また、描画を行
う座標系は、２つの座標系のうちいずれかを、パターン
Ｄにより指定できる。第31図はFARC−LNコマンドの動作例を示す。FARC−LN
コマンドは、パラメータX_c,Y_cで示された点を中心と
し、パラメータｒで指定された半径を持ち、パラメータ
Z_oneで指定された領域に含まれる４分の１円弧と、パラ
メータX₁,Y₁で示される点と、パラメータX₂,Y₂で示され
る点とを結ぶ線分と、パラメータY_sで示される水平線
と、パラメータY_eで示される水平線の合計４本の線によ
つて囲まれた領域を、パターンRAMに格納されている図
形を用い塗りつぶすコマンドである。描画を行う座標系
は、２つの座標系のうちいずれかを、パラメータＤによ
り指定できる。第32図はFPCRCLコマンドの動作例を示す。FPCRCLコマ
ンドは、パラメータX_c,Y_cで示された点を中心とし、パ
ラメータｒで指定される半径の円の内部のうち、パラメ
ータY_sで示される水平線とパラメータY_eで示される水平
線にはさまれた領域を、パターン領域に格納されている
図形を用い塗りつぶすコマンドである。描画を行う座標
系は、２つの座標系のうちいずれかを、パラメータＤに
より指定できる。第33図はFEARC−LNコマンドの動作例を示す。FEARC−
LNコマンドは、パラメータX_c,Y_cで示された点を中心と
し、パラメータＡで指定されたＸ軸半径を持ち、パラメ
ータＢで指定されたＹ軸半径を持ち、パラメータZ_oneで
指定された領域に含まれる４分の１楕円弧と、パラメー
タX₁,Y₁で示される点と、パラメータX₂,Y₂で示される点
とを結ぶ線分と、パラメータY_sで示される水平線と、パ
ラメータY_eで示される水平線の合計４本の線によつて囲
まれた領域を、パターン領域に格納されている図形を用
い塗りつぶすコマンドである。描画を行う座標系は、２
つの座標系のうちいずれかを、パラメータＤにより指定
できる。第34図はFPELPSコマンドの動作例を示す。FPELPSコマ
ンドは、パラメータX_c,Y_cで示される点を中心とし、パ
ラメータＡで指定されたＸ軸半径を持ち、パラメータＢ
で指定されたＹ軸半径の楕円の内部のうち、パラメータ
Y_sで示される水平線とパラメータY_eで示される水平線に
はさまれた領域を、パターン領域に格納されている図形
を用い塗りつぶすコマンドである。描画を行い座標系
は、２つの座標系のうちいずれかを、パラメータＤによ
り指定できる。以上のFTRAP,FARC−LN,FPCRCL,FEARC−LN,FPELPSの５
つのコマンドを組み合わせて用いることにより、任意の
線分および円弧および楕円弧から構成される図形を模様
パターンで塗りつぶすことができる。第35図は、TEXTコマンドの動作例を示したものであ
る。TEXTコマンドは、フレームバツフア14内の一部を文
字フオント領域としたシステムに於いて、入力されるコ
マンドコードに対応した文字フオントデータを、フレー
ムバツフア14の表示領域中のパラメータX,Yの示す位置
へ展開するコマンドである。図形装置装置（GDP）10の
内部レジスタである。フオント領域のスタートアドレス
を設定するレジスタFSAH,FSALと、フオント領域のメモ
リ幅を設定するレジスタFAMWと、展開する実際の文字幅
を設定するレジスタFSX,FSYと、１文字分の総ビツト数
を設定するレジスタFBNと、Ｘ方向の文字間隔を設定す
るレジスタDXと、Ｙ方向の文字間隔を設定するレジスタ
DYを予め設定しておく。その後、中央処理装置（CPU）1
1は、このコマンドと展開すべき座標X,Yに引き続き展開
すべき文字数を設定したパラメータｎに続けて文字コー
ドCNを順次ｎ文字分転送する。そうすると図形処理装置
（GDP）10は、各文字フオントのアドレスを算出しフオ
ントを展開する。また、本コマンドは、コマンドコードの特定のビツト
の指定により、文字単位に展開サイズを変更することも
できる。第36図に、その動作例を示す。フレームバツフ
ア14中に、フオントテーブルと文字単位の展開サイズを
指定したテーブルを設定しておく。該テーブルには、各
文字のＸ方向の左余白部分のビツト数を示すFSAと、左
端部から文字の右端部までのビツト数を示すFSBを持
つ。前記文字展開の方法との相違点は、Ｘ方向の展開サ
イズを前記パラメータFSXを用いず、Ｘ方向展開サイズ＝FSB−FSA とすることである。第37図は、TEXTコマンドに於けるカラー展開の一例を
示したものである。これは、２値データであるフオント
データを多値情報であるカラーデータに変換する方法を
示している。図形処理装置（GDP）10の内部のレジスタ
であるカラーレジスタ０にはフオントデータの０に対応
する色データを、カラーレジスタ１にはフオントデータ
の１に対応する色データをそれぞれ設定する。図形処理
装置（GDP）10は、読み込んだフオントデータを順次検
索し、それに対応する色データをフレームバツフア14に
書き込んで行く。第38図は、CHRコマンドの動作例を示したものであ
る。CHRコマンドは、フレームバツフア14内の一部を文
字フオント領域としたシステムに於いて、入力されるコ
マンドコードに対応した文字フオントデータを、フレー
ムバツフア14の表示領域中のパラメータX,Yの示す位置
へ展開するコマンドである。文字の回転は、パラメータ
SDにより、90゜単位の回転が設定できる。図形処理装置
（GDP）10の内部レジスタである、フオント領域のスタ
ートアドレスを設定するレジスタFSAH,FSALと、フオン
ト領域のメモリ幅を設定するレジスタFAMWと、展開する
実際の文字幅を設定するレジスタFSX,FSYと、１文字分
の総ビツト数を設定するレジスタFBNと、フレームにバ
ツフア14上に展開される実際の文字の大きさをドツト数
で設定するレジスタZX,ZYと、文字の傾きをドツト数で
設定するレジスタXXを予め設定しておく。文字が右傾き
か左傾きかの設定はXXの符号により行う。その後、中央
処理装置（CPU）11は、このコマンドと展開すべき座標
X,Yに引き続き、展開すべき文字コードCNを転送する。
そうすると図形処理装置（GDP）10は、各文字フオント
のアドレスを算出してフオントを展開する。またCHRコ
マンドに於けるカラー展開は、たとえば、前述のTEXTコ
マンドに於けるカラー展開とと同様の方式により行え
る。第39図はMCOPYコマンドの動作例を示す。MCOPYコマン
ドは、フレームバツフア14内に於いて、パラメータX_s,Y
_sにより示される原点からの絶対座標位置と、その点か
らのパラメータL_x,L_yにより示される相対座標位置とを
対角の２点とする座標軸に平行な矩形領域のデータを、
パターン領域に格納されているデータとの間で論理演算
を行つたのち、さらに、パラメータX_d,Y_dにより示され
る原点からの絶対座標位置を始点とする座標軸に平行な
矩形領域へ、同領域のデータと論理演算を行いながら転
送するコマンドである。第40図は、MCOPYコマンドの転
送元領域の走査方向を示す。転送元領域の走査方向の設
定はパラメータLX,LYの符号およびパラメータＳにより
行われる。第41図は、MCOPYコマンドの転送先領域の走
査方向を示す。転送先領域の走査方向の設定はパラメー
タDSDにより行われる。転送先の座標系は、２つの座標
系のうちいずれかを、パラメータＤにより指定する。ま
た、転送元の座標系は、転送先と異なる座標系、転送先
と同じ座標系のいずれかを、パラメータS₀により指定す
る。本実施例における図形処理装置10は以上説明したよう
な高機能のコマンド体系を処理することができ、中央処
理装置（CPU）11の処理負担を大幅に軽減できる。この
結果グラフイツク表示装置の高性能化が可能となる。ま
た、この図形処理装置10をLSIとして提供することによ
り、グラフイツク処理装置の低コスト化も合せて可能に
なる。〔発明の効果〕以上、詳細に説明したように、本発明によれば、画像
プロセッサからメインメモリを直接アクセスすることで
高速なアクセスを可能にする。

【図面の簡単な説明】第１図は本発明の実施例を示すブロツク図、第２図〜第
４図は別のシステム構成ブロツク図、第５図，第６図は
メモリアクセスの動作フロー図、第７図は本発明の別の
実施例を示すブロツク図、第８図〜第10図は図形処理装
置の内部構成を示すブロツク図、第11図〜第24図は図形
処理装置の内部レジスタの機能の説明図、第25図〜第41
図は図形処理装置のコマンド機能の説明図である。 10……図形処理装置、11……中央処理装置、12……メイ
ンメモリ、14……フレームバツフア、16……表示装置、
20……バススイツチ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者佐藤潤小平市上水本町1450番地株式会社日立製作所武蔵工場内 (72)発明者曽根崇小平市上水本町1450番地株式会社日立製作所武蔵工場内 (56)参考文献特開昭53−93748（ＪＰ，Ａ) 特開昭59−75354（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】１．命令及びデータを保持するメインメモリ（12）と、上記命令に基づいて上記データを処理するプロセッサ
（11）と、上記メインメモリ（12）と上記プロセッサ（11）との間
に接続され、上記命令または上記データを転送するシス
テムデータバスと、上記メインメモリ（12）をアクセス
するためのアドレスを転送するシステムアドレスバスと
を有するシステムバスと、画像データを保持する画像メモリ（14）と、上記システムデータバスに接続され、上記プロセッサ
（11）からの画像処理に関する命令を受け、上記画像メ
モリ（14）をアクセスし、上記画像処理に関する命令に
従って、上記画像データを処理する描画プロセッサ（10
1）と、上記画像メモリ（14）に保持された画像データ
を表示する表示プロセッサ（102）と、上記システムバ
スを用いるためのシステムバス要求信号（BREQ）を生成
するバス制御回路（107）とを有する画像プロセッサ（1
0）と、上記画像メモリ（14）と上記画像プロセッサ（10）との
間に接続され、上記画像データを転送する画像データバ
スと、上記画像データをアクセスするために上記画像メ
モリ（14）の画像メモリアドレスを転送する画像アドレ
スバスとを有する画像バスと、上記画像プロセッサ（10）の上記バス制御回路（107）
からのシステムバス要求信号（BERQ）に応じて、上記シ
ステムバスと上記画像バスとを接続するバススイッチ
（20）とを有することを特徴とするグラフィック処理装置。２．特許請求の範囲第１項において、上記画像プロセッサ（10）から出力されるアドレスは、
上記バススイッチ（20）によって接続された画像アドレ
スバスとシステムアドレスバスを介して上記メインメモ
リ（12）へ出力され、上記アドレスにより指示される上
記メインメモリ（12）内のデータは上記バススイッチ
（20）により上記システムバスと接続された上記画像デ
ータバスに出力されることを特徴とするグラフィック処
理装置。３．特許請求の範囲第１項または第２項において、上記バス要求信号（BERQ）を受けた上記バススイッチ
（20）は、上記システムバスの使用を要求するシステム
バス使用要求信号（BR）を上記プロセッサ（11）に出力
すると共に、上記描画プロセッサ（101）を停止させる
停止信号（HALT）を上記画像プロセッサ（10）の上記バ
ス制御回路（107）に出力し、上記システムバス使用要求信号（BR）を受けた上記プロ
セッサ（11）は、上記システムバスを開放し、上記シス
テムバスを開放したことを知らせるシステムバス開放信
号（BG）を上記バススイッチ（20）に出力し、上記システムバス開放信号（BG）を受けた上記バススイ
ッチ（20）は、上記画像プロセッサ（10）の上記バス制
御回路（107）に上記描画プロセッサ（101）を起動する
ための描画処理実行信号（HALT）を出力し、上記描画処理実行信号（HALT）を受けた上記バス制御回
路（107）は、バススイッチ制御信号（HOLD）を出力
し、上記バススイッチ（20）は上記バススイッチ制御信号
（HOLD）に応じて上記バススイッチを接続状態にして、
上記描画プロセッサ（10）はメインメモリ（12）をアク
セスすることを特徴とするグラフィック処理装置。４．特許請求の範囲第３項において、上記バススイッチ（20）は、上記画像プロセッサ（10）
からのバススイッチ制御信号（HOLD）の制御によって指
定される期間、接続状態を保持することを特徴とするグ
ラフィック処理装置。５．特許請求の範囲第３項、第４項において、上記バススイッチは（20）、上記画像プロセッサ（10）
からのバススイッチ制御信号（HOLD）の制御によって指
定される期間、接続状態を保持した後、遮断状態にし、
上記プロセッサ（11）へ上記バススイッチ（20）が遮断
状態にあることを知らせるアクノレッジ信号（BGACK）
を出力することを特徴とするグラフィック処理装置。６．命令及びデータを保持するメインメモリ（12）と、上記命令に基づいて上記データを処理するプロセッサ
（11）と、上記メインメモリ（12）と上記プロセッサ（11）との間
に接続され、上記命令または上記データを転送するシス
テムデータバスと、上記メインメモリ（12）をアクセス
するためのアドレスを転送するシステムアドレスバスと
を有するシステムバスと、画像データを保持する画像メモリ（14）と、上記システムデータバスに接続され、上記プロセッサ
（11）からの画像処理に関する命令を受け、上記画像メ
モリ（14）をアクセスし、上記画像処理に関する命令に
従って、上記画像データを処理する描画プロセッサ（10
1）と、上記画像メモリ（14）に保持された画像データ
を表示する表示プロセッサ（102）と、上記システムバ
スを用いるためのシステムバス要求信号（BREQ）を生成
するバス制御回路（107）とを有する画像プロセッサ（1
0）と、上記画像メモリ（14）と上記画像プロセッサ（10）との
間に接続され、上記画像データを転送する画像データバ
スと、上記画像データをアクセスするために上記画像メ
モリ（14）の画像メモリアドレスを転送する画像アドレ
スバスとを有する画像バスと、上記画像プロセッサ（10）の上記バス制御回路（107）
からのシステムバス要求信号（BERQ）に応じて、上記シ
ステムバスと上記画像バスとを接続すると共に、上記メ
インメモリ（12）のサイクルタイムと上記画像プロセッ
サ（10）のサイクルタイムに基づいて、上記画像プロセ
ッサ（10）が再度上記メインメモリ（12）にアクセスす
るための再実行信号（RETRY）を出力するバススイッチ
（20）とを有することを特徴とするグラフィック処理装置。７．特許請求の範囲第６項において、上記再実行信号（RETRY）を受けた上記画像プロセッサ
（10）の上記バス制御回路（107）は、上記描画プロセ
ッサ（101）に再度同一のメモリアクセスを再実行させ
ることを特徴とするグラフィック処理装置。