JPS61283970A - 画像デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、画像処理装置に係り、特に、表示メモリへ表
示データを書込み処理する場合に、色コードへ展開する
回路に関する。

［従来の技術］ 画像メモリは、近年大容量化の傾向にあり、これによっ
て、多色表示が可能となっている。すなわち、１表示ド
ツトについて、複数ビットの表示データを対応させる方
式（ビットマツプ方式）が採用されている。

つまり、画面に文字を表示する場合、まず、その文字の
表示パターンが「１」またはｒＱＪのフォントパターン
（つまり、二値のフォントパターン）として与えられる
。そして、上記「１」、「０」のそれぞれを、前景色の
色コードまたは背景色の色コードに展開し、この展開し
た色コードを表示メモリに書込む必要がある。

第９図は、画像データ処理装置の従来例を示すブロック
図である。

タイミングコントローラ２０は、画像データ処理装置の
タイミングを全体的に制御するものである。

表示コントローラ３０は、タイミングコントローラ２０
から与えられるタイミングに基づいて、ＣＲＴ等の画面
を表示する表示信号を作成する。

つまり、表示コントローラ３０は、画面の表示位置に対
応した表示アドレスを、表示メモリ用アドレスバス５１
に出力して、表示メモリ４０をアクセスする。このとき
のメモリタイミングも、タイミングコントローラ２０か
ら与えられる。

表示メモリ４０からの出力データは、表示メモリ用デー
タバス５３を介して、表示コントローラ３０内のパラレ
ル−シリアル変換回路３２に送られる。そして、表示コ
ントローラ３０における所定の処理によって表示信号を
作成する。

一方、ＣＰ　Ｕ　６　’Ｏは、画像処理プログラムメモ
リ６１からの画像処理プログラムを実行し、入出力イン
タフェース７０からのデータに基づいて、表示メモリ４
０に書込むアドレスとデータとを準備し、画像メモリア
クセス要求をタイミングコントローラ２０へ伝える。こ
こで、入出力インタフェース７０としては、Ｒ３２３２
Ｃ、モデムインタフェース、ディスクインタフェース、
マウスインタフェース等がある。

そして、タイミングコントローラ２０は、ＣＰＵ６０か
らアクセス要求を受取ると、表示コントローラ３０の表
示アクセスと競合しないタイミングに合わせて、表示メ
モリ用アドレスバッファ５２と、表示メモリ用データバ
スバッファ５４とをイネーブルする。これと並行して、
ＣＰＵ６０に実行許可を与える。このようにしてＣＰＵ
６０は、表示メモリ４０に対して許可されたタイミング
のみアクセスできる。

ＣＰＵ６０は、上記動作を繰り返しながら、表示メモリ
４０へ画像イメージ（表示パターン）を書込む。

ここで、表示すべきパターンが文字情報である場合を考
える。

第１０図は、色コード展開の説明図であり、色コードに
変換すべき文字パターンの例と、その文字パターンの一
部を展開した色コードの例とを示しである。

文字コードに対応して、文字フォントは二値（１または
Ｏのデータ）で与えられている。表示メモリ４０は、１
ドツト毎に、たとえば１６色の４ビツト情報を保持する
ビットマツプ方式を採用したメモリであるとする。そし
て、前景色（表示文字の色）の色コードをｒｌｏｌｏＪ
とし、背景色（表示文字の背景の色）の色コードを「０
１００」と仮定する。

ＣＰＵ６０は、上記文字フォントのデータを１ビツトず
つチェックしながら、第１０図に示すように、その１ビ
ツトが「１」か「０」かに対応して、前景色の色コード
または背景色の色コードを並べ、その並べられた色コー
ドを、書込みデータとして表示メモリ４０へ送る。

ところで、従来の文字表示は、上記ビットマツプ方式と
は異なり、キャラクタジェネレータ方式のものが殆どで
ある。このキャラクタジェネレータ方式の場合１文字コ
ードおよびアトリビュートカラーコードを表示メモリに
書込めば、文字コードから文字フォントへの展開、およ
びその文字フォントから表示色コードへの展開は、既存
のハードウェアで実行される。したがって、キャラクタ
ジェネレータ方式における色コードへの展開は、非常に
高速に処理できる。

［従来技術の問題点］ ところが、ビットマツプ方式において、ＣＰＵが色コー
ドに展開する場合は、非常に時間が長くなるという問題
がある。

これは、ＣＰＵ６０は、本来、バイトまたは２バイト（
ワード）の処理をすることは非常に簡単かつ高速に実行
できるのに対して、１ビツトずつチェックしながら展開
すること、つまり、１バイトのデータをパターンに応じ
たビット列に拡大しながら並べ変える展開処理は、不可
能ではないが非常に長い時間を要する。

ビットマツプ方式のグラフィック表示が可能な画像表示
装置は、テキスト表示装置よりも明らかに高級であるに
も係らず、その表示処理に長時間を要することは非常に
問題である。

［発明の目的］ 本発明は、上記従来技術の問題点に着目してなされたも
のであり、ＣＰＵがビットハンドリングしなくても、パ
ターンデータから色コードへの展開を可能にし、またそ
の色コードへの展開時間を短縮できる画像データ処理装
置を提供することを目的とするものである。

［発明の概要］ 本発明は、パターンデータを前景色の色コードまたは背
景色の色コードに迅速に展開するようにするために、前
景色の色コードを前景色レジスタに保持し、背景色の色
コードを背景色レジスタに保持し、パターンデータに応
じて、セレクタが、前景色の色コードまたは背景色の色
コードを選択出力するものである。

また、本発明は、展開された色コードを、表示メモリへ
自動的に書込むようにするために、表示メモリへ書込む
ための書込みアドレスカウンタと、長さカウンタとタイ
ミングコントローラとを有するものである。

［発明の実施例］ 第１図は、本発明の一実施例を示すブロック図である。

この実施例が、第９図に示す従来例と異なる主な点は、
色コード展開回路１０を追加した点である。

上記実施例において、色コード展開をする必要が生じた
ときに、ＣＰＵ６０ａが、必要な情報を色コード展開回
路１０にセットする。これによって、タイミングコント
ローラ２１の制御のもとに、色コード展開回路１０が色
コード展開の動作を実行し、その得られた色コードが表
示メモリ４０へ書込まれる。したがって、従来のように
ＣＰＵ６０が色コード展開する場合よりも、その処理速
度が迅速になる。

なお、第９図に示した従来例において使用した部品と同
一の部品については、同一符号を付してその説明を省略
する。

第２図は、上記実施例において使用する色コード展開回
路を示す詳細ブロック図である。

前景色レジスタ１１は、前景色の色コードを保持するレ
ジスタであり、背景色レジスタ１２は、背景色の色コー
ドを保持するレジスタである。また、パターンシフトレ
ジスタ１３は、色コードに展開すべきパターンデータを
保持するとともに、上記パターンデータをシフトするレ
ジスタである。セレクタ１４は、シフトレジスタ１３の
上位ビットの内容に応じて、上記前景色の色コードまた
は上記背景色の色コードを選択出力するものである。

また、書込みアドレスカウンタ１５は、表示メモリ４０
への書込アドレスを保持するレジスタであり、長さカウ
ンタ１６は、色コードに展開すべきパターンデータの長
さ情報であって、画面の横−列の長さ情報を保持するカ
ウンタである。

次に、上記実施例の動作について説明する。

まず、ＣＰＵ６０ａは、展開すべき前景色の色コードお
よび背景色の色コードが与えられると、前景色の色コー
ドを前景色レジスタ１１にセットし、背景色の色コード
を背景色レジスタ１２にセラ　　ト　す　る　。

次に、上記パターンデータをパターンシフトレジスタ１
３にセットする。さらに、ＣＰＵ６０ａは、表示メモリ
４０に書込むべきアドレスを算出した後、このアドレス
値を書込みアドレスカウンタ１５にセットする。そして
、ＣＰＵ６０ａは、展開すべき横１ライン分のパターン
データを得、この１ラインの長さ情報を、長さカウンタ
１６にセットする。

上記長さカウンタ１６は、リセット信号によってその初
期値をオールｔ（−Ｈに設定される。

長さカウンタ１６がマイナスである間は、実行信号がタ
イミングコントローラ２１に与えられないので、色コー
ド展開の動作は停止したままでぃｌす る。

ここで、第１０１ｆｆｌのパターンに示しである８×８
ドツトのパターンについて、色コード展開する場合につ
いて説明する。

ＣＰＵ６０ａは、展開すべきパターンデータの数から１
を差し引いた値（ドツト数−１の値）を、長さカウンタ
１６にセットする。第１０図に示す場合は、横方向８ド
ツトであるので、長さカウンタ１６には、「７」をセッ
トする。その後、実行信号がタイミングコントローラ２
１に与えられて、動作が開始する。

その後、タイミングコントローラ２１　ハ、表示メモリ
４０をアクセス〒きるタイミングに合わせて、イネーブ
ル信号を送る。これによって、書込みアドレスカウンタ
１５の値が、表示メモリ用アドレスバス５１へ出力され
る。

これと並行して、パターンシフトレジスタ１３の上位ビ
ットの値に応じて、前景色レジスタ１１または背景色レ
ジスタ１２の値が、セレクタ１４によって選択される。

つまり、実施例においては、シフトレジスタ１３の上位
ビットが「１」の場合は、前景色が対応するとし、この
ときに、前景色レジスタ１２に保持されている背景色の
色コードｒｌｏ１０Ｊがセレクタ１４から出力される。

また、シフトレジスタ１３の上位ビットが「０」の場合
は、背景色が対応するとし、このときに、背景色レジス
タ１３に保持されている背景色の色コードｒｏｉ。

Ｏ」がセレクタ１４から出力される。

上記のようにして選択された各色コードのデータは、表
示メモリ用データバス５３に出力される。そして、タイ
ミングコントローラ２１が、表示メモリ４０にタイミン
グパルスを供給し、上記選択されたデータが表示メモリ
４０に書込まれる。

この後に、タイミングコントローラ２１は、カウントパ
ルスを出力し、書込みアドレスカウンタ１５のカウント
と、長さカウンタ１６のデクリメントとを行ない、パタ
ーンシフトレジスタ１３の左シフトを行なう。

パターンシフトレジスタ１３に保持された１ドツト分の
データ毎に、上記動作を繰り返し実行し、長さカウンタ
１６の値が「−１」になったときに、長さカウンタ１６
から実行信号が出力されなくなる。これによって、上記
色コード展開の動作が停止する。

ＣＰＵ６０ａは、長さカウンタ１６の値を読むか、また
は、実行信号によって生じる割込信号を知るか等の手段
を通じて、上記色コード展開動作の実行が停止されたこ
とを認識する。これによって、次に展開すべきパターン
データと、表示メモリ４０に書込むべきアドレスと、色
コードに変換すべき画面上の横一列の長さデータとを、
各カウンタ等にセットする。そして、上記データに基づ
いて、表示メモリ４０に１列分のデータを書込み、これ
らの動作を、必要な列分だけ繰り返して、１文字分の書
込みを完了する。

以上の説明においては、書込みアドレスカウンタ１５の
値と、表示メモリ４０における１ドツト分のメモリアド
レスとが、１対１に対応する場合について説明した。と
ころで、表示メモリ４０の１つのアドレスに、複数ドツ
トの情報を保持する場合もあり、この場合についても、
本発明を応用することができる。ただし、この場合は、
タイミングコントローラ２１に、所定の機能を追加する
ことが必要になる。しかし、これは、本発明に直接関係
しないので、その説明を省略する。

第３図は、タイミングコントローラ２１の詳細を示すブ
ロック図である。

第４図は、タイミングコントローラ２１の動作を示すタ
イミング図である。

表示メモリ４０のメモリサイクルは、２つのタイムスロ
ット（表示タイムスロットとＣＰＵタイムスロット）に
分けられる。

上記表示タイムスロットにおいては、常に、表示アドレ
スが表示アドレス回路３１またはパラレル−シリアル変
換回路３２から供給され、メモリサイクルの開始ととも
に１表示データを読出し、ロードパルス信号によって表
示コントローラ３０内のシフトレジスタ３２に取込む。

一方、ＣＰＵタイムスロットにおいては、ＣＰＵ６０ａ
から、ＣＰＵリクエスト信号およびＣＰＵライト信号が
受は付けられると、アクティブになる。

ＣＰＵのクロックとタイミングコントローラのクロック
とは、通常は、独立の発振器を有するので、タイミング
コントローラ２１から見ると、ＣＰＵリクエスト信号は
非同期に発生する。

タイミングコトローラ２１は、ＣＰＵリクエスト信号を
同期化し、待〉合わせを行なう。この待ち合わせのため
、にウェイト信号を返すことによりＣＰＵリクエストが
受けられるまで、ＣＰＵ６０ａの実行をウェイトさせる
。

ＣＰＵリクエストが受けられると、そのＣＰＵタイムス
ロットのメモリサイクルにおいて、ＣＰＵライト信号の
値に応じて、リードまたはライトが実行される。このメ
モリサイクルの実行中は、バッファイネーブル信号がオ
ンされるので、ＣＰＵからのアドレスが供給される。

ＣＰＵライト信号が「０」のときに、メモリからのリー
ドデータは、ＣＰＵ６０ａのデータバスへ伝えられる。

一方ＣＰＵライト信号が「１」のときには、パスディレ
クション信号が「１」になるので、ＣＰＵ６０ａのデー
タバスからデータが供給される。さらに、メモリライト
信号が表示メモリ４０に伝えられ、書込みが実行される
。

色コード展開回路１０からの実行信号は、ＣＰＵ６０ａ
からのＣＰＵリクエスト信号およびＣＰＵライト信号と
全く同様に、タイミングコントローラ２１で処理される
。ただし、ウェイト信号およびバッファイネーブル信号
は要求元がＣＰＵ６０ａではないので禁止される。その
代り、メモリライト信号のタイミング、でカウントパル
ス信号、バッファイネーブル信号のタイミングでイネー
ブル信号が色コード展開回路１０へ返される。

イネーブル信号によって、書込アドレスと色コードデー
タとを、それぞれのバスに出力する。これとともに、メ
モリウェイト信号によって書込みが実行され、書込み完
了と同時にカウントパルス信号によって各レジスタ、各
カウンタの内容を更新する。

長さカウンタに正の値がセットされると、実行信号が「
１」になる。ドツトパターンに対応した前景色背景色を
表示メモリ４０への色コードデータとする書込みが開始
される。１ドツト書込み毎に、長さカウンタはカウント
ダウンし、やがてｒＯＪになる。

長さカウンタがｒＯＪのときは１、まだ実行信号が出て
いるので、もう１回書込みが実行される。これによって
、長さカウンタは−１（ＦＦ）となり、実行信号が「０
」となって実行を停止する。結果として、長さカウンタ
１６にセットした値よりも１つ多い回数の実行が威され
る。この実行は総てタイミング発生回路ＴＧのタイミン
グに基づき実行されるので、待ち合わせの必要はない、
また、隣接するＣＰＵタイムスロットは総て有効に実行
されるので、非常に高速で処理が完了する。

上記タイミングコントローラの実施例で仲、ＣＰＵリク
エスト信号と実行信号を対等にしている（単にＯＲして
いる）ので、色コード展開が完了するまでは、表示メモ
リ４０をアクセスできない。

ＣＰＵリクエスト信号と実行信号との間で優先度によっ
て制御するようなタイミングコントローラにすれば、色
コード展開実行中にもＣＰＵアクセスを可能にすること
が容易に実現できる。

第５図は、本発明の他の実施例を示すブロック図であり
、第６図は、第５図に示した色コード展開回路の詳細を
示す図である。

この実施例は、第１図に示す実施例から、書込みアドレ
スカウンタ１５と、長さカウンタ１６とを省略したもの
である。この場合、書込みアドレスカウンタ１５と長さ
カウンタ１６との機能は、ＣＰＵ６０ａが発揮すること
になる。

すなわ−ち、色コード展開における連続自動実行は、Ｃ
ＰＵ６０　ａが実行し、カウンタ１５．１６を除いた色
コード展開回路１０ａでは、単純な色コードの展開のみ
を実行するようにする。このようにした場合、ＣＰＵ６
０ａの役割は少々増えるが、システム全体としての性能
は、従来よりも向上することになる。

第７図は、本発明の別の実施例を示すブロック図である
。

この実施例は、第２図に示す色コード展開回路１０にお
いて、パターンシフトレジスタ１３の代りに、パターン
データレジスタ１３ａとデータセレクタ１３ｂとを設け
たものである。

パターンデータレジスタｆ３ａは、色コードに展開すべ
きパターンデータを保持するものであり、データセレク
タ１３ｂは、パターンデータレジスタ１３ａからのパタ
ーンデータを、順次選択するものである。また、コード
セレクタ１４ａは、データセレクタ１３ｂの出力に応じ
て、前景色の色コードまたは背景色の色コードを選択す
るセレクタである。

第７図に示した色コード展開回路ｔａｂの動作は、第２
図に示した色コード展開回路１０と、基本的には同じで
ある。異なる点は、パターンデータレジスタ１３ａがＣ
ＰＵ６０ａからパターンデ−タを受けとり保持し、その
パターンデータの上位ビットから１ビツトづつ、データ
セレクタ１３ｂが出力し、この出力ビットに基づいて、
前景色または背景色がコードセレクタ１４ａで選択され
る点である。なお、データセレクタ１３ｂは、長さカウ
ンタ１６の出力信号に応じて、パターンデータの中から
１ビツトづつ出力するので、パターンデータレジスタ１
３ａの中間点からでも、色コードへの変換を開始できる
。

第８図は、第７図に示した実施例の変形例を示すブロッ
ク図である。

第８図の実施例は、第７図に示す実施例から、書込みア
ドレスカウンタ１５と、長さカウンタ１６とを省略し、
ビット位置ガウンタ１７を追加したものである。この場
合、書込みアドレスカウンタ１５と長さカウンタ１６と
の機能は、ＣＰＵ６０ａが発揮することになる。

すなわち、色コード展開における連続自動実行は、Ｃ４
’Ｕ６０ａが実行し、カウンタ１５．１６を除いた色コ
ード展開回路１０ｃでは、単純な色コードの展開のみを
実行するようにする。このようにした場合、Ｃ４’Ｕ６
０ａの役割は少々増えるが、システム全体としての性能
は、従来よりも向上すること□になる。

なお、上記ｃｙ）ＣＰＵ６０ａは、汎用のＣＰＵではな
く、表示処理専用のビデオプロセス用ＣＰＵであっても
よい。また、キャラクタフォントＲＯ’Ｍ８０は、フル
ノアベットフォント、漢字フォノ　　′□ト、または、
特殊コード用のフォントであってもよい。

［発明の効果］ 本発明によれば、パターンデータから色コードへの展開
動作が迅速に行なわれるという効果を有する。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すブロック図である。 第２図は、上記実施例において使用される色コ　　　；
−ド展開回路を示すブロック図であ“る。 第３図は、上記実施例におけるタイミングコントローラ
を示す回路図である。 第４図は、第３図に示すタイミングコトローラの動作を
示すタイミング図である。 第５図は、本発明の他の実施例を示すブロック図である
。 第６図は、第５図に示す実施例における色コード展開回
路を示すブロック図である。 第７図は、本発明の別の実施例を示す色コード展開回路
のブロック図である。 第８図は、第７図に示す実施例の変形例を示すブロック
図である。 第９図は、画像データ処理装置の従来例を示すブロック
図である。 第１０図は、色コード展開の説明図である。 １０．１０ａ、１０ｂ、１０ｃ、　１０ｄ−・−色コー
ド展開回路、 １１・・・前景色レジスタ、 １２・・・背景色レジスタ、 １３・・・パターンシフトレジスタ、 １３ａ・・・パターンデータレジスタ、１３ｂ・・・デ
ータセレクタ、 １４・・・セレクタ、 １４ａ・・・コードセレクタ、 １５・・・書込みアドレスカウンタ、 １６・・・長さカウンタ、 ２１・・・タイミングコトローラ、 ３０・・・表示コントローラ、 ６０　ａ　・−ＣＰ　Ｕ、 特許出願人　　　株式会社アスキー 手続補正書 昭和６１年８月２７日 特許庁長官　黒　１）　明　雄　殿 １、事件の表示 昭和６０年特許願第１２５，７９３号 ２、発明の名称 画像データ処理装置 ３、補正をする者 事件との関係　　特許出願人 住　所　　　　　東京都港区南青山５丁目１１番５号名
　称　　　　　株式会社　アスキー 代表者　郡司　明部 ５、補正命令の日付　　　　自発補正 ６、補正の対象 図面 Ｌ　　　　　　’＋−

Claims (3)

【特許請求の範囲】
1. （１）前景色の色コードを保持する前景色レジスタと； 背景色の色コードを保持する背景色レジスタと； 色コードに展開すべきパターンデータを保持するパター
   ンデータレジスタと； 前記パターンデータを、順次選択するデータセレクタと
   ； このデータセレクタの出力に応じて、前記前景色の色コ
   ードまたは前記背景色の色コードを選択するコードセレ
   クタと； を有することを特徴とする画像データ処理装置。
2. （２）前景色の色コードを保持する前景色レジスタと； 背景色の色コードを保持する背景色レジスタと； 色コードに展開すべきパターンデータを保持するパター
   ンデータレジスタと； 前記パターンデータを、順次選択するデータセレクタと
   ； このデータセレクタの出力に応じて、前記前景色の色コ
   ードまたは前記背景色の色コードを選択するコードセレ
   クタと； 表示メモリへの書込みアドレスを保持する書込みアドレ
   スカウンタと； 前記パターンデータの画面上における一列の長さ情報を
   保持する長さカウンタと； を有することを特徴とする画像データ処理装置。
3. （３）特許請求の範囲第２項において、 前記表示メモリへの書込みタイミングと、前記書込みア
   ドレスカウンタのカウントタイミングと、前記データセ
   レクタのセレクトタイミングと、前記長さカウンタのカ
   ウントタイミングとを発生するタイミングコントローラ
   を有することを特徴とする画像データ処理装置。