JPH075870A - 表示制御システム - Google Patents
表示制御システムInfo
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- JPH075870A JPH075870A JP5147984A JP14798493A JPH075870A JP H075870 A JPH075870 A JP H075870A JP 5147984 A JP5147984 A JP 5147984A JP 14798493 A JP14798493 A JP 14798493A JP H075870 A JPH075870 A JP H075870A
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- Japan
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- mode
- display
- memory
- clock
- data
- Prior art date
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- Pending
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-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/40—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which both a pattern determined by character code and another pattern are displayed simultaneously, or either pattern is displayed selectively, e.g. with character code memory and APA, i.e. all-points-addressable, memory
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】
【目的】テキストモードにおけるCPUの描画処理性能
の向上を図る。 【構成】CPU1によって指定される表示モードがグラ
フィクスモードであるかテキストモードであるかに応じ
て画像メモリ25のアクセスモードが切り替えられ、テ
キストモードにおいては、シングルリードサイクルによ
るランダムアクセスがビデオクロックに同期したタイミ
ングで実行されて文字コードおよびアトリビュートの読
み出しと文字フォントの読み出しが1キャラクタ単位で
交互に行われる。これにより、画面リフレッシュのため
に画像メモリ25が占有される時間が短縮され、その分
だけCPU1による描画時間を増加させることができ
る。また、ディスプレイコントローラ10全体がビデオ
クロック同期回路となるので、回路間の同期化のための
機能が不要となり制御の簡単化も図ることができる。
の向上を図る。 【構成】CPU1によって指定される表示モードがグラ
フィクスモードであるかテキストモードであるかに応じ
て画像メモリ25のアクセスモードが切り替えられ、テ
キストモードにおいては、シングルリードサイクルによ
るランダムアクセスがビデオクロックに同期したタイミ
ングで実行されて文字コードおよびアトリビュートの読
み出しと文字フォントの読み出しが1キャラクタ単位で
交互に行われる。これにより、画面リフレッシュのため
に画像メモリ25が占有される時間が短縮され、その分
だけCPU1による描画時間を増加させることができ
る。また、ディスプレイコントローラ10全体がビデオ
クロック同期回路となるので、回路間の同期化のための
機能が不要となり制御の簡単化も図ることができる。
Description
【0001】
【産業上の利用分野】この発明はパーソナルコンピュー
タの表示制御システムに関し、特にグラフィクスモード
とテキストモードの2つの表示モードを持つ表示制御シ
ステムに関する。
タの表示制御システムに関し、特にグラフィクスモード
とテキストモードの2つの表示モードを持つ表示制御シ
ステムに関する。
【0002】
【従来の技術】一般に、パーソナルコンピュータのディ
スプレイコントローラは、グラフィクスモードとテキス
トモードの2つの表示モードを有している。グラフィク
スモードは画像メモリ上に格納されたイメージデータを
コンピュータのディスプレイモニタに表示するモードで
あり、またテキストモードは画像メモリ上の文字コード
の配列に合わせて文字フォントをディスプレイモニタに
表示するモードである。これらグラフィクスモードおよ
びテキストモードのどちらにおいても、画像メモリから
読み出されたデータはディスプレイコントローラ内の表
示制御回路によってビデオ信号に変換されてディスプレ
イモニタに出力される。この場合、表示制御回路はビデ
オクロックに同期して動作する。このビデオクロックは
ビデオ信号をディスプレイモニタにドット単位で出力す
るための同期信号であり、その周波数はディスプレイモ
ニタの表示タイミングによって決定される。
スプレイコントローラは、グラフィクスモードとテキス
トモードの2つの表示モードを有している。グラフィク
スモードは画像メモリ上に格納されたイメージデータを
コンピュータのディスプレイモニタに表示するモードで
あり、またテキストモードは画像メモリ上の文字コード
の配列に合わせて文字フォントをディスプレイモニタに
表示するモードである。これらグラフィクスモードおよ
びテキストモードのどちらにおいても、画像メモリから
読み出されたデータはディスプレイコントローラ内の表
示制御回路によってビデオ信号に変換されてディスプレ
イモニタに出力される。この場合、表示制御回路はビデ
オクロックに同期して動作する。このビデオクロックは
ビデオ信号をディスプレイモニタにドット単位で出力す
るための同期信号であり、その周波数はディスプレイモ
ニタの表示タイミングによって決定される。
【0003】画像メモリのアクセスは、ディスプレイコ
ントローラ内のメモリ制御回路によって制御される。メ
モリ制御回路による画像メモリのアクセスには、CPU
による描画処理のために行われるアクセスと、画面リフ
レッシュのために画像メモリからデータを読み出すため
のアクセスとがある。
ントローラ内のメモリ制御回路によって制御される。メ
モリ制御回路による画像メモリのアクセスには、CPU
による描画処理のために行われるアクセスと、画面リフ
レッシュのために画像メモリからデータを読み出すため
のアクセスとがある。
【0004】表示画面の解像度が高くなると、その分だ
け多くのデータを画像メモリから読み出すことが必要と
される。特に、グラフィクスデータについては1ドット
当たりのビット数が多いので、画像メモリからのデータ
読み出しに多くの時間を要する。
け多くのデータを画像メモリから読み出すことが必要と
される。特に、グラフィクスデータについては1ドット
当たりのビット数が多いので、画像メモリからのデータ
読み出しに多くの時間を要する。
【0005】この場合、画面リフレッシュのために画像
メモリが占有されてしまう時間が増大されるので、画像
メモリのデータ書き替えのためにCPUが画像メモリを
使用できる時間が制限されてしまう。これは、CPUの
描画性能を低下させる大きな原因となる。
メモリが占有されてしまう時間が増大されるので、画像
メモリのデータ書き替えのためにCPUが画像メモリを
使用できる時間が制限されてしまう。これは、CPUの
描画性能を低下させる大きな原因となる。
【0006】そこで、最近のディスプレイコントローラ
においては、グラフィクスモードにおれる画像メモリか
らのデータ読み出し速度の向上を図るために、ページモ
ードリードサイクルと、メモリ制御専用のメモリクロッ
クが利用されている。
においては、グラフィクスモードにおれる画像メモリか
らのデータ読み出し速度の向上を図るために、ページモ
ードリードサイクルと、メモリ制御専用のメモリクロッ
クが利用されている。
【0007】ページモードリードサイクルは画像メモリ
のロウアドレス上に連続して格納されている複数のデー
タを連続的に読み出すシリアルアクセスモードであり、
このモードを利用すると多くのグラフィクスデータを画
像メモリから高速に読み出すことができる。
のロウアドレス上に連続して格納されている複数のデー
タを連続的に読み出すシリアルアクセスモードであり、
このモードを利用すると多くのグラフィクスデータを画
像メモリから高速に読み出すことができる。
【0008】また、メモリクロックの周波数はビデオク
ロックの周期数に関係なく画像メモリの性能のみによっ
て規定できるので、ビデオクロックの周期数よりも高く
設定することができる。このため、メモリクロックによ
ってメモリ制御回路を駆動することにより、画像メモリ
からのグラフィクスデータの読み出し速度をさらに向上
させることができる。
ロックの周期数に関係なく画像メモリの性能のみによっ
て規定できるので、ビデオクロックの周期数よりも高く
設定することができる。このため、メモリクロックによ
ってメモリ制御回路を駆動することにより、画像メモリ
からのグラフィクスデータの読み出し速度をさらに向上
させることができる。
【0009】したがって、ページモードリードサイクル
およびメモリクロックの使用によって、グラフィクスモ
ードにおいては画面リフレッシュのために画像メモリが
占有される時間が少なくなり、その分、CPUによる描
画処理の時間を増加させることが可能となる。
およびメモリクロックの使用によって、グラフィクスモ
ードにおいては画面リフレッシュのために画像メモリが
占有される時間が少なくなり、その分、CPUによる描
画処理の時間を増加させることが可能となる。
【0010】しかしながら、従来のディスプレイコント
ローラにおいては、このようなページモードリードサイ
クルおよびメモリクロックを使用した画像メモリのシリ
アルアクセスは、グラフィクスモード/テキストモード
の区別に関係なく行われていた。
ローラにおいては、このようなページモードリードサイ
クルおよびメモリクロックを使用した画像メモリのシリ
アルアクセスは、グラフィクスモード/テキストモード
の区別に関係なく行われていた。
【0011】このため、グラフィクスモードにおいては
読み出し速度を向上させることはできるものの、テキス
トモードにおいてはかえって読みだし速度が低下される
等の欠点があった。
読み出し速度を向上させることはできるものの、テキス
トモードにおいてはかえって読みだし速度が低下される
等の欠点があった。
【0012】以下、図5および図6を参照して、テキス
トモードにおけるページモードリードサイクルおよびメ
モリクロックを使用した画像メモリアクセス動作を説明
する。
トモードにおけるページモードリードサイクルおよびメ
モリクロックを使用した画像メモリアクセス動作を説明
する。
【0013】図5は画像メモリをアクセス制御するメモ
リ制御回路の構成を概念的に示すものであり、また図6
は画像メモリのアクセスタイミングを示すタイミングチ
ャートである。
リ制御回路の構成を概念的に示すものであり、また図6
は画像メモリのアクセスタイミングを示すタイミングチ
ャートである。
【0014】テキストモードにおいては、画像メモリ5
0を構成する4つのマップ(MAP0〜MAP3)のう
ちでMAP0,MAP1,MAP2が使用され、MAP
3は使用されない。MAP0には文字コード(Cod
e)、MAP1にはアトリビュート(ATT.)、MA
P3には文字フォント(Font)が格納されている。
0を構成する4つのマップ(MAP0〜MAP3)のう
ちでMAP0,MAP1,MAP2が使用され、MAP
3は使用されない。MAP0には文字コード(Cod
e)、MAP1にはアトリビュート(ATT.)、MA
P3には文字フォント(Font)が格納されている。
【0015】ディスプレイモニタにテキストデータを表
示する場合、まず、画像メモリ50のMAP0,MAP
1がページモードリードサイクルによってシリアルアク
セスされる。このページモードリードサイクルにおいて
は、1つのロウアドレスRAに対して複数のカラムアド
レスCAが連続して発生され、それがMAP0,MAP
1に供給される。これにより、MAP0からは文字コー
ドが連続して読み出され、MAP1からはアトリビュー
トが連続して読み出される。これら文字コードおよびア
トリビュートは、FIFOバッファ57に順次書き込ま
れる。
示する場合、まず、画像メモリ50のMAP0,MAP
1がページモードリードサイクルによってシリアルアク
セスされる。このページモードリードサイクルにおいて
は、1つのロウアドレスRAに対して複数のカラムアド
レスCAが連続して発生され、それがMAP0,MAP
1に供給される。これにより、MAP0からは文字コー
ドが連続して読み出され、MAP1からはアトリビュー
トが連続して読み出される。これら文字コードおよびア
トリビュートは、FIFOバッファ57に順次書き込ま
れる。
【0016】FIFOバッファ57が一杯になると、そ
のFIFOバッファ57からは文字コードおよびアトリ
ビュートが読み出され、それぞれラッチ回路59,60
にラッチされる。ラッチされた文字コードは、MAP2
をアクセスするためのフォントアドレスとして使用され
る。
のFIFOバッファ57からは文字コードおよびアトリ
ビュートが読み出され、それぞれラッチ回路59,60
にラッチされる。ラッチされた文字コードは、MAP2
をアクセスするためのフォントアドレスとして使用され
る。
【0017】次いで、そのフォントアドレスを使用した
シングルリードサイクルが実行され、フォントアドレス
に対応するロウアドレスRAおよびカラムアドレスCA
がMAP2に供給される。これにより、MAP2はシン
グルリードサイクルによってランダムアクセスされ、フ
ォントアドレスで指定される文字フォントパターンの1
ラスタ分に相当するフォントデータが読み出される。こ
のフォントデータはラッチ回路61にラッチされる。ま
た、これと同じタイミングで、ラッチ回路60のアトリ
ビュートがラッチ回路62に転送され、そこにラッチさ
れる。この後、それらフォントデータとアトリビュート
にしたがって1ドット単位でビデオデータが生成され
る。
シングルリードサイクルが実行され、フォントアドレス
に対応するロウアドレスRAおよびカラムアドレスCA
がMAP2に供給される。これにより、MAP2はシン
グルリードサイクルによってランダムアクセスされ、フ
ォントアドレスで指定される文字フォントパターンの1
ラスタ分に相当するフォントデータが読み出される。こ
のフォントデータはラッチ回路61にラッチされる。ま
た、これと同じタイミングで、ラッチ回路60のアトリ
ビュートがラッチ回路62に転送され、そこにラッチさ
れる。この後、それらフォントデータとアトリビュート
にしたがって1ドット単位でビデオデータが生成され
る。
【0018】このように、テキストモードにおいては、
MAP0,MAP1のアクセスをページモードリードサ
イクルで行い、その後、MAP2をシングルリードサイ
クルでアクセスする必要がある。シングルリードサイク
ルはページモードリードサイクルで連続して読み出され
た文字コードの数だけ繰り返し行われるので、ページモ
ードリードサイクルで読み出される文字コードの数が増
えるほどシングルリードサイクルの実行期間は長くな
る。
MAP0,MAP1のアクセスをページモードリードサ
イクルで行い、その後、MAP2をシングルリードサイ
クルでアクセスする必要がある。シングルリードサイク
ルはページモードリードサイクルで連続して読み出され
た文字コードの数だけ繰り返し行われるので、ページモ
ードリードサイクルで読み出される文字コードの数が増
えるほどシングルリードサイクルの実行期間は長くな
る。
【0019】また、MAP2に対するシングルリードサ
イクルの実行期間中は、MAP0,1に対するページモ
ードリードサイクルは実行できない。なぜなら、ページ
モードリードサイクルの1サイクルは比較的長いので、
シングルリードサイクルの空き時間にページモードリー
ドサイクルを挿入することはできないためである。
イクルの実行期間中は、MAP0,1に対するページモ
ードリードサイクルは実行できない。なぜなら、ページ
モードリードサイクルの1サイクルは比較的長いので、
シングルリードサイクルの空き時間にページモードリー
ドサイクルを挿入することはできないためである。
【0020】したがって、テキストモードにおいては、
ページモードリードサイクルを利用すると、MAP2だ
けをシングルリードサイクルでアクセスしている時間が
非常に長くなる。このため、かえってデータ読み出し速
度の低下を招くことになる。
ページモードリードサイクルを利用すると、MAP2だ
けをシングルリードサイクルでアクセスしている時間が
非常に長くなる。このため、かえってデータ読み出し速
度の低下を招くことになる。
【0021】
【発明が解決しようとする課題】従来では、表示モード
がテキストモードかグラフィクスモードかに拘らず画像
メモリをページモードリードサイクルによってシリアル
アクセスしていたので、テキストモードにおいては、文
字コードおよびアドリビュートの読み出しのためにペー
ジモードリードサイクルを実行した後、文字フォント読
み出しのためにランダムアクセスを何共も繰り返し行う
必要があった。この場合、ページモードリードサイクル
によって読み出されたすべての文字コードに対応する文
字フォント読み出しが終了するまで、次ぎのページモー
ドリードサイクルの実行は待たされる。このため、かえ
ってデータ読み出しのために画像メモリを占有する時間
が長くなり、CPUに画像メモリの制御を渡すことがで
きる時間が短くなる欠点があった。
がテキストモードかグラフィクスモードかに拘らず画像
メモリをページモードリードサイクルによってシリアル
アクセスしていたので、テキストモードにおいては、文
字コードおよびアドリビュートの読み出しのためにペー
ジモードリードサイクルを実行した後、文字フォント読
み出しのためにランダムアクセスを何共も繰り返し行う
必要があった。この場合、ページモードリードサイクル
によって読み出されたすべての文字コードに対応する文
字フォント読み出しが終了するまで、次ぎのページモー
ドリードサイクルの実行は待たされる。このため、かえ
ってデータ読み出しのために画像メモリを占有する時間
が長くなり、CPUに画像メモリの制御を渡すことがで
きる時間が短くなる欠点があった。
【0022】この発明はこのような点に鑑みてなされた
もので、表示モードがグラフィクスモードであるかテキ
ストモードであるかに応じて画像メモリのアクセスモー
ドを切り替えて常に適切な画像メモリアクセスを行える
ようにし、十分な描画性能を実現することができる表示
制御装置を提供することを目的とする。
もので、表示モードがグラフィクスモードであるかテキ
ストモードであるかに応じて画像メモリのアクセスモー
ドを切り替えて常に適切な画像メモリアクセスを行える
ようにし、十分な描画性能を実現することができる表示
制御装置を提供することを目的とする。
【0023】
【課題を解決するための手段および作用】この発明によ
る表示制御システムは、テキストデータおよび文字フォ
ント、またはグラフィクスデータが格納される画像メモ
リと、ホストCPUから指示された表示モードがグラフ
ィクスモードおよびテキストモードのいずれのモードで
あるかを判別する表示モード判別手段と、前記表示モー
ド判別手段の判別結果に応じて動作制御され、グラフィ
クスモードにおいてはページモードのシリアルアクセス
を実行して前記画像メモリにアドレス順に格納されてい
る複数のグラフィクスデータを連続的に読み出し、テキ
ストモードにおいてはランダムアクセスを実行して前記
画像メモリに格納されているテキストデータと文字フォ
ントとを交互に読み出すメモリ制御手段と、このメモリ
制御手段によって前記画像メモリから読み出されたデー
タをビデオデータに変換してディスプレイに出力する表
示制御手段とを具備することを特徴とする。
る表示制御システムは、テキストデータおよび文字フォ
ント、またはグラフィクスデータが格納される画像メモ
リと、ホストCPUから指示された表示モードがグラフ
ィクスモードおよびテキストモードのいずれのモードで
あるかを判別する表示モード判別手段と、前記表示モー
ド判別手段の判別結果に応じて動作制御され、グラフィ
クスモードにおいてはページモードのシリアルアクセス
を実行して前記画像メモリにアドレス順に格納されてい
る複数のグラフィクスデータを連続的に読み出し、テキ
ストモードにおいてはランダムアクセスを実行して前記
画像メモリに格納されているテキストデータと文字フォ
ントとを交互に読み出すメモリ制御手段と、このメモリ
制御手段によって前記画像メモリから読み出されたデー
タをビデオデータに変換してディスプレイに出力する表
示制御手段とを具備することを特徴とする。
【0024】この表示制御システムにおいては、表示モ
ードがグラフィクスモードであるかテキストモードであ
るかに応じて画像メモリのアクセスモードが切り替えら
れ、グラフィクスモードについてのみページモードリー
ドサイクルによるシリアルアクセスが実行され、テキス
トモードにおいてはシングルリードサイクルによるラン
ダムアクセスが実行される。このランダムアクセスで
は、文字コードおよびアトリビュートの読み出しと文字
フォントの読み出しとが1キャラクタ単位で交互に行わ
れる。これにより、テキストモードにおいて画面リフレ
ッシュのために画像メモリが占有される時間が短縮さ
れ、その分だけCPUによる描画時間を増加させること
ができる。
ードがグラフィクスモードであるかテキストモードであ
るかに応じて画像メモリのアクセスモードが切り替えら
れ、グラフィクスモードについてのみページモードリー
ドサイクルによるシリアルアクセスが実行され、テキス
トモードにおいてはシングルリードサイクルによるラン
ダムアクセスが実行される。このランダムアクセスで
は、文字コードおよびアトリビュートの読み出しと文字
フォントの読み出しとが1キャラクタ単位で交互に行わ
れる。これにより、テキストモードにおいて画面リフレ
ッシュのために画像メモリが占有される時間が短縮さ
れ、その分だけCPUによる描画時間を増加させること
ができる。
【0025】したがって、表示モードに適した画像メモ
リアクセスを行えるようになり、テキストモードにおい
ても画像メモリからのデータ読み出し速度を速めること
ができる。このため、描画のためにCPUに画像メモリ
の制御を渡すことができる時間が増加され、描画性能の
向上することができる。
リアクセスを行えるようになり、テキストモードにおい
ても画像メモリからのデータ読み出し速度を速めること
ができる。このため、描画のためにCPUに画像メモリ
の制御を渡すことができる時間が増加され、描画性能の
向上することができる。
【0026】また、この発明の表示制御システムは、テ
キストモードにおいてはメモリ制御手段への入力クロッ
クをメモリクロックからビデオクロックに切り替え、画
像メモリをビデオクロックに同期したタイミングでラン
ダムアクセスすることを第2の特徴とする。
キストモードにおいてはメモリ制御手段への入力クロッ
クをメモリクロックからビデオクロックに切り替え、画
像メモリをビデオクロックに同期したタイミングでラン
ダムアクセスすることを第2の特徴とする。
【0027】テキストモードにおいては画像メモリはラ
ンダムアクセスされるが、この場合には、メモリクロッ
クとビデオクロックのどちらを使用してもCPUに渡せ
る描画時間はさほど変わらない。このため、この表示制
御システムにおいては、テキストモードではビデオクロ
ックが使用される。ビデオクロックが使用された場合に
は、画像メモリからのデータ読み出しタイミングと表示
制御手段の動作タイミングが一致されるので、同期のた
めのデータバッファ等を設ける必要が無くなり、制御の
簡単化が図れる。また、メモリクロック発生手段をディ
スエーブルできるので、その分だけ電力消費を低減する
ことが可能となる。
ンダムアクセスされるが、この場合には、メモリクロッ
クとビデオクロックのどちらを使用してもCPUに渡せ
る描画時間はさほど変わらない。このため、この表示制
御システムにおいては、テキストモードではビデオクロ
ックが使用される。ビデオクロックが使用された場合に
は、画像メモリからのデータ読み出しタイミングと表示
制御手段の動作タイミングが一致されるので、同期のた
めのデータバッファ等を設ける必要が無くなり、制御の
簡単化が図れる。また、メモリクロック発生手段をディ
スエーブルできるので、その分だけ電力消費を低減する
ことが可能となる。
【0028】
【実施例】以下、図面を参照してこの発明の実施例を説
明する。まず、図1を参照して、この発明の一実施例に
係わる表示制御装置のシステム全体の構成を説明する。
この表示制御システム4は、例えば、640×480ド
ット256色表示等の表示モードを持つVGA(Video
Graphics Array)仕様の表示制御システムであ
り、バスコネクタ3を介してポータブルコンピュータの
システムバス2に接続される。この表示制御システム4
は、ポータブルコンピュータ本体に標準装備されるフラ
ットパネルディスプレイ40およびオプション接続され
るカラーCRTディスプレイ50双方に対する表示制御
を行なう。
明する。まず、図1を参照して、この発明の一実施例に
係わる表示制御装置のシステム全体の構成を説明する。
この表示制御システム4は、例えば、640×480ド
ット256色表示等の表示モードを持つVGA(Video
Graphics Array)仕様の表示制御システムであ
り、バスコネクタ3を介してポータブルコンピュータの
システムバス2に接続される。この表示制御システム4
は、ポータブルコンピュータ本体に標準装備されるフラ
ットパネルディスプレイ40およびオプション接続され
るカラーCRTディスプレイ50双方に対する表示制御
を行なう。
【0029】表示制御システム4には、ディスプレイコ
ントローラ10および画像メモリ25が設けられてい
る。これらディスプレイコントローラおよび画像メモリ
25は、図示しない回路基板上に搭載されている。
ントローラ10および画像メモリ25が設けられてい
る。これらディスプレイコントローラおよび画像メモリ
25は、図示しない回路基板上に搭載されている。
【0030】ディスプレイコントローラ10はゲートア
レイによって実現されるLSIであり、この表示制御シ
ステム4の主要部を成す。このディスプレイコントロー
ラ10は、バスコネクタ3およびシステムバス2を介し
てポータブルコンピュータのCPU1に結合されてお
り、CPU1からの要求に応じて画像メモリ25への描
画を行う。また、ディスプレイコントローラ10は、画
像メモリ25に描画されたデータをビデオデータに変換
してフラットパネルディスプレイ40またはカラーCR
Tディスプレイ50に出力し、それらの画面リフレッシ
ュを行う。
レイによって実現されるLSIであり、この表示制御シ
ステム4の主要部を成す。このディスプレイコントロー
ラ10は、バスコネクタ3およびシステムバス2を介し
てポータブルコンピュータのCPU1に結合されてお
り、CPU1からの要求に応じて画像メモリ25への描
画を行う。また、ディスプレイコントローラ10は、画
像メモリ25に描画されたデータをビデオデータに変換
してフラットパネルディスプレイ40またはカラーCR
Tディスプレイ50に出力し、それらの画面リフレッシ
ュを行う。
【0031】画像メモリ25は、フラットパネルディス
プレイ40またはカラーCRTディスプレイ50に表示
するための表示データを記憶するものであり、例えば2
つのDRAMチップから構成されている。この画像メモ
リ25には4つのマップ(MAP0〜MAP3)が定義
されており、MAP0,MAP1は一方のDRAMによ
って実現され、MAP2,MAP3は他方のDRAMに
よって実現されている。
プレイ40またはカラーCRTディスプレイ50に表示
するための表示データを記憶するものであり、例えば2
つのDRAMチップから構成されている。この画像メモ
リ25には4つのマップ(MAP0〜MAP3)が定義
されており、MAP0,MAP1は一方のDRAMによ
って実現され、MAP2,MAP3は他方のDRAMに
よって実現されている。
【0032】画像メモリ25は、メモリデータMD31
−0に対応する32ビット幅のデータ入出力ポートを持
つ。この場合、MAP0はメモリデータMD7−0、M
AP1はMD15−8、MAP2はMD23−16、M
AP3はMD31−24に対応する。また、これらMA
P0〜MAP3はメモリアドレス(MA9−0)によっ
て共通にアドレッシングされる。
−0に対応する32ビット幅のデータ入出力ポートを持
つ。この場合、MAP0はメモリデータMD7−0、M
AP1はMD15−8、MAP2はMD23−16、M
AP3はMD31−24に対応する。また、これらMA
P0〜MAP3はメモリアドレス(MA9−0)によっ
て共通にアドレッシングされる。
【0033】メモリ制御信号(ロウアドレスストローブ
信号RAS,カラムアドレスストローブ信号CAS,ラ
イトイネーブル信号WE,アウトプットイネーブル信号
OE)は2種類用意されており、ARAS,ACAS,
AWE,AOEはMAP0,MAP1が実現される一方
のDRAMの制御信号として使用され、BRAS,BC
AS,BWE,BOEはMAP2,MAP3が実現され
る他方のDRAMの制御信号として使用される。
信号RAS,カラムアドレスストローブ信号CAS,ラ
イトイネーブル信号WE,アウトプットイネーブル信号
OE)は2種類用意されており、ARAS,ACAS,
AWE,AOEはMAP0,MAP1が実現される一方
のDRAMの制御信号として使用され、BRAS,BC
AS,BWE,BOEはMAP2,MAP3が実現され
る他方のDRAMの制御信号として使用される。
【0034】グラフィクスモードにおいては、グラフィ
クスデータがメモリプレーン方式によって画像メモリ2
5に描画される。このメモリプレーン方式は、4つのマ
ップ(MAP0〜MAP3)を全て使用し、それらマッ
プに各ピクセルの色情報を割り当てる方式である。この
場合、1ピクセルは、各マップ毎に1ビットづつの合計
4ビットのデータ(4ビット/ピクセル)によって表現
される。画像メモリ25のデータ入出力ポートは32ビ
ット幅であるので、1回のリードアクセスで4ビット/
ピクセルのグラフィクスデータが8ドット分読み出され
る。
クスデータがメモリプレーン方式によって画像メモリ2
5に描画される。このメモリプレーン方式は、4つのマ
ップ(MAP0〜MAP3)を全て使用し、それらマッ
プに各ピクセルの色情報を割り当てる方式である。この
場合、1ピクセルは、各マップ毎に1ビットづつの合計
4ビットのデータ(4ビット/ピクセル)によって表現
される。画像メモリ25のデータ入出力ポートは32ビ
ット幅であるので、1回のリードアクセスで4ビット/
ピクセルのグラフィクスデータが8ドット分読み出され
る。
【0035】また、テキストモードにおいては、文字コ
ード、アトリビュート、および文字フォントデータが画
像メモリ25に格納される。テキストモードでは、画像
メモリ25に定義された4つのマップ(MAP0〜MA
P3)の内の3つのマップ(MAP0〜MAP2)が使
用される。表示対象の1画面分の文字コードはMAP0
に格納され、それに対応する1画面分のアトリビュート
はMAP1に格納される。1文字分のテキストデータ
は、8ビットの文字コードと8ビットのアトリビュート
から構成される合計2バイトのデータサイズを有してい
る。8ビットのアトリビュートデータは、フォアグラン
ドの色(文字色)を指定する4ビットデータ(bit0
〜bit3)とバックグランドの色(背景色)を指定す
る4ビットデータ(bit4〜bit7)を含んでい
る。フォアグランドの色(文字色)を指定する4ビット
データ(bit0〜bit3)の内、bit3のデータ
は文字種の選択あるいは文字色の高輝度指定のためにも
使用される。
ード、アトリビュート、および文字フォントデータが画
像メモリ25に格納される。テキストモードでは、画像
メモリ25に定義された4つのマップ(MAP0〜MA
P3)の内の3つのマップ(MAP0〜MAP2)が使
用される。表示対象の1画面分の文字コードはMAP0
に格納され、それに対応する1画面分のアトリビュート
はMAP1に格納される。1文字分のテキストデータ
は、8ビットの文字コードと8ビットのアトリビュート
から構成される合計2バイトのデータサイズを有してい
る。8ビットのアトリビュートデータは、フォアグラン
ドの色(文字色)を指定する4ビットデータ(bit0
〜bit3)とバックグランドの色(背景色)を指定す
る4ビットデータ(bit4〜bit7)を含んでい
る。フォアグランドの色(文字色)を指定する4ビット
データ(bit0〜bit3)の内、bit3のデータ
は文字種の選択あるいは文字色の高輝度指定のためにも
使用される。
【0036】また、MAP2には、8種類のフォントセ
ットが格納される。各フォントセットは、8ビットの文
字コードによって選択可能な256文字分の文字フォン
トデータを含んでいる。各文字フォントデータは、例え
ば、8ドット×16ライン、または9ドット×16ライ
ンなどのフォントパターンに対応したデータサイズを有
している。
ットが格納される。各フォントセットは、8ビットの文
字コードによって選択可能な256文字分の文字フォン
トデータを含んでいる。各文字フォントデータは、例え
ば、8ドット×16ライン、または9ドット×16ライ
ンなどのフォントパターンに対応したデータサイズを有
している。
【0037】ディスプレイコントローラ10は、図示の
ように、クロックシンセサイザ11、CRT制御回路1
2、CPUインターフェース13、表示アドレス生成回
路14、ラスタオペレーション回路15、アトリビュー
ト制御およびパラレル/シリアル変換回路(P/S)1
6、メモリ制御回路17、カラーパレット18、RAM
DAC19、フラットパネルエミュレーション回路2
0、クロックセレクタ21、およびパワーダウン制御回
路22から構成されている。このディスプレイコントロ
ーラ10のメモリ制御回路17を除く全ての回路は、ビ
デオクロックVDLKに同期したタイミングで動作す
る。以下、各回路の機能を説明する。
ように、クロックシンセサイザ11、CRT制御回路1
2、CPUインターフェース13、表示アドレス生成回
路14、ラスタオペレーション回路15、アトリビュー
ト制御およびパラレル/シリアル変換回路(P/S)1
6、メモリ制御回路17、カラーパレット18、RAM
DAC19、フラットパネルエミュレーション回路2
0、クロックセレクタ21、およびパワーダウン制御回
路22から構成されている。このディスプレイコントロ
ーラ10のメモリ制御回路17を除く全ての回路は、ビ
デオクロックVDLKに同期したタイミングで動作す
る。以下、各回路の機能を説明する。
【0038】クロックシンセサイザ11は、システムバ
ス2からのシステムクロックSYSCLKに基づき、ビ
デオクロックVDCLK、メモリクロックMCLK、キ
ャラクタクロックCRCK等を生成する。
ス2からのシステムクロックSYSCLKに基づき、ビ
デオクロックVDCLK、メモリクロックMCLK、キ
ャラクタクロックCRCK等を生成する。
【0039】ビデオクロックVDCLKは、フラットパ
ネルディスプレイ40またはCRTディスプレイ50の
表示タイミングに合わせてビデオ信号をそれらディスプ
レイにドット単位で出力するための同期クロックであ
り、例えば28.322MHz程度の周波数を有する。
このビデオクロックVDCLKの周波数の値は、フラッ
トパネルディスプレイ40またはCRTディスプレイ5
0の水平/垂直の走査周波数に基づいて決定される。
ネルディスプレイ40またはCRTディスプレイ50の
表示タイミングに合わせてビデオ信号をそれらディスプ
レイにドット単位で出力するための同期クロックであ
り、例えば28.322MHz程度の周波数を有する。
このビデオクロックVDCLKの周波数の値は、フラッ
トパネルディスプレイ40またはCRTディスプレイ5
0の水平/垂直の走査周波数に基づいて決定される。
【0040】メモリクロックMCLKはメモリ制御回路
17の動作クロックであり、その周波数は画像メモリ2
5の性能のみによって規定でき、例えば、41.612
MHzといったビデオクロックVDCLKよりも高い値
を有する。
17の動作クロックであり、その周波数は画像メモリ2
5の性能のみによって規定でき、例えば、41.612
MHzといったビデオクロックVDCLKよりも高い値
を有する。
【0041】キャラクタクロックCRCKは1文字単位
に出力されるクロックであり、例えば1文字のフォント
データの横方向サイズが9ドットの場合には、キャラク
タクロックCRCKはビデオクロックVDCLKの9倍
の周期を有する。
に出力されるクロックであり、例えば1文字のフォント
データの横方向サイズが9ドットの場合には、キャラク
タクロックCRCKはビデオクロックVDCLKの9倍
の周期を有する。
【0042】このクロックシンセサイザ11には各種ク
ロックを生成するための複数のPLL回路が内蔵されて
いる。ビデオクロックVDCLKの生成のために使用さ
れるPLL回路には、パワーダウン制御回路22からの
パワーダウン信号PDが供給される。このパワーダウン
信号PDは、ビデオクロックVDCLKを生成するPL
L回路をパワーダウンするためのものである。
ロックを生成するための複数のPLL回路が内蔵されて
いる。ビデオクロックVDCLKの生成のために使用さ
れるPLL回路には、パワーダウン制御回路22からの
パワーダウン信号PDが供給される。このパワーダウン
信号PDは、ビデオクロックVDCLKを生成するPL
L回路をパワーダウンするためのものである。
【0043】表示タイミング制御回路12は、フラット
パネルディプレイ40およびCRTディスプレイ50の
表示タイミングを制御する。すなわち、表示タイミング
制御回路12は、クロックシンセサイザ11からのビデ
オクロックVDCLK,キャラクタクロックCRCK、
およびパラメタレジスタ郡に設定されたタイミング情報
に基づいて、フラットパネルディプレイ40の表示タイ
ミングを制御するための各種制御信号(ラインパルスL
P、フィールドパルスFP、およびシフトクロックSC
K)、およびCRTディスプレイ50の表示タイミング
を制御するための各種制御信号(水平同期信号HSYN
C、垂直同期信号VSYNC)を発生する。フラットパ
ネルディプレイ40に対するシフトクロックSCKは、
フラットパネルディスプレイ40内にビデオデータをシ
フトして取り込むためのデータシフト信号として使用さ
れるものである。
パネルディプレイ40およびCRTディスプレイ50の
表示タイミングを制御する。すなわち、表示タイミング
制御回路12は、クロックシンセサイザ11からのビデ
オクロックVDCLK,キャラクタクロックCRCK、
およびパラメタレジスタ郡に設定されたタイミング情報
に基づいて、フラットパネルディプレイ40の表示タイ
ミングを制御するための各種制御信号(ラインパルスL
P、フィールドパルスFP、およびシフトクロックSC
K)、およびCRTディスプレイ50の表示タイミング
を制御するための各種制御信号(水平同期信号HSYN
C、垂直同期信号VSYNC)を発生する。フラットパ
ネルディプレイ40に対するシフトクロックSCKは、
フラットパネルディスプレイ40内にビデオデータをシ
フトして取り込むためのデータシフト信号として使用さ
れるものである。
【0044】また、表示タイミング制御回路12は、メ
モリ制御回路17に表示開始タイミング信号を供給する
と共に、表示アドレス生成回路14に表示アドレスを供
給する。さらに、表示タイミング制御回路12は、CP
U1に対する割り込み要求信号(IRQ)を発行する。
モリ制御回路17に表示開始タイミング信号を供給する
と共に、表示アドレス生成回路14に表示アドレスを供
給する。さらに、表示タイミング制御回路12は、CP
U1に対する割り込み要求信号(IRQ)を発行する。
【0045】CPUインターフェース13はシステムバ
ス2を介してシステムデータD15−0等をCPU1と
授受するためのものであり、このCPUインターフェー
ス13にはパラメタレジスタ群が設けられている。パラ
メタレジスタ郡は、フラットパネルディプレイ40およ
びCRTディスプレイ50の表示モード(テキストモー
ド、グラフィクスモード)や、表示タイミング等を規定
するための各種パラメタを保持する。このパラメタは、
システムデータD15−0を介してCPU1から与えら
れる。パラメタレジスタに対するパラメタのリード/ラ
イトは、I/Oリード信号IOR、IOライト信号IO
Wによって制御される。
ス2を介してシステムデータD15−0等をCPU1と
授受するためのものであり、このCPUインターフェー
ス13にはパラメタレジスタ群が設けられている。パラ
メタレジスタ郡は、フラットパネルディプレイ40およ
びCRTディスプレイ50の表示モード(テキストモー
ド、グラフィクスモード)や、表示タイミング等を規定
するための各種パラメタを保持する。このパラメタは、
システムデータD15−0を介してCPU1から与えら
れる。パラメタレジスタに対するパラメタのリード/ラ
イトは、I/Oリード信号IOR、IOライト信号IO
Wによって制御される。
【0046】また、CPUインターフェース13は、シ
ステムバス2からSBHE信号を入力すると共に、ME
MCS16信号、IOCS16信号を出力する。SBH
E信号は、システムデータD15−0の上位バイトD1
5−8の転送を示す。MEMCS16信号、およびIO
CS16信号は、それぞれ16ビットメモリサイクル、
および16ビットI/Oサイクルの実行時に出力され
る。
ステムバス2からSBHE信号を入力すると共に、ME
MCS16信号、IOCS16信号を出力する。SBH
E信号は、システムデータD15−0の上位バイトD1
5−8の転送を示す。MEMCS16信号、およびIO
CS16信号は、それぞれ16ビットメモリサイクル、
および16ビットI/Oサイクルの実行時に出力され
る。
【0047】さらに、CPUインターフェース13は、
CPU1によって指定された表示モードがテキストモー
ド(T)かグラフィクスモード(G)かを示すモード識
別信号(テキスト/グラフ)を出力する。このモード識
別信号はパラメタレジスク群の所定レジスタにグラフィ
クスモードを示すパラメタがセットされた時は“0”、
テキストモードを示すパラメタがセットされた時は
“1”にセットされる。モード識別信号は、メモリ制御
回路17およびクロックセレクタ21、パワーダウン制
御回路22等に供給される。
CPU1によって指定された表示モードがテキストモー
ド(T)かグラフィクスモード(G)かを示すモード識
別信号(テキスト/グラフ)を出力する。このモード識
別信号はパラメタレジスク群の所定レジスタにグラフィ
クスモードを示すパラメタがセットされた時は“0”、
テキストモードを示すパラメタがセットされた時は
“1”にセットされる。モード識別信号は、メモリ制御
回路17およびクロックセレクタ21、パワーダウン制
御回路22等に供給される。
【0048】表示アドレス生成回路14は、CPU1か
らのシステムアドレスSA19−0またはCRT制御回
路12からの表示アドレスに従って画像メモリ25をリ
ード/ライトアクセスするためのメモリアドレスMA9
−0を発生する。この場合、メモリアドレスMA9−0
は10ビット幅のロウアドレスおよび10ビット幅のカ
ラムアドレスから構成され、これらロウアドレスおよび
カラムアドレスは時分割で表示アドレス生成回路14か
ら画像メモリ25に与えられる。
らのシステムアドレスSA19−0またはCRT制御回
路12からの表示アドレスに従って画像メモリ25をリ
ード/ライトアクセスするためのメモリアドレスMA9
−0を発生する。この場合、メモリアドレスMA9−0
は10ビット幅のロウアドレスおよび10ビット幅のカ
ラムアドレスから構成され、これらロウアドレスおよび
カラムアドレスは時分割で表示アドレス生成回路14か
ら画像メモリ25に与えられる。
【0049】また、システムバス2から表示アドレス生
成回路14に入力されるAEN信号はシステムアドレス
SA19−0の有効/無効を示す。ラスタオペレーショ
ン回路15は、CPU1によってパラメタレジスタ群に
セットされたシステムデータD15−0をライトデータ
としてメモリ制御回路17に転送する機能と、メモリ制
御回路17によって画像メモリ25から読み出された表
示データに対して各種ラスタ演算を実行する描画機能を
有している。描画時には、画像メモリ25から読み出さ
れた表示データは、ラスタオペレーション回路15によ
って論理演算が実行され、その演算結果が再び画像メモ
リ25に書き込まれる。演算の内容は、パラメタレジス
タ郡に設定されているパラメタによって制御される。ま
た、CPU1からの描画データは、CPUインターフェ
ース13、およびラスタオペレーション回路15をスル
ーしてメモリ制御回路17に転送される。
成回路14に入力されるAEN信号はシステムアドレス
SA19−0の有効/無効を示す。ラスタオペレーショ
ン回路15は、CPU1によってパラメタレジスタ群に
セットされたシステムデータD15−0をライトデータ
としてメモリ制御回路17に転送する機能と、メモリ制
御回路17によって画像メモリ25から読み出された表
示データに対して各種ラスタ演算を実行する描画機能を
有している。描画時には、画像メモリ25から読み出さ
れた表示データは、ラスタオペレーション回路15によ
って論理演算が実行され、その演算結果が再び画像メモ
リ25に書き込まれる。演算の内容は、パラメタレジス
タ郡に設定されているパラメタによって制御される。ま
た、CPU1からの描画データは、CPUインターフェ
ース13、およびラスタオペレーション回路15をスル
ーしてメモリ制御回路17に転送される。
【0050】アトリビュート制御およびパラレル/シリ
アル変換回路(P/S)16は、カラーパレット18に
入力するためのデータを生成する。グラフィクスモード
においては、画像メモリ25のMAP0〜MAP3から
一度に読み出される32ビット(8画素分)のグラフィ
クスデータがアトリビュート制御およびパラレル/シリ
アル変換回路(P/S)16によって4ビット/ピクセ
ルの1画素単位で順次切り出された後、カラーパレット
18に入力される。一方、テキストモードにおいては、
まず、ある文字コードに対応するフォントデータの8ド
ット分が画像メモリ25のMAP2から一度に読み出さ
れ、それがパラレル/シリアル変換によって1ドット単
位に切り出される。この後、その切り出された1ドット
単位のフォントの値に応じてアトリビュートデータの4
ビットのフォアグランドと4ビットのバックグランドの
一方が選択され、その選択された4ビットデータがカラ
ーパレット18に入力される。
アル変換回路(P/S)16は、カラーパレット18に
入力するためのデータを生成する。グラフィクスモード
においては、画像メモリ25のMAP0〜MAP3から
一度に読み出される32ビット(8画素分)のグラフィ
クスデータがアトリビュート制御およびパラレル/シリ
アル変換回路(P/S)16によって4ビット/ピクセ
ルの1画素単位で順次切り出された後、カラーパレット
18に入力される。一方、テキストモードにおいては、
まず、ある文字コードに対応するフォントデータの8ド
ット分が画像メモリ25のMAP2から一度に読み出さ
れ、それがパラレル/シリアル変換によって1ドット単
位に切り出される。この後、その切り出された1ドット
単位のフォントの値に応じてアトリビュートデータの4
ビットのフォアグランドと4ビットのバックグランドの
一方が選択され、その選択された4ビットデータがカラ
ーパレット18に入力される。
【0051】メモリ制御回路17は、画面リフレッシュ
のタイミングまたはCPU1からのメモリリード/ライ
ト要求(MEMR,MEMW)に従って画像メモリ25
をアクセス制御する。このメモリ制御回路17は、入力
クロックCLKに同期したタイミングで、MAP0,M
AP1用のライトイネーブル信号AWE、アウトプット
イネーブル信号AOE、ロウアドレスストローブ信号A
RAS、カラムアドレスストローブ信号ACAS、およ
びMAP2,MAP3用のライトイネーブル信号BW
E、アウトプットイネーブル信号BOE、ロウアドレス
ストローブ信号BRAS、カラムアドレスストローブ信
号BCASを発生する。
のタイミングまたはCPU1からのメモリリード/ライ
ト要求(MEMR,MEMW)に従って画像メモリ25
をアクセス制御する。このメモリ制御回路17は、入力
クロックCLKに同期したタイミングで、MAP0,M
AP1用のライトイネーブル信号AWE、アウトプット
イネーブル信号AOE、ロウアドレスストローブ信号A
RAS、カラムアドレスストローブ信号ACAS、およ
びMAP2,MAP3用のライトイネーブル信号BW
E、アウトプットイネーブル信号BOE、ロウアドレス
ストローブ信号BRAS、カラムアドレスストローブ信
号BCASを発生する。
【0052】画面リフレッシュを行う場合、メモリ制御
回路17は、CRT制御回路12からの表示開始タイミ
ング信号をトリガとして画像メモリ25のリードアクセ
スを開始する。
回路17は、CRT制御回路12からの表示開始タイミ
ング信号をトリガとして画像メモリ25のリードアクセ
スを開始する。
【0053】モード識別信号がグラフィクスモードを示
す場合においては、メモリ制御回路17は高速ページモ
ードリードサイクルによって画像メモリ25をシリアル
アクセスする。このシリアルアクセスによって読み出さ
れたグラフィクスデータは、FIFOバッファ171a
または171bに一旦保持された後、アトリビート制御
およびパラレル/シリアル変換回路16に転送される。
この場合、FIFOバッファ171a,171bは交互
に使用され、画像メモリ25からのグラフィクスデータ
を一方のFIFOバッファに書き込んでいる間、他方の
FIFOバッファからはグラフィクスデータが読み出さ
れる。
す場合においては、メモリ制御回路17は高速ページモ
ードリードサイクルによって画像メモリ25をシリアル
アクセスする。このシリアルアクセスによって読み出さ
れたグラフィクスデータは、FIFOバッファ171a
または171bに一旦保持された後、アトリビート制御
およびパラレル/シリアル変換回路16に転送される。
この場合、FIFOバッファ171a,171bは交互
に使用され、画像メモリ25からのグラフィクスデータ
を一方のFIFOバッファに書き込んでいる間、他方の
FIFOバッファからはグラフィクスデータが読み出さ
れる。
【0054】一方、モード識別信号がテキストモードを
示す場合においては、メモリ制御回路17は、シングル
リードサイクルによって画像メモリ25をランダムアク
セスする。ランダムアクセスによって読み出されるテキ
ストデータはFIFOバッファ171a,171bを介
さずに、直接的にアトリビート制御およびパラレル/シ
リアル変換回路16に転送される。
示す場合においては、メモリ制御回路17は、シングル
リードサイクルによって画像メモリ25をランダムアク
セスする。ランダムアクセスによって読み出されるテキ
ストデータはFIFOバッファ171a,171bを介
さずに、直接的にアトリビート制御およびパラレル/シ
リアル変換回路16に転送される。
【0055】また、メモリ制御回路17は、画面リフレ
ッシュとCPU1の描画処理とのアービトレーションの
制御を行う。画面リフレッシュのためのリードアクセス
とCPU1からのメモリリード/ライト要求(MEM
R,MEMW)が競合した場合には、メモリ制御回路1
7は、I/Oチャネルレディ信号(IOCHRDY)を
発生してCPU1のバスサイクルを延長する。
ッシュとCPU1の描画処理とのアービトレーションの
制御を行う。画面リフレッシュのためのリードアクセス
とCPU1からのメモリリード/ライト要求(MEM
R,MEMW)が競合した場合には、メモリ制御回路1
7は、I/Oチャネルレディ信号(IOCHRDY)を
発生してCPU1のバスサイクルを延長する。
【0056】カラーパレット制御回路18は、アトリビ
ュート制御およびパラレル/シリアル変換回路(P/
S)16から出力される4ビット/ピクセルのデータの
色属性を決定するためのものであり、16個のカラーパ
レットレジスタを含むカラーパレットテーブルを備えて
いる。このカラーパレットテーブルには、アトリビュー
ト制御およびパラレル/シリアル変換回路(P/S)1
6からの4ビット/ピクセルのデータがインデックスと
して入力され、16個のカラーパレットレジスタの1つ
が選択される。各カラーパレットレジスタには、6ビッ
トのカラーパレットデータがセットされている。選択さ
れたカラーパレットレジスタから読み出される6ビット
のカラーパレットデータには、カラーパレット制御回路
18内蔵のカラー選択レジスタから出力される2ビット
が加えられ、合計8ビットのデータが出力される。この
8ビットデータは、CRTビデオデータとしてRAMD
AC19に供給される。
ュート制御およびパラレル/シリアル変換回路(P/
S)16から出力される4ビット/ピクセルのデータの
色属性を決定するためのものであり、16個のカラーパ
レットレジスタを含むカラーパレットテーブルを備えて
いる。このカラーパレットテーブルには、アトリビュー
ト制御およびパラレル/シリアル変換回路(P/S)1
6からの4ビット/ピクセルのデータがインデックスと
して入力され、16個のカラーパレットレジスタの1つ
が選択される。各カラーパレットレジスタには、6ビッ
トのカラーパレットデータがセットされている。選択さ
れたカラーパレットレジスタから読み出される6ビット
のカラーパレットデータには、カラーパレット制御回路
18内蔵のカラー選択レジスタから出力される2ビット
が加えられ、合計8ビットのデータが出力される。この
8ビットデータは、CRTビデオデータとしてRAMD
AC19に供給される。
【0057】RAMDAC19は、カラーCRTディス
プレイ50用のR,G,Bのアナログカラービデオ信号
を生成するためのものであり、8ビットのCRTビデオ
データをインデックスとするカラーテーブルと、このカ
ラーテーブルから読み出されるカラーデータをアナログ
信号に変換するD/Aコンバータとから構成されてい
る。VGA仕様では256色同時表示の表示モードがあ
るので、この表示モードをサポートするためにカラーテ
ーブルには256個のカラーレジスタが含まれており、
そのうちの1つがCRTビデオデータによって選択され
る。各カラーレジスタには、R,G,Bそれぞれについ
て6ビットからなる合計18ビットのカラーデータが格
納されている。選択されたカラーレジスタに格納されて
いるカラーデータは、デジタルR,G,Bデータとして
フラットパネルエミュレーション回路20に供給される
と共に、RAMDAC19内蔵のD/Aコンバータに供
給される。D/Aコンバータは、デジタルR,G,Bデ
ータをアナログR,G,B信号に変換して、CRTディ
スプレイ50に供給する。
プレイ50用のR,G,Bのアナログカラービデオ信号
を生成するためのものであり、8ビットのCRTビデオ
データをインデックスとするカラーテーブルと、このカ
ラーテーブルから読み出されるカラーデータをアナログ
信号に変換するD/Aコンバータとから構成されてい
る。VGA仕様では256色同時表示の表示モードがあ
るので、この表示モードをサポートするためにカラーテ
ーブルには256個のカラーレジスタが含まれており、
そのうちの1つがCRTビデオデータによって選択され
る。各カラーレジスタには、R,G,Bそれぞれについ
て6ビットからなる合計18ビットのカラーデータが格
納されている。選択されたカラーレジスタに格納されて
いるカラーデータは、デジタルR,G,Bデータとして
フラットパネルエミュレーション回路20に供給される
と共に、RAMDAC19内蔵のD/Aコンバータに供
給される。D/Aコンバータは、デジタルR,G,Bデ
ータをアナログR,G,B信号に変換して、CRTディ
スプレイ50に供給する。
【0058】フラットパネルエミュレーション回路20
は、デジタルR,G,Bデータをフラットパネルディス
プレイ40用のカラーまたはモノクロ階調ビデオデータ
にエミュレートする。
は、デジタルR,G,Bデータをフラットパネルディス
プレイ40用のカラーまたはモノクロ階調ビデオデータ
にエミュレートする。
【0059】クロックセレクタ21は、メモリクロック
MCLKとビデオクロックVDCLKの一方をメモリ制
御回路17の入力クロックCLKとして選択する。この
場合、クロックセレクタ21の選択動作は、CPUイン
ターフェース13からのモード識別信号によって制御さ
れる。すなわち、モード識別信号がグラフィクスモード
を示す“0”レベルの時はメモリクロックMCLKが選
択され、またモード識別信号がテキストモードを示す
“1”レベルの時はビデオクロックVDCLKが選択さ
れる。
MCLKとビデオクロックVDCLKの一方をメモリ制
御回路17の入力クロックCLKとして選択する。この
場合、クロックセレクタ21の選択動作は、CPUイン
ターフェース13からのモード識別信号によって制御さ
れる。すなわち、モード識別信号がグラフィクスモード
を示す“0”レベルの時はメモリクロックMCLKが選
択され、またモード識別信号がテキストモードを示す
“1”レベルの時はビデオクロックVDCLKが選択さ
れる。
【0060】パワーダウン制御回路22は、モード識別
信号によってグラフィクスモードからテキストモードへ
の切り替えを検出した際、パワーダウン信号PDを発生
する。このパワーダウン信号PDは、クロックシンセサ
イザ11内のメモリクロックMCLK発生用のPLLを
ディスエーブルして、それをパワーダウンする。また、
パワーダウン制御回路22は、モード識別信号によって
テキストモードからグラフィクスモードへの切り替えを
検出した際には、メモリクロックMCLK発生用のPL
Lをイネーブルにするためにパワーダウン信号PDの発
生を停止する。さらに、パワーダウン制御回路22は、
RAMDAC19のパワーダウン制御も行う。パワーダ
ウンのためのディスエーブル制御は、例えば、その回路
への電源供給や、動作クロックの供給を遮断するといっ
た手法によって行うことができる。
信号によってグラフィクスモードからテキストモードへ
の切り替えを検出した際、パワーダウン信号PDを発生
する。このパワーダウン信号PDは、クロックシンセサ
イザ11内のメモリクロックMCLK発生用のPLLを
ディスエーブルして、それをパワーダウンする。また、
パワーダウン制御回路22は、モード識別信号によって
テキストモードからグラフィクスモードへの切り替えを
検出した際には、メモリクロックMCLK発生用のPL
Lをイネーブルにするためにパワーダウン信号PDの発
生を停止する。さらに、パワーダウン制御回路22は、
RAMDAC19のパワーダウン制御も行う。パワーダ
ウンのためのディスエーブル制御は、例えば、その回路
への電源供給や、動作クロックの供給を遮断するといっ
た手法によって行うことができる。
【0061】この表示制御システム4においては、表示
モードがグラフィクスモードからテキストモードに切り
替わると、メモリ制御回路17の入力クロックCLKは
メモリクロックMCLKからビデオクロックVDCLK
に切り替えられ、またメモリ制御回路17による画像メ
モリ25のアクセスモードも、高速ページモードリード
サイクルを用いたシリアルアクセスからシングルリード
サイクルを用いたランダムアクセスに切り替えられる。
モードがグラフィクスモードからテキストモードに切り
替わると、メモリ制御回路17の入力クロックCLKは
メモリクロックMCLKからビデオクロックVDCLK
に切り替えられ、またメモリ制御回路17による画像メ
モリ25のアクセスモードも、高速ページモードリード
サイクルを用いたシリアルアクセスからシングルリード
サイクルを用いたランダムアクセスに切り替えられる。
【0062】すなわち、グラフィクスモードにおいて
は、メモリ制御回路17はビデオクロックVDCLKよ
りも高速のメモリクロックMCLKに同期して動作し、
そのメモリクロックMCLKに同期したタイミングで画
像メモリ25をアクセス制御する。画像メモリ25のリ
ードアクセスは高速ページモードリードサイクルによっ
て実行され、画像メモリ25のMAP0〜MAP3にア
ドレス順に連続して格納されているグラフィクスデータ
が連続してシリアルに読み出される。読み出されたグラ
フィクスデータは、FIFOバッファ171aに書き込
まれる。FIFOバッファ171aが一杯になると、今
度はFIFOバッファ171bにグラフィクスデータが
書き込み始められる。また、これと同時に、FIFOバ
ッファ171aからグラフィクスデータが読み出され、
アトリビュート制御およびパラレル/シリアル変換回路
16に送られる。
は、メモリ制御回路17はビデオクロックVDCLKよ
りも高速のメモリクロックMCLKに同期して動作し、
そのメモリクロックMCLKに同期したタイミングで画
像メモリ25をアクセス制御する。画像メモリ25のリ
ードアクセスは高速ページモードリードサイクルによっ
て実行され、画像メモリ25のMAP0〜MAP3にア
ドレス順に連続して格納されているグラフィクスデータ
が連続してシリアルに読み出される。読み出されたグラ
フィクスデータは、FIFOバッファ171aに書き込
まれる。FIFOバッファ171aが一杯になると、今
度はFIFOバッファ171bにグラフィクスデータが
書き込み始められる。また、これと同時に、FIFOバ
ッファ171aからグラフィクスデータが読み出され、
アトリビュート制御およびパラレル/シリアル変換回路
16に送られる。
【0063】一方、テキストモードにおいては、メモリ
制御回路17はビデオクロックVDCLKに同期して動
作するので、ディスプレイコントローラ10全体がビデ
オクロックVDCLK同期回路として動作する。また、
画像メモリ25のリードアクセスは、シングルリードサ
イクルによって実行される。
制御回路17はビデオクロックVDCLKに同期して動
作するので、ディスプレイコントローラ10全体がビデ
オクロックVDCLK同期回路として動作する。また、
画像メモリ25のリードアクセスは、シングルリードサ
イクルによって実行される。
【0064】すなわち、CPU1によってパラメタレジ
スタ群の所定のレジスタにテキストモードを指定するパ
ラレタがセットされると、モード識別信号はテキストモ
ードを示す“1”にセットされる。クロックセレクタ2
1は、“1”のモード識別信号に応答して、メモリ制御
回路17の入力クロックCLKをメモリクロックMCL
KからビデオクロックVDCLKに切り替える。また、
パワーダウン制御回路22は、“1”のモード識別信号
に応答してパワーダウン信号PDを発生し、これによっ
てクロックシンセサイザ11のメモリクロックMCLK
発生用PLLをパワーダウンさせる。
スタ群の所定のレジスタにテキストモードを指定するパ
ラレタがセットされると、モード識別信号はテキストモ
ードを示す“1”にセットされる。クロックセレクタ2
1は、“1”のモード識別信号に応答して、メモリ制御
回路17の入力クロックCLKをメモリクロックMCL
KからビデオクロックVDCLKに切り替える。また、
パワーダウン制御回路22は、“1”のモード識別信号
に応答してパワーダウン信号PDを発生し、これによっ
てクロックシンセサイザ11のメモリクロックMCLK
発生用PLLをパワーダウンさせる。
【0065】メモリ制御回路17による画像メモリアク
セスは、“1”のモード識別信号に応答して高速ページ
モードからシングルリードモードに切り替えられる。こ
の場合、メモリ制御回路17は、画像メモリ25に対し
てRAS,CAS等の制御信号をビデオクロックVDC
LKに同期したタイミングで発生し、これによって画像
メモリ25をキャラクタ単位でランダムアクセスする。
セスは、“1”のモード識別信号に応答して高速ページ
モードからシングルリードモードに切り替えられる。こ
の場合、メモリ制御回路17は、画像メモリ25に対し
てRAS,CAS等の制御信号をビデオクロックVDC
LKに同期したタイミングで発生し、これによって画像
メモリ25をキャラクタ単位でランダムアクセスする。
【0066】以下、図2および図3を参照して、テキス
トモードにおける画像メモリアクセスを詳細に説明す
る。図2はメモリ制御回路17の構成を概念的に示すも
のであり、また図3はテキストモード時の画像メモリの
アクセスタイミングを示すタイミングチャートである。
トモードにおける画像メモリアクセスを詳細に説明す
る。図2はメモリ制御回路17の構成を概念的に示すも
のであり、また図3はテキストモード時の画像メモリの
アクセスタイミングを示すタイミングチャートである。
【0067】テキストモードにおいては、画像メモリ2
5を構成する4つのマップ(MAP0〜MAP3)のう
ちでMAP0,MAP1,MAP2が使用され、MAP
3は使用されない。MAP0には文字コード(Cod
e)、MAP1にはアトリビュート(ATT.)、MA
P3には文字フォント(Font)が格納されている。
5を構成する4つのマップ(MAP0〜MAP3)のう
ちでMAP0,MAP1,MAP2が使用され、MAP
3は使用されない。MAP0には文字コード(Cod
e)、MAP1にはアトリビュート(ATT.)、MA
P3には文字フォント(Font)が格納されている。
【0068】テキストデータを表示する場合、まず、画
像メモリ25のMAP0,MAP1がシングルリードサ
イクルによってアクセスされる。このページモードリー
ドサイクルにおいては、1つのロウアドレスRAに対し
て1つのカラムアドレスCAが発生され、それがMAP
0,MAP1に供給される。これにより、MAP0から
は1キャラクタ分の文字コードが読み出され、MAP1
からはその文字コードに対応するアトリビュートが読み
出される。これら文字コードおよびアトリビュートは、
マルチプレクサ172,173を通してラッチ回路17
4a,175aにそれぞれラッチされる。この時のタイ
ミングは、図3の通りである。
像メモリ25のMAP0,MAP1がシングルリードサ
イクルによってアクセスされる。このページモードリー
ドサイクルにおいては、1つのロウアドレスRAに対し
て1つのカラムアドレスCAが発生され、それがMAP
0,MAP1に供給される。これにより、MAP0から
は1キャラクタ分の文字コードが読み出され、MAP1
からはその文字コードに対応するアトリビュートが読み
出される。これら文字コードおよびアトリビュートは、
マルチプレクサ172,173を通してラッチ回路17
4a,175aにそれぞれラッチされる。この時のタイ
ミングは、図3の通りである。
【0069】すなわち、同一のACAS,ARASによ
ってMAP0,MAP1が共通にアクセスされ、MAP
0,MAP1から同時に読み出される文字コード(Co
de1)およびアトリビュート(ATT1)がラッチ信
号G0VAL,G1VALのタイミングでラッチされ
る。
ってMAP0,MAP1が共通にアクセスされ、MAP
0,MAP1から同時に読み出される文字コード(Co
de1)およびアトリビュート(ATT1)がラッチ信
号G0VAL,G1VALのタイミングでラッチされ
る。
【0070】このようなシングルアクセスが2度行われ
ると、2キャラクタ分の文字コード(Code1,Co
de2)がラッチ回路174a,174bにそれぞれラ
ッチされ、同様にして2キャラクタ分のアトリビュート
(ATT1,ATT2)がラッチ回路175a,175
bにそれぞれラッチされる。
ると、2キャラクタ分の文字コード(Code1,Co
de2)がラッチ回路174a,174bにそれぞれラ
ッチされ、同様にして2キャラクタ分のアトリビュート
(ATT1,ATT2)がラッチ回路175a,175
bにそれぞれラッチされる。
【0071】この後、次のサイクルでは、上述と同様に
して、3キャラクタ目および4キャラクタ目の文字コー
ド(Code3,Code4)とそれに対応するアトリ
ビュート(ATT3,ATT4)がMAP0,MAP1
から読み出される。この場合、MAP0,MAP1に対
する3キャラクタ目のアクセスの前に、1キャラクタ目
の文字コード(Code1)をフォントアドレスとする
MAP2のシングルリードアクセスが行われる。
して、3キャラクタ目および4キャラクタ目の文字コー
ド(Code3,Code4)とそれに対応するアトリ
ビュート(ATT3,ATT4)がMAP0,MAP1
から読み出される。この場合、MAP0,MAP1に対
する3キャラクタ目のアクセスの前に、1キャラクタ目
の文字コード(Code1)をフォントアドレスとする
MAP2のシングルリードアクセスが行われる。
【0072】このシングルリードアクセスでは、フォン
トアドレスに対応するロウアドレスRAおよびカラムア
ドレスCAがBCAS,BRASのタイミングでMAP
2に供給される。これにより、MAP2からはフォント
アドレスで指定される文字フォントパターンの1ラスタ
分に相当するフォントデータ(Font1)が読み出さ
れ、それがラッチ信号G2VALのタイミングでラッチ
回路176aにラッチされる。また、これと同時に、1
キャラクタ目のアトリビュート(ATT1)が、ラッチ
信号G3VALのタイミングでラッチ回路177aにラ
ッチされる。
トアドレスに対応するロウアドレスRAおよびカラムア
ドレスCAがBCAS,BRASのタイミングでMAP
2に供給される。これにより、MAP2からはフォント
アドレスで指定される文字フォントパターンの1ラスタ
分に相当するフォントデータ(Font1)が読み出さ
れ、それがラッチ信号G2VALのタイミングでラッチ
回路176aにラッチされる。また、これと同時に、1
キャラクタ目のアトリビュート(ATT1)が、ラッチ
信号G3VALのタイミングでラッチ回路177aにラ
ッチされる。
【0073】この後、MAP0,MAP1に対する3キ
ャラクタ目と4キャラクタ目のアクセスの合間に、2キ
ャラクタ目の文字コード(Code2)をフォントアド
レスとするMAP2のシングルリードアクセスが行われ
る。
ャラクタ目と4キャラクタ目のアクセスの合間に、2キ
ャラクタ目の文字コード(Code2)をフォントアド
レスとするMAP2のシングルリードアクセスが行われ
る。
【0074】そして、フォントデータ(Font2)が
読み出され、それがラッチ信号G2VAHのタイミング
でラッチ回路176bにラッチされる。また、これと同
時に、2キャラクタ目のアトリビュート(ATT2)
が、ラッチ信号G3VAHのタイミングでラッチ回路1
77bにラッチされる。
読み出され、それがラッチ信号G2VAHのタイミング
でラッチ回路176bにラッチされる。また、これと同
時に、2キャラクタ目のアトリビュート(ATT2)
が、ラッチ信号G3VAHのタイミングでラッチ回路1
77bにラッチされる。
【0075】このように、第2サイクル以降について
は、MAP0,MAP1に対する文字コードおよびアト
リビュートのリードアクセスの合間にMAP2に対する
フォントのリードアクセスが挿入され、文字コードおよ
びアトリビュートのリードアクセスとフォントのリード
アクセスとが時分割的に並行して実行される。
は、MAP0,MAP1に対する文字コードおよびアト
リビュートのリードアクセスの合間にMAP2に対する
フォントのリードアクセスが挿入され、文字コードおよ
びアトリビュートのリードアクセスとフォントのリード
アクセスとが時分割的に並行して実行される。
【0076】例えば、4キャラクタ分のテキストデータ
を画像メモリ25から読み出す場合を想定すると、サイ
クル1からサイクル3までの3サイクルが必要となる。
図3のタイミングチャートから明らかなように、サイク
ル2では、画像メモリ25からのデータ読み出しに使用
されている時間は、ビデオクロックVDCLKの8周期
分である。同様に、サイクル3でもビデオクロックVD
CLKの8周期分がデータ読み出しに利用される。サイ
クル1では、画像メモリ25からのデータ読み出しに使
用されている時間は、ビデオクロックVDCLKの2周
期分である。このため、4キャラクタ分のテキストデー
タの読み出しのために画像メモリ25を占有している実
際の時間は、ビデオクロックVDCLKの20周期分と
なる。
を画像メモリ25から読み出す場合を想定すると、サイ
クル1からサイクル3までの3サイクルが必要となる。
図3のタイミングチャートから明らかなように、サイク
ル2では、画像メモリ25からのデータ読み出しに使用
されている時間は、ビデオクロックVDCLKの8周期
分である。同様に、サイクル3でもビデオクロックVD
CLKの8周期分がデータ読み出しに利用される。サイ
クル1では、画像メモリ25からのデータ読み出しに使
用されている時間は、ビデオクロックVDCLKの2周
期分である。このため、4キャラクタ分のテキストデー
タの読み出しのために画像メモリ25を占有している実
際の時間は、ビデオクロックVDCLKの20周期分と
なる。
【0077】したがって、ページモードリードサイクル
を利用した場合よりも画像メモリ25を占有している実
際の時間を短くでき、CPU1に画像メモリ25の制御
を渡すことが可能な時間を増加できる。
を利用した場合よりも画像メモリ25を占有している実
際の時間を短くでき、CPU1に画像メモリ25の制御
を渡すことが可能な時間を増加できる。
【0078】また、ビデオクロックVDCLKに同期し
てメモリ制御回路17が動作するので、ディスプレイコ
ントローラ10全体がビデオクロック同期回路となる。
このため、画像メモリ25からのデータ読み出しタイミ
ングと表示動作タイミングが一致されるので、同期のた
めのデータバッファ等を設ける必要が無くなり、制御の
簡単化も図れる。
てメモリ制御回路17が動作するので、ディスプレイコ
ントローラ10全体がビデオクロック同期回路となる。
このため、画像メモリ25からのデータ読み出しタイミ
ングと表示動作タイミングが一致されるので、同期のた
めのデータバッファ等を設ける必要が無くなり、制御の
簡単化も図れる。
【0079】以下、具体的な数値を用いて、テキストモ
ードにおけるCPU1の描写時間を計算する。ここで
は、4キャラクタ分のテキストデータを画像メモリ25
からの読み出す期間中に、CPU1によるメモリサイク
ルが何回挿入できるかを求める。
ードにおけるCPU1の描写時間を計算する。ここで
は、4キャラクタ分のテキストデータを画像メモリ25
からの読み出す期間中に、CPU1によるメモリサイク
ルが何回挿入できるかを求める。
【0080】図4に示されているように、4キャラクタ
分のテキストデータの表示に要する時間Tは、1文字の
横方向サイズ=9ドット、VDLKの周期=35.31
nsとすると、 T=9×4×VDCLK=36×35.31ns=12
71.6ns で与えられる。
分のテキストデータの表示に要する時間Tは、1文字の
横方向サイズ=9ドット、VDLKの周期=35.31
nsとすると、 T=9×4×VDCLK=36×35.31ns=12
71.6ns で与えられる。
【0081】図5、図6で説明したページモードリード
サイクルを使用する従来の手法では、4キャラクタ分の
文字コードおよびアトリビュートの読み出しと、4キャ
ラクタ分のフォントの読み出しとをシリアルに行う必要
がある。このため、4キャラクタ分のテキストデータ
(文字コード、アトリビュート)とフォントを画像メモ
リ25から読み出すのに要する時間Pは、メモリクロッ
クMCLKの周期を24.04nsとすると、 P=9×4×MCLK=36×24.04ns=86
5.44ns で与えられる。
サイクルを使用する従来の手法では、4キャラクタ分の
文字コードおよびアトリビュートの読み出しと、4キャ
ラクタ分のフォントの読み出しとをシリアルに行う必要
がある。このため、4キャラクタ分のテキストデータ
(文字コード、アトリビュート)とフォントを画像メモ
リ25から読み出すのに要する時間Pは、メモリクロッ
クMCLKの周期を24.04nsとすると、 P=9×4×MCLK=36×24.04ns=86
5.44ns で与えられる。
【0082】この場合、余り時間Qは、 Q=T−P=406.16ns となる。
【0083】この余り時間Qは、メモリクロックMCL
Kの15周期分に相当する。1CPUサイクルには、メ
モリクロックMCLKの6周期分の時間が必要である。
このため、余り時間Qの期間に実行可能なCPUサイク
ル数は、2サイクルである。
Kの15周期分に相当する。1CPUサイクルには、メ
モリクロックMCLKの6周期分の時間が必要である。
このため、余り時間Qの期間に実行可能なCPUサイク
ル数は、2サイクルである。
【0084】一方、この実施例においては、前述したよ
うに、4キャラクタ分のテキストデータの読み出すのに
要する時間P´は、ビデオクロックVDCLKの20周
期分で済むので、 P´=20×VDCLK=20×35.31ns=70
6.2ns となる。
うに、4キャラクタ分のテキストデータの読み出すのに
要する時間P´は、ビデオクロックVDCLKの20周
期分で済むので、 P´=20×VDCLK=20×35.31ns=70
6.2ns となる。
【0085】この場合、余り時間Q´は、 Q´=T−P´=565.4ns となる。
【0086】この余り時間Q´は、ビテオクロックVD
CLKの16周期分に相当する。ビテオクロックVDC
LKの周期はメモリクロックMCLKよりも長いので、
1CPUサイクルに要する時間は、ビテオクロックVD
CLKの4周期分の時間で済む。このため、余り時間Q
´の期間に実行可能なCPUサイクル数は、4サイクル
である。
CLKの16周期分に相当する。ビテオクロックVDC
LKの周期はメモリクロックMCLKよりも長いので、
1CPUサイクルに要する時間は、ビテオクロックVD
CLKの4周期分の時間で済む。このため、余り時間Q
´の期間に実行可能なCPUサイクル数は、4サイクル
である。
【0087】なお、この実施例では、サイクル2以降の
各サイクルにおいて、文字コードおよびアトリビュート
の読み出しに先立って1キャラクタ目のフォントの読み
出しを行ったが、ラッチ回路を3段構成にすれば、3キ
ャラクタ目の文字コードおよびアトリビュートの読み出
しの後に1キャラクタ目のフォントの読み出しを行うこ
とも可能である。
各サイクルにおいて、文字コードおよびアトリビュート
の読み出しに先立って1キャラクタ目のフォントの読み
出しを行ったが、ラッチ回路を3段構成にすれば、3キ
ャラクタ目の文字コードおよびアトリビュートの読み出
しの後に1キャラクタ目のフォントの読み出しを行うこ
とも可能である。
【0088】また、ここでは、テキストモードにおいて
はビテオクロックVDCLKを使用するようにしたが、
このようなクロック切り替えを行わずにメモリクロック
MCLKをそのまま画像メモリ25のアクセスに利用し
てもよい。
はビテオクロックVDCLKを使用するようにしたが、
このようなクロック切り替えを行わずにメモリクロック
MCLKをそのまま画像メモリ25のアクセスに利用し
てもよい。
【0089】この場合、4キャラクタ分のテキストデー
タの読み出すためにはメモリクロックMCLKの20周
期分程度が必要とされるので、読み出しに要する時間
P″は、 P″=20×MCLK=20×24.04ns=48
0.3ns となる。
タの読み出すためにはメモリクロックMCLKの20周
期分程度が必要とされるので、読み出しに要する時間
P″は、 P″=20×MCLK=20×24.04ns=48
0.3ns となる。
【0090】余り時間Q″は、 Q″=T−P″=791.3ns となる。
【0091】この余り時間Q″は、メモリクロックMC
LKの32周期分に相当する。1CPUサイクルに要す
る時間は、メモリクロックMCLKの6周期分であるの
で、余り時間Q″の期間に実行可能なCPUサイクル数
は、5サイクルである。
LKの32周期分に相当する。1CPUサイクルに要す
る時間は、メモリクロックMCLKの6周期分であるの
で、余り時間Q″の期間に実行可能なCPUサイクル数
は、5サイクルである。
【0092】したがって、文字コード、アトリビュー
ト、フォントを画像メモリ25から読み出すのに要する
時間をさらに短縮することができる。ただし、この場合
には、グラフィクスモードと同様に2種類のクロックが
使用されることになるので、FIFO等のデータバッフ
ァを利用して同期化のための制御を行う必要がある。
ト、フォントを画像メモリ25から読み出すのに要する
時間をさらに短縮することができる。ただし、この場合
には、グラフィクスモードと同様に2種類のクロックが
使用されることになるので、FIFO等のデータバッフ
ァを利用して同期化のための制御を行う必要がある。
【0093】また、ここでは、画像メモリ25としてダ
イナミックRAMを使用する場合について説明したが、
ランダムアクセスポートとシリアルアクセスポートとを
有するデュアルポートVRAMによって画像メモリ25
を構成することもできる。
イナミックRAMを使用する場合について説明したが、
ランダムアクセスポートとシリアルアクセスポートとを
有するデュアルポートVRAMによって画像メモリ25
を構成することもできる。
【0094】この場合、テキストモードにおいては、デ
ュアルポートVRAMのランダムアクセスポートはCP
U1による描画とフォント読み出しに使用され、シリア
ルアクセスポートは文字コードおよびアトリビュートの
読み出しに使用される。デュアルポートVRAMのアク
セス制御は、全てビデオクロックVDCLKに同期した
タイミングで行われる。
ュアルポートVRAMのランダムアクセスポートはCP
U1による描画とフォント読み出しに使用され、シリア
ルアクセスポートは文字コードおよびアトリビュートの
読み出しに使用される。デュアルポートVRAMのアク
セス制御は、全てビデオクロックVDCLKに同期した
タイミングで行われる。
【0095】一方、グラフィクスモードにおいては、デ
ュアルポートVRAMのランダムアクセスポートはCP
U1による描画に使用され、シリアルアクセスポートは
グラフィクスムデータの読み出しに使用される。デュア
ルポートVRAMのアクセス制御は、全てメモリクロッ
クMCLKに同期したタイミングで行われる。
ュアルポートVRAMのランダムアクセスポートはCP
U1による描画に使用され、シリアルアクセスポートは
グラフィクスムデータの読み出しに使用される。デュア
ルポートVRAMのアクセス制御は、全てメモリクロッ
クMCLKに同期したタイミングで行われる。
【0096】
【発明の効果】以上のように、この発明によれば、グラ
フィスクモードとテキストモードとで画面リフレッシュ
の際の画像メモリのアクセスモードを効率良く使い分け
られるようになり、テキストモード時におけるCPUの
描画処理時間を増加させることが可能となる。
フィスクモードとテキストモードとで画面リフレッシュ
の際の画像メモリのアクセスモードを効率良く使い分け
られるようになり、テキストモード時におけるCPUの
描画処理時間を増加させることが可能となる。
【図1】この発明の一実施例に係わる表示制御システム
の全体の構成を示すブロック図。
の全体の構成を示すブロック図。
【図2】同実施例に設けられているメモリ制御回路の構
成の一例を示す回路図。
成の一例を示す回路図。
【図3】同実施例におけるテキストモード時のデータ読
み出し動作を説明するタイミングチャート。
み出し動作を説明するタイミングチャート。
【図4】同実施例におけるCPUサイクルの挿入可能回
数を説明するための図。
数を説明するための図。
【図5】従来の表示制御システムにおけるメモリ制御回
路の構成の一例を示す回路図。
路の構成の一例を示す回路図。
【図6】従来の表示制御システムにおけるテキストモー
ド時のデータ読み出し動作を説明するタイミングチャー
ト。
ド時のデータ読み出し動作を説明するタイミングチャー
ト。
1…CPU、4…表示制御システム、10…ディスプレ
イコントローラ、11…クロックシンセサイザ、12…
表示タイミング制御回路、17…メモリ制御回路、18
…カラーパレット、19…RAMDAC、21…クロッ
クセレクタ、25…画像メモリ、40…フラットパネル
ディスプレイ、50…CRTディスプレイ。
イコントローラ、11…クロックシンセサイザ、12…
表示タイミング制御回路、17…メモリ制御回路、18
…カラーパレット、19…RAMDAC、21…クロッ
クセレクタ、25…画像メモリ、40…フラットパネル
ディスプレイ、50…CRTディスプレイ。
Claims (5)
- 【請求項1】 テキストデータおよび文字フォント、ま
たはグラフィクスデータが格納される画像メモリと、 ホストCPUから指示された表示モードがグラフィクス
モードおよびテキストモードのいずれのモードであるか
を判別する表示モード判別手段と、 前記表示モード判別手段の判別結果に応じて動作制御さ
れ、グラフィクスモードにおいてはページモードのシリ
アルアクセスを実行して前記画像メモリにアドレス順に
格納されている複数のグラフィクスデータを連続的に読
み出し、テキストモードにおいてはランダムアクセスを
実行して前記画像メモリに格納されているテキストデー
タと文字フォントとを交互に読み出すメモリ制御手段
と、 このメモリ制御手段によって前記画像メモリから読み出
されたデータをビデオデータに変換してディスプレイに
出力する表示制御手段とを具備することを特徴とする表
示制御システム。 - 【請求項2】 テキストデータおよび文字フォント、ま
たはグラフィクスデータが格納される画像メモリと、 ホストCPUから指示された表示モードがグラフィクス
モードおよびテキストモードのいずれのモードであるか
を判別する表示モード判別手段と、 入力クロックに同期したタイミングで前記画像メモリを
アクセス制御するメモリ制御手段であって、前記表示モ
ード判別手段の判別結果に応じて動作制御され、グラフ
ィクスモードにおいてはページモードのシリアルアクセ
スを実行して前記画像メモリにアドレス順に格納されて
いる複数のグラフィクスデータを連続的に読み出し、テ
キストモードにおいてはランダムアクセスを実行して前
記画像メモリに格納されているテキストデータと文字フ
ォントとを交互に読み出すメモリ制御手段と、 ディスプレイの表示タイミングに同期したビデオクロッ
クを発生するビデオクロック発生手段と、 前記ビデオクロックよりも高周波数のメモリクロックを
発生するメモリクロック手段と、 前記画像メモリから読み出されたデータを前記ビデオク
ロックに同期したタイミングでビデオデータに変換して
ディスプレイに出力する表示制御手段と、 前記表示モード判別手段の判別結果に応じて動作制御さ
れ、グラフィクスモードにおいては前記メモリクロック
発生手段から出力されるメモリクロックを前記メモリ制
御手段に入力クロックとして供給し、テキストモードに
おいては前記ビデオクロック発生手段から出力されるビ
デオクロックを前記メモリ制御手段に入力クロックとし
て供給するクロック選択手段とを具備することを特徴と
する表示制御システム。 - 【請求項3】 前記表示モード判別手段の判別結果に応
じて動作制御され、テキストモードにおいては前記メモ
リクロック発生手段をパワーダウンする手段をさらに具
備することを特徴とする請求項2記載の表示制御システ
ム。 - 【請求項4】 前記画像メモリはダイナミックRAMか
ら構成されていることを特徴とする請求項2記載の表示
制御システム。 - 【請求項5】 前記画像メモリはランダムアクセスポー
トとシリアルアクセスポートとを有するビデオRAMか
ら構成され、前記メモリ制御手段は、グラフィクスモー
ドにおいては前記シリアルアクセスポートを介して前記
ビデオRAMをシリアルアクセスし、テキストモードに
おいては前記ランダムアクセスポートを介して前記ビデ
オRAMをランダムアクセスすることを特徴とする請求
項2記載の表示制御システム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5147984A JPH075870A (ja) | 1993-06-18 | 1993-06-18 | 表示制御システム |
US08/255,938 US5642138A (en) | 1993-06-18 | 1994-06-07 | Display control system using a different clock in the graphics mode from that in the text mode in accessing an image memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5147984A JPH075870A (ja) | 1993-06-18 | 1993-06-18 | 表示制御システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH075870A true JPH075870A (ja) | 1995-01-10 |
Family
ID=15442540
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5147984A Pending JPH075870A (ja) | 1993-06-18 | 1993-06-18 | 表示制御システム |
Country Status (2)
Country | Link |
---|---|
US (1) | US5642138A (ja) |
JP (1) | JPH075870A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6542140B1 (en) | 1999-08-10 | 2003-04-01 | Nec Corporation | Color liquid crystal display and display method thereof |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09101763A (ja) * | 1995-10-05 | 1997-04-15 | Sharp Corp | 画像表示装置の駆動回路 |
KR100205009B1 (ko) | 1996-04-17 | 1999-06-15 | 윤종용 | 비디오신호 변환장치 및 그 장치를 구비한 표시장치 |
KR100204334B1 (ko) * | 1996-07-05 | 1999-06-15 | 윤종용 | 표시모드 변환기능을 갖는 비디오신호 변환장치 및 그 장치를 구비한 표시장치 |
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