JPH075870A - 表示制御システム - Google Patents

Abstract

(57)【要約】 【目的】テキストモードにおけるＣＰＵの描画処理性能
の向上を図る。 【構成】ＣＰＵ１によって指定される表示モードがグラ
フィクスモードであるかテキストモードであるかに応じ
て画像メモリ２５のアクセスモードが切り替えられ、テ
キストモードにおいては、シングルリードサイクルによ
るランダムアクセスがビデオクロックに同期したタイミ
ングで実行されて文字コードおよびアトリビュートの読
み出しと文字フォントの読み出しが１キャラクタ単位で
交互に行われる。これにより、画面リフレッシュのため
に画像メモリ２５が占有される時間が短縮され、その分
だけＣＰＵ１による描画時間を増加させることができ
る。また、ディスプレイコントローラ１０全体がビデオ
クロック同期回路となるので、回路間の同期化のための
機能が不要となり制御の簡単化も図ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はパーソナルコンピュー
タの表示制御システムに関し、特にグラフィクスモード
とテキストモードの２つの表示モードを持つ表示制御シ
ステムに関する。

【０００２】

【従来の技術】一般に、パーソナルコンピュータのディ
スプレイコントローラは、グラフィクスモードとテキス
トモードの２つの表示モードを有している。グラフィク
スモードは画像メモリ上に格納されたイメージデータを
コンピュータのディスプレイモニタに表示するモードで
あり、またテキストモードは画像メモリ上の文字コード
の配列に合わせて文字フォントをディスプレイモニタに
表示するモードである。これらグラフィクスモードおよ
びテキストモードのどちらにおいても、画像メモリから
読み出されたデータはディスプレイコントローラ内の表
示制御回路によってビデオ信号に変換されてディスプレ
イモニタに出力される。この場合、表示制御回路はビデ
オクロックに同期して動作する。このビデオクロックは
ビデオ信号をディスプレイモニタにドット単位で出力す
るための同期信号であり、その周波数はディスプレイモ
ニタの表示タイミングによって決定される。

【０００３】画像メモリのアクセスは、ディスプレイコ
ントローラ内のメモリ制御回路によって制御される。メ
モリ制御回路による画像メモリのアクセスには、ＣＰＵ
による描画処理のために行われるアクセスと、画面リフ
レッシュのために画像メモリからデータを読み出すため
のアクセスとがある。

【０００４】表示画面の解像度が高くなると、その分だ
け多くのデータを画像メモリから読み出すことが必要と
される。特に、グラフィクスデータについては１ドット
当たりのビット数が多いので、画像メモリからのデータ
読み出しに多くの時間を要する。

【０００５】この場合、画面リフレッシュのために画像
メモリが占有されてしまう時間が増大されるので、画像
メモリのデータ書き替えのためにＣＰＵが画像メモリを
使用できる時間が制限されてしまう。これは、ＣＰＵの
描画性能を低下させる大きな原因となる。

【０００６】そこで、最近のディスプレイコントローラ
においては、グラフィクスモードにおれる画像メモリか
らのデータ読み出し速度の向上を図るために、ページモ
ードリードサイクルと、メモリ制御専用のメモリクロッ
クが利用されている。

【０００７】ページモードリードサイクルは画像メモリ
のロウアドレス上に連続して格納されている複数のデー
タを連続的に読み出すシリアルアクセスモードであり、
このモードを利用すると多くのグラフィクスデータを画
像メモリから高速に読み出すことができる。

【０００８】また、メモリクロックの周波数はビデオク
ロックの周期数に関係なく画像メモリの性能のみによっ
て規定できるので、ビデオクロックの周期数よりも高く
設定することができる。このため、メモリクロックによ
ってメモリ制御回路を駆動することにより、画像メモリ
からのグラフィクスデータの読み出し速度をさらに向上
させることができる。

【０００９】したがって、ページモードリードサイクル
およびメモリクロックの使用によって、グラフィクスモ
ードにおいては画面リフレッシュのために画像メモリが
占有される時間が少なくなり、その分、ＣＰＵによる描
画処理の時間を増加させることが可能となる。

【００１０】しかしながら、従来のディスプレイコント
ローラにおいては、このようなページモードリードサイ
クルおよびメモリクロックを使用した画像メモリのシリ
アルアクセスは、グラフィクスモード／テキストモード
の区別に関係なく行われていた。

【００１１】このため、グラフィクスモードにおいては
読み出し速度を向上させることはできるものの、テキス
トモードにおいてはかえって読みだし速度が低下される
等の欠点があった。

【００１２】以下、図５および図６を参照して、テキス
トモードにおけるページモードリードサイクルおよびメ
モリクロックを使用した画像メモリアクセス動作を説明
する。

【００１３】図５は画像メモリをアクセス制御するメモ
リ制御回路の構成を概念的に示すものであり、また図６
は画像メモリのアクセスタイミングを示すタイミングチ
ャートである。

【００１４】テキストモードにおいては、画像メモリ５
０を構成する４つのマップ（ＭＡＰ０〜ＭＡＰ３）のう
ちでＭＡＰ０，ＭＡＰ１，ＭＡＰ２が使用され、ＭＡＰ
３は使用されない。ＭＡＰ０には文字コード（Ｃｏｄ
ｅ）、ＭＡＰ１にはアトリビュート（ＡＴＴ．）、ＭＡ
Ｐ３には文字フォント（Ｆｏｎｔ）が格納されている。

【００１５】ディスプレイモニタにテキストデータを表
示する場合、まず、画像メモリ５０のＭＡＰ０，ＭＡＰ
１がページモードリードサイクルによってシリアルアク
セスされる。このページモードリードサイクルにおいて
は、１つのロウアドレスＲＡに対して複数のカラムアド
レスＣＡが連続して発生され、それがＭＡＰ０，ＭＡＰ
１に供給される。これにより、ＭＡＰ０からは文字コー
ドが連続して読み出され、ＭＡＰ１からはアトリビュー
トが連続して読み出される。これら文字コードおよびア
トリビュートは、ＦＩＦＯバッファ５７に順次書き込ま
れる。

【００１６】ＦＩＦＯバッファ５７が一杯になると、そ
のＦＩＦＯバッファ５７からは文字コードおよびアトリ
ビュートが読み出され、それぞれラッチ回路５９，６０
にラッチされる。ラッチされた文字コードは、ＭＡＰ２
をアクセスするためのフォントアドレスとして使用され
る。

【００１７】次いで、そのフォントアドレスを使用した
シングルリードサイクルが実行され、フォントアドレス
に対応するロウアドレスＲＡおよびカラムアドレスＣＡ
がＭＡＰ２に供給される。これにより、ＭＡＰ２はシン
グルリードサイクルによってランダムアクセスされ、フ
ォントアドレスで指定される文字フォントパターンの１
ラスタ分に相当するフォントデータが読み出される。こ
のフォントデータはラッチ回路６１にラッチされる。ま
た、これと同じタイミングで、ラッチ回路６０のアトリ
ビュートがラッチ回路６２に転送され、そこにラッチさ
れる。この後、それらフォントデータとアトリビュート
にしたがって１ドット単位でビデオデータが生成され
る。

【００１８】このように、テキストモードにおいては、
ＭＡＰ０，ＭＡＰ１のアクセスをページモードリードサ
イクルで行い、その後、ＭＡＰ２をシングルリードサイ
クルでアクセスする必要がある。シングルリードサイク
ルはページモードリードサイクルで連続して読み出され
た文字コードの数だけ繰り返し行われるので、ページモ
ードリードサイクルで読み出される文字コードの数が増
えるほどシングルリードサイクルの実行期間は長くな
る。

【００１９】また、ＭＡＰ２に対するシングルリードサ
イクルの実行期間中は、ＭＡＰ０，１に対するページモ
ードリードサイクルは実行できない。なぜなら、ページ
モードリードサイクルの１サイクルは比較的長いので、
シングルリードサイクルの空き時間にページモードリー
ドサイクルを挿入することはできないためである。

【００２０】したがって、テキストモードにおいては、
ページモードリードサイクルを利用すると、ＭＡＰ２だ
けをシングルリードサイクルでアクセスしている時間が
非常に長くなる。このため、かえってデータ読み出し速
度の低下を招くことになる。

【００２１】

【発明が解決しようとする課題】従来では、表示モード
がテキストモードかグラフィクスモードかに拘らず画像
メモリをページモードリードサイクルによってシリアル
アクセスしていたので、テキストモードにおいては、文
字コードおよびアドリビュートの読み出しのためにペー
ジモードリードサイクルを実行した後、文字フォント読
み出しのためにランダムアクセスを何共も繰り返し行う
必要があった。この場合、ページモードリードサイクル
によって読み出されたすべての文字コードに対応する文
字フォント読み出しが終了するまで、次ぎのページモー
ドリードサイクルの実行は待たされる。このため、かえ
ってデータ読み出しのために画像メモリを占有する時間
が長くなり、ＣＰＵに画像メモリの制御を渡すことがで
きる時間が短くなる欠点があった。

【００２２】この発明はこのような点に鑑みてなされた
もので、表示モードがグラフィクスモードであるかテキ
ストモードであるかに応じて画像メモリのアクセスモー
ドを切り替えて常に適切な画像メモリアクセスを行える
ようにし、十分な描画性能を実現することができる表示
制御装置を提供することを目的とする。

【００２３】

【課題を解決するための手段および作用】この発明によ
る表示制御システムは、テキストデータおよび文字フォ
ント、またはグラフィクスデータが格納される画像メモ
リと、ホストＣＰＵから指示された表示モードがグラフ
ィクスモードおよびテキストモードのいずれのモードで
あるかを判別する表示モード判別手段と、前記表示モー
ド判別手段の判別結果に応じて動作制御され、グラフィ
クスモードにおいてはページモードのシリアルアクセス
を実行して前記画像メモリにアドレス順に格納されてい
る複数のグラフィクスデータを連続的に読み出し、テキ
ストモードにおいてはランダムアクセスを実行して前記
画像メモリに格納されているテキストデータと文字フォ
ントとを交互に読み出すメモリ制御手段と、このメモリ
制御手段によって前記画像メモリから読み出されたデー
タをビデオデータに変換してディスプレイに出力する表
示制御手段とを具備することを特徴とする。

【００２４】この表示制御システムにおいては、表示モ
ードがグラフィクスモードであるかテキストモードであ
るかに応じて画像メモリのアクセスモードが切り替えら
れ、グラフィクスモードについてのみページモードリー
ドサイクルによるシリアルアクセスが実行され、テキス
トモードにおいてはシングルリードサイクルによるラン
ダムアクセスが実行される。このランダムアクセスで
は、文字コードおよびアトリビュートの読み出しと文字
フォントの読み出しとが１キャラクタ単位で交互に行わ
れる。これにより、テキストモードにおいて画面リフレ
ッシュのために画像メモリが占有される時間が短縮さ
れ、その分だけＣＰＵによる描画時間を増加させること
ができる。

【００２５】したがって、表示モードに適した画像メモ
リアクセスを行えるようになり、テキストモードにおい
ても画像メモリからのデータ読み出し速度を速めること
ができる。このため、描画のためにＣＰＵに画像メモリ
の制御を渡すことができる時間が増加され、描画性能の
向上することができる。

【００２６】また、この発明の表示制御システムは、テ
キストモードにおいてはメモリ制御手段への入力クロッ
クをメモリクロックからビデオクロックに切り替え、画
像メモリをビデオクロックに同期したタイミングでラン
ダムアクセスすることを第２の特徴とする。

【００２７】テキストモードにおいては画像メモリはラ
ンダムアクセスされるが、この場合には、メモリクロッ
クとビデオクロックのどちらを使用してもＣＰＵに渡せ
る描画時間はさほど変わらない。このため、この表示制
御システムにおいては、テキストモードではビデオクロ
ックが使用される。ビデオクロックが使用された場合に
は、画像メモリからのデータ読み出しタイミングと表示
制御手段の動作タイミングが一致されるので、同期のた
めのデータバッファ等を設ける必要が無くなり、制御の
簡単化が図れる。また、メモリクロック発生手段をディ
スエーブルできるので、その分だけ電力消費を低減する
ことが可能となる。

【００２８】

【実施例】以下、図面を参照してこの発明の実施例を説
明する。まず、図１を参照して、この発明の一実施例に
係わる表示制御装置のシステム全体の構成を説明する。
この表示制御システム４は、例えば、６４０×４８０ド
ット２５６色表示等の表示モードを持つＶＧＡ（Ｖideo
Ｇraphics Ａrray）仕様の表示制御システムであ
り、バスコネクタ３を介してポータブルコンピュータの
システムバス２に接続される。この表示制御システム４
は、ポータブルコンピュータ本体に標準装備されるフラ
ットパネルディスプレイ４０およびオプション接続され
るカラーＣＲＴディスプレイ５０双方に対する表示制御
を行なう。

【００２９】表示制御システム４には、ディスプレイコ
ントローラ１０および画像メモリ２５が設けられてい
る。これらディスプレイコントローラおよび画像メモリ
２５は、図示しない回路基板上に搭載されている。

【００３０】ディスプレイコントローラ１０はゲートア
レイによって実現されるＬＳＩであり、この表示制御シ
ステム４の主要部を成す。このディスプレイコントロー
ラ１０は、バスコネクタ３およびシステムバス２を介し
てポータブルコンピュータのＣＰＵ１に結合されてお
り、ＣＰＵ１からの要求に応じて画像メモリ２５への描
画を行う。また、ディスプレイコントローラ１０は、画
像メモリ２５に描画されたデータをビデオデータに変換
してフラットパネルディスプレイ４０またはカラーＣＲ
Ｔディスプレイ５０に出力し、それらの画面リフレッシ
ュを行う。

【００３１】画像メモリ２５は、フラットパネルディス
プレイ４０またはカラーＣＲＴディスプレイ５０に表示
するための表示データを記憶するものであり、例えば２
つのＤＲＡＭチップから構成されている。この画像メモ
リ２５には４つのマップ（ＭＡＰ０〜ＭＡＰ３）が定義
されており、ＭＡＰ０，ＭＡＰ１は一方のＤＲＡＭによ
って実現され、ＭＡＰ２，ＭＡＰ３は他方のＤＲＡＭに
よって実現されている。

【００３２】画像メモリ２５は、メモリデータＭＤ３１
−０に対応する３２ビット幅のデータ入出力ポートを持
つ。この場合、ＭＡＰ０はメモリデータＭＤ７−０、Ｍ
ＡＰ１はＭＤ１５−８、ＭＡＰ２はＭＤ２３−１６、Ｍ
ＡＰ３はＭＤ３１−２４に対応する。また、これらＭＡ
Ｐ０〜ＭＡＰ３はメモリアドレス（ＭＡ９−０）によっ
て共通にアドレッシングされる。

【００３３】メモリ制御信号（ロウアドレスストローブ
信号ＲＡＳ，カラムアドレスストローブ信号ＣＡＳ，ラ
イトイネーブル信号ＷＥ，アウトプットイネーブル信号
ＯＥ）は２種類用意されており、ＡＲＡＳ，ＡＣＡＳ，
ＡＷＥ，ＡＯＥはＭＡＰ０，ＭＡＰ１が実現される一方
のＤＲＡＭの制御信号として使用され、ＢＲＡＳ，ＢＣ
ＡＳ，ＢＷＥ，ＢＯＥはＭＡＰ２，ＭＡＰ３が実現され
る他方のＤＲＡＭの制御信号として使用される。

【００３４】グラフィクスモードにおいては、グラフィ
クスデータがメモリプレーン方式によって画像メモリ２
５に描画される。このメモリプレーン方式は、４つのマ
ップ（ＭＡＰ０〜ＭＡＰ３）を全て使用し、それらマッ
プに各ピクセルの色情報を割り当てる方式である。この
場合、１ピクセルは、各マップ毎に１ビットづつの合計
４ビットのデータ（４ビット／ピクセル）によって表現
される。画像メモリ２５のデータ入出力ポートは３２ビ
ット幅であるので、１回のリードアクセスで４ビット／
ピクセルのグラフィクスデータが８ドット分読み出され
る。

【００３５】また、テキストモードにおいては、文字コ
ード、アトリビュート、および文字フォントデータが画
像メモリ２５に格納される。テキストモードでは、画像
メモリ２５に定義された４つのマップ（ＭＡＰ０〜ＭＡ
Ｐ３）の内の３つのマップ（ＭＡＰ０〜ＭＡＰ２）が使
用される。表示対象の１画面分の文字コードはＭＡＰ０
に格納され、それに対応する１画面分のアトリビュート
はＭＡＰ１に格納される。１文字分のテキストデータ
は、８ビットの文字コードと８ビットのアトリビュート
から構成される合計２バイトのデータサイズを有してい
る。８ビットのアトリビュートデータは、フォアグラン
ドの色（文字色）を指定する４ビットデータ（ｂｉｔ０
〜ｂｉｔ３）とバックグランドの色（背景色）を指定す
る４ビットデータ（ｂｉｔ４〜ｂｉｔ７）を含んでい
る。フォアグランドの色（文字色）を指定する４ビット
データ（ｂｉｔ０〜ｂｉｔ３）の内、ｂｉｔ３のデータ
は文字種の選択あるいは文字色の高輝度指定のためにも
使用される。

【００３６】また、ＭＡＰ２には、８種類のフォントセ
ットが格納される。各フォントセットは、８ビットの文
字コードによって選択可能な２５６文字分の文字フォン
トデータを含んでいる。各文字フォントデータは、例え
ば、８ドット×１６ライン、または９ドット×１６ライ
ンなどのフォントパターンに対応したデータサイズを有
している。

【００３７】ディスプレイコントローラ１０は、図示の
ように、クロックシンセサイザ１１、ＣＲＴ制御回路１
２、ＣＰＵインターフェース１３、表示アドレス生成回
路１４、ラスタオペレーション回路１５、アトリビュー
ト制御およびパラレル／シリアル変換回路（Ｐ／Ｓ）１
６、メモリ制御回路１７、カラーパレット１８、ＲＡＭ
ＤＡＣ１９、フラットパネルエミュレーション回路２
０、クロックセレクタ２１、およびパワーダウン制御回
路２２から構成されている。このディスプレイコントロ
ーラ１０のメモリ制御回路１７を除く全ての回路は、ビ
デオクロックＶＤＬＫに同期したタイミングで動作す
る。以下、各回路の機能を説明する。

【００３８】クロックシンセサイザ１１は、システムバ
ス２からのシステムクロックＳＹＳＣＬＫに基づき、ビ
デオクロックＶＤＣＬＫ、メモリクロックＭＣＬＫ、キ
ャラクタクロックＣＲＣＫ等を生成する。

【００３９】ビデオクロックＶＤＣＬＫは、フラットパ
ネルディスプレイ４０またはＣＲＴディスプレイ５０の
表示タイミングに合わせてビデオ信号をそれらディスプ
レイにドット単位で出力するための同期クロックであ
り、例えば２８．３２２ＭＨｚ程度の周波数を有する。
このビデオクロックＶＤＣＬＫの周波数の値は、フラッ
トパネルディスプレイ４０またはＣＲＴディスプレイ５
０の水平／垂直の走査周波数に基づいて決定される。

【００４０】メモリクロックＭＣＬＫはメモリ制御回路
１７の動作クロックであり、その周波数は画像メモリ２
５の性能のみによって規定でき、例えば、４１．６１２
ＭＨｚといったビデオクロックＶＤＣＬＫよりも高い値
を有する。

【００４１】キャラクタクロックＣＲＣＫは１文字単位
に出力されるクロックであり、例えば１文字のフォント
データの横方向サイズが９ドットの場合には、キャラク
タクロックＣＲＣＫはビデオクロックＶＤＣＬＫの９倍
の周期を有する。

【００４２】このクロックシンセサイザ１１には各種ク
ロックを生成するための複数のＰＬＬ回路が内蔵されて
いる。ビデオクロックＶＤＣＬＫの生成のために使用さ
れるＰＬＬ回路には、パワーダウン制御回路２２からの
パワーダウン信号ＰＤが供給される。このパワーダウン
信号ＰＤは、ビデオクロックＶＤＣＬＫを生成するＰＬ
Ｌ回路をパワーダウンするためのものである。

【００４３】表示タイミング制御回路１２は、フラット
パネルディプレイ４０およびＣＲＴディスプレイ５０の
表示タイミングを制御する。すなわち、表示タイミング
制御回路１２は、クロックシンセサイザ１１からのビデ
オクロックＶＤＣＬＫ，キャラクタクロックＣＲＣＫ、
およびパラメタレジスタ郡に設定されたタイミング情報
に基づいて、フラットパネルディプレイ４０の表示タイ
ミングを制御するための各種制御信号（ラインパルスＬ
Ｐ、フィールドパルスＦＰ、およびシフトクロックＳＣ
Ｋ）、およびＣＲＴディスプレイ５０の表示タイミング
を制御するための各種制御信号（水平同期信号ＨＳＹＮ
Ｃ、垂直同期信号ＶＳＹＮＣ）を発生する。フラットパ
ネルディプレイ４０に対するシフトクロックＳＣＫは、
フラットパネルディスプレイ４０内にビデオデータをシ
フトして取り込むためのデータシフト信号として使用さ
れるものである。

【００４４】また、表示タイミング制御回路１２は、メ
モリ制御回路１７に表示開始タイミング信号を供給する
と共に、表示アドレス生成回路１４に表示アドレスを供
給する。さらに、表示タイミング制御回路１２は、ＣＰ
Ｕ１に対する割り込み要求信号（ＩＲＱ）を発行する。

【００４５】ＣＰＵインターフェース１３はシステムバ
ス２を介してシステムデータＤ１５−０等をＣＰＵ１と
授受するためのものであり、このＣＰＵインターフェー
ス１３にはパラメタレジスタ群が設けられている。パラ
メタレジスタ郡は、フラットパネルディプレイ４０およ
びＣＲＴディスプレイ５０の表示モード（テキストモー
ド、グラフィクスモード）や、表示タイミング等を規定
するための各種パラメタを保持する。このパラメタは、
システムデータＤ１５−０を介してＣＰＵ１から与えら
れる。パラメタレジスタに対するパラメタのリード／ラ
イトは、Ｉ／Ｏリード信号ＩＯＲ、ＩＯライト信号ＩＯ
Ｗによって制御される。

【００４６】また、ＣＰＵインターフェース１３は、シ
ステムバス２からＳＢＨＥ信号を入力すると共に、ＭＥ
ＭＣＳ１６信号、ＩＯＣＳ１６信号を出力する。ＳＢＨ
Ｅ信号は、システムデータＤ１５−０の上位バイトＤ１
５−８の転送を示す。ＭＥＭＣＳ１６信号、およびＩＯ
ＣＳ１６信号は、それぞれ１６ビットメモリサイクル、
および１６ビットＩ／Ｏサイクルの実行時に出力され
る。

【００４７】さらに、ＣＰＵインターフェース１３は、
ＣＰＵ１によって指定された表示モードがテキストモー
ド（Ｔ）かグラフィクスモード（Ｇ）かを示すモード識
別信号（テキスト／グラフ）を出力する。このモード識
別信号はパラメタレジスク群の所定レジスタにグラフィ
クスモードを示すパラメタがセットされた時は“０”、
テキストモードを示すパラメタがセットされた時は
“１”にセットされる。モード識別信号は、メモリ制御
回路１７およびクロックセレクタ２１、パワーダウン制
御回路２２等に供給される。

【００４８】表示アドレス生成回路１４は、ＣＰＵ１か
らのシステムアドレスＳＡ１９−０またはＣＲＴ制御回
路１２からの表示アドレスに従って画像メモリ２５をリ
ード／ライトアクセスするためのメモリアドレスＭＡ９
−０を発生する。この場合、メモリアドレスＭＡ９−０
は１０ビット幅のロウアドレスおよび１０ビット幅のカ
ラムアドレスから構成され、これらロウアドレスおよび
カラムアドレスは時分割で表示アドレス生成回路１４か
ら画像メモリ２５に与えられる。

【００４９】また、システムバス２から表示アドレス生
成回路１４に入力されるＡＥＮ信号はシステムアドレス
ＳＡ１９−０の有効／無効を示す。ラスタオペレーショ
ン回路１５は、ＣＰＵ１によってパラメタレジスタ群に
セットされたシステムデータＤ１５−０をライトデータ
としてメモリ制御回路１７に転送する機能と、メモリ制
御回路１７によって画像メモリ２５から読み出された表
示データに対して各種ラスタ演算を実行する描画機能を
有している。描画時には、画像メモリ２５から読み出さ
れた表示データは、ラスタオペレーション回路１５によ
って論理演算が実行され、その演算結果が再び画像メモ
リ２５に書き込まれる。演算の内容は、パラメタレジス
タ郡に設定されているパラメタによって制御される。ま
た、ＣＰＵ１からの描画データは、ＣＰＵインターフェ
ース１３、およびラスタオペレーション回路１５をスル
ーしてメモリ制御回路１７に転送される。

【００５０】アトリビュート制御およびパラレル／シリ
アル変換回路（Ｐ／Ｓ）１６は、カラーパレット１８に
入力するためのデータを生成する。グラフィクスモード
においては、画像メモリ２５のＭＡＰ０〜ＭＡＰ３から
一度に読み出される３２ビット（８画素分）のグラフィ
クスデータがアトリビュート制御およびパラレル／シリ
アル変換回路（Ｐ／Ｓ）１６によって４ビット／ピクセ
ルの１画素単位で順次切り出された後、カラーパレット
１８に入力される。一方、テキストモードにおいては、
まず、ある文字コードに対応するフォントデータの８ド
ット分が画像メモリ２５のＭＡＰ２から一度に読み出さ
れ、それがパラレル／シリアル変換によって１ドット単
位に切り出される。この後、その切り出された１ドット
単位のフォントの値に応じてアトリビュートデータの４
ビットのフォアグランドと４ビットのバックグランドの
一方が選択され、その選択された４ビットデータがカラ
ーパレット１８に入力される。

【００５１】メモリ制御回路１７は、画面リフレッシュ
のタイミングまたはＣＰＵ１からのメモリリード／ライ
ト要求（ＭＥＭＲ，ＭＥＭＷ）に従って画像メモリ２５
をアクセス制御する。このメモリ制御回路１７は、入力
クロックＣＬＫに同期したタイミングで、ＭＡＰ０，Ｍ
ＡＰ１用のライトイネーブル信号ＡＷＥ、アウトプット
イネーブル信号ＡＯＥ、ロウアドレスストローブ信号Ａ
ＲＡＳ、カラムアドレスストローブ信号ＡＣＡＳ、およ
びＭＡＰ２，ＭＡＰ３用のライトイネーブル信号ＢＷ
Ｅ、アウトプットイネーブル信号ＢＯＥ、ロウアドレス
ストローブ信号ＢＲＡＳ、カラムアドレスストローブ信
号ＢＣＡＳを発生する。

【００５２】画面リフレッシュを行う場合、メモリ制御
回路１７は、ＣＲＴ制御回路１２からの表示開始タイミ
ング信号をトリガとして画像メモリ２５のリードアクセ
スを開始する。

【００５３】モード識別信号がグラフィクスモードを示
す場合においては、メモリ制御回路１７は高速ページモ
ードリードサイクルによって画像メモリ２５をシリアル
アクセスする。このシリアルアクセスによって読み出さ
れたグラフィクスデータは、ＦＩＦＯバッファ１７１ａ
または１７１ｂに一旦保持された後、アトリビート制御
およびパラレル／シリアル変換回路１６に転送される。
この場合、ＦＩＦＯバッファ１７１ａ，１７１ｂは交互
に使用され、画像メモリ２５からのグラフィクスデータ
を一方のＦＩＦＯバッファに書き込んでいる間、他方の
ＦＩＦＯバッファからはグラフィクスデータが読み出さ
れる。

【００５４】一方、モード識別信号がテキストモードを
示す場合においては、メモリ制御回路１７は、シングル
リードサイクルによって画像メモリ２５をランダムアク
セスする。ランダムアクセスによって読み出されるテキ
ストデータはＦＩＦＯバッファ１７１ａ，１７１ｂを介
さずに、直接的にアトリビート制御およびパラレル／シ
リアル変換回路１６に転送される。

【００５５】また、メモリ制御回路１７は、画面リフレ
ッシュとＣＰＵ１の描画処理とのアービトレーションの
制御を行う。画面リフレッシュのためのリードアクセス
とＣＰＵ１からのメモリリード／ライト要求（ＭＥＭ
Ｒ，ＭＥＭＷ）が競合した場合には、メモリ制御回路１
７は、Ｉ／Ｏチャネルレディ信号（ＩＯＣＨＲＤＹ）を
発生してＣＰＵ１のバスサイクルを延長する。

【００５６】カラーパレット制御回路１８は、アトリビ
ュート制御およびパラレル／シリアル変換回路（Ｐ／
Ｓ）１６から出力される４ビット／ピクセルのデータの
色属性を決定するためのものであり、１６個のカラーパ
レットレジスタを含むカラーパレットテーブルを備えて
いる。このカラーパレットテーブルには、アトリビュー
ト制御およびパラレル／シリアル変換回路（Ｐ／Ｓ）１
６からの４ビット／ピクセルのデータがインデックスと
して入力され、１６個のカラーパレットレジスタの１つ
が選択される。各カラーパレットレジスタには、６ビッ
トのカラーパレットデータがセットされている。選択さ
れたカラーパレットレジスタから読み出される６ビット
のカラーパレットデータには、カラーパレット制御回路
１８内蔵のカラー選択レジスタから出力される２ビット
が加えられ、合計８ビットのデータが出力される。この
８ビットデータは、ＣＲＴビデオデータとしてＲＡＭＤ
ＡＣ１９に供給される。

【００５７】ＲＡＭＤＡＣ１９は、カラーＣＲＴディス
プレイ５０用のＲ，Ｇ，Ｂのアナログカラービデオ信号
を生成するためのものであり、８ビットのＣＲＴビデオ
データをインデックスとするカラーテーブルと、このカ
ラーテーブルから読み出されるカラーデータをアナログ
信号に変換するＤ／Ａコンバータとから構成されてい
る。ＶＧＡ仕様では２５６色同時表示の表示モードがあ
るので、この表示モードをサポートするためにカラーテ
ーブルには２５６個のカラーレジスタが含まれており、
そのうちの１つがＣＲＴビデオデータによって選択され
る。各カラーレジスタには、Ｒ，Ｇ，Ｂそれぞれについ
て６ビットからなる合計１８ビットのカラーデータが格
納されている。選択されたカラーレジスタに格納されて
いるカラーデータは、デジタルＲ，Ｇ，Ｂデータとして
フラットパネルエミュレーション回路２０に供給される
と共に、ＲＡＭＤＡＣ１９内蔵のＤ／Ａコンバータに供
給される。Ｄ／Ａコンバータは、デジタルＲ，Ｇ，Ｂデ
ータをアナログＲ，Ｇ，Ｂ信号に変換して、ＣＲＴディ
スプレイ５０に供給する。

【００５８】フラットパネルエミュレーション回路２０
は、デジタルＲ，Ｇ，Ｂデータをフラットパネルディス
プレイ４０用のカラーまたはモノクロ階調ビデオデータ
にエミュレートする。

【００５９】クロックセレクタ２１は、メモリクロック
ＭＣＬＫとビデオクロックＶＤＣＬＫの一方をメモリ制
御回路１７の入力クロックＣＬＫとして選択する。この
場合、クロックセレクタ２１の選択動作は、ＣＰＵイン
ターフェース１３からのモード識別信号によって制御さ
れる。すなわち、モード識別信号がグラフィクスモード
を示す“０”レベルの時はメモリクロックＭＣＬＫが選
択され、またモード識別信号がテキストモードを示す
“１”レベルの時はビデオクロックＶＤＣＬＫが選択さ
れる。

【００６０】パワーダウン制御回路２２は、モード識別
信号によってグラフィクスモードからテキストモードへ
の切り替えを検出した際、パワーダウン信号ＰＤを発生
する。このパワーダウン信号ＰＤは、クロックシンセサ
イザ１１内のメモリクロックＭＣＬＫ発生用のＰＬＬを
ディスエーブルして、それをパワーダウンする。また、
パワーダウン制御回路２２は、モード識別信号によって
テキストモードからグラフィクスモードへの切り替えを
検出した際には、メモリクロックＭＣＬＫ発生用のＰＬ
Ｌをイネーブルにするためにパワーダウン信号ＰＤの発
生を停止する。さらに、パワーダウン制御回路２２は、
ＲＡＭＤＡＣ１９のパワーダウン制御も行う。パワーダ
ウンのためのディスエーブル制御は、例えば、その回路
への電源供給や、動作クロックの供給を遮断するといっ
た手法によって行うことができる。

【００６１】この表示制御システム４においては、表示
モードがグラフィクスモードからテキストモードに切り
替わると、メモリ制御回路１７の入力クロックＣＬＫは
メモリクロックＭＣＬＫからビデオクロックＶＤＣＬＫ
に切り替えられ、またメモリ制御回路１７による画像メ
モリ２５のアクセスモードも、高速ページモードリード
サイクルを用いたシリアルアクセスからシングルリード
サイクルを用いたランダムアクセスに切り替えられる。

【００６２】すなわち、グラフィクスモードにおいて
は、メモリ制御回路１７はビデオクロックＶＤＣＬＫよ
りも高速のメモリクロックＭＣＬＫに同期して動作し、
そのメモリクロックＭＣＬＫに同期したタイミングで画
像メモリ２５をアクセス制御する。画像メモリ２５のリ
ードアクセスは高速ページモードリードサイクルによっ
て実行され、画像メモリ２５のＭＡＰ０〜ＭＡＰ３にア
ドレス順に連続して格納されているグラフィクスデータ
が連続してシリアルに読み出される。読み出されたグラ
フィクスデータは、ＦＩＦＯバッファ１７１ａに書き込
まれる。ＦＩＦＯバッファ１７１ａが一杯になると、今
度はＦＩＦＯバッファ１７１ｂにグラフィクスデータが
書き込み始められる。また、これと同時に、ＦＩＦＯバ
ッファ１７１ａからグラフィクスデータが読み出され、
アトリビュート制御およびパラレル／シリアル変換回路
１６に送られる。

【００６３】一方、テキストモードにおいては、メモリ
制御回路１７はビデオクロックＶＤＣＬＫに同期して動
作するので、ディスプレイコントローラ１０全体がビデ
オクロックＶＤＣＬＫ同期回路として動作する。また、
画像メモリ２５のリードアクセスは、シングルリードサ
イクルによって実行される。

【００６４】すなわち、ＣＰＵ１によってパラメタレジ
スタ群の所定のレジスタにテキストモードを指定するパ
ラレタがセットされると、モード識別信号はテキストモ
ードを示す“１”にセットされる。クロックセレクタ２
１は、“１”のモード識別信号に応答して、メモリ制御
回路１７の入力クロックＣＬＫをメモリクロックＭＣＬ
ＫからビデオクロックＶＤＣＬＫに切り替える。また、
パワーダウン制御回路２２は、“１”のモード識別信号
に応答してパワーダウン信号ＰＤを発生し、これによっ
てクロックシンセサイザ１１のメモリクロックＭＣＬＫ
発生用ＰＬＬをパワーダウンさせる。

【００６５】メモリ制御回路１７による画像メモリアク
セスは、“１”のモード識別信号に応答して高速ページ
モードからシングルリードモードに切り替えられる。こ
の場合、メモリ制御回路１７は、画像メモリ２５に対し
てＲＡＳ，ＣＡＳ等の制御信号をビデオクロックＶＤＣ
ＬＫに同期したタイミングで発生し、これによって画像
メモリ２５をキャラクタ単位でランダムアクセスする。

【００６６】以下、図２および図３を参照して、テキス
トモードにおける画像メモリアクセスを詳細に説明す
る。図２はメモリ制御回路１７の構成を概念的に示すも
のであり、また図３はテキストモード時の画像メモリの
アクセスタイミングを示すタイミングチャートである。

【００６７】テキストモードにおいては、画像メモリ２
５を構成する４つのマップ（ＭＡＰ０〜ＭＡＰ３）のう
ちでＭＡＰ０，ＭＡＰ１，ＭＡＰ２が使用され、ＭＡＰ
３は使用されない。ＭＡＰ０には文字コード（Ｃｏｄ
ｅ）、ＭＡＰ１にはアトリビュート（ＡＴＴ．）、ＭＡ
Ｐ３には文字フォント（Ｆｏｎｔ）が格納されている。

【００６８】テキストデータを表示する場合、まず、画
像メモリ２５のＭＡＰ０，ＭＡＰ１がシングルリードサ
イクルによってアクセスされる。このページモードリー
ドサイクルにおいては、１つのロウアドレスＲＡに対し
て１つのカラムアドレスＣＡが発生され、それがＭＡＰ
０，ＭＡＰ１に供給される。これにより、ＭＡＰ０から
は１キャラクタ分の文字コードが読み出され、ＭＡＰ１
からはその文字コードに対応するアトリビュートが読み
出される。これら文字コードおよびアトリビュートは、
マルチプレクサ１７２，１７３を通してラッチ回路１７
４ａ，１７５ａにそれぞれラッチされる。この時のタイ
ミングは、図３の通りである。

【００６９】すなわち、同一のＡＣＡＳ，ＡＲＡＳによ
ってＭＡＰ０，ＭＡＰ１が共通にアクセスされ、ＭＡＰ
０，ＭＡＰ１から同時に読み出される文字コード（Ｃｏ
ｄｅ１）およびアトリビュート（ＡＴＴ１）がラッチ信
号Ｇ０ＶＡＬ，Ｇ１ＶＡＬのタイミングでラッチされ
る。

【００７０】このようなシングルアクセスが２度行われ
ると、２キャラクタ分の文字コード（Ｃｏｄｅ１，Ｃｏ
ｄｅ２）がラッチ回路１７４ａ，１７４ｂにそれぞれラ
ッチされ、同様にして２キャラクタ分のアトリビュート
（ＡＴＴ１，ＡＴＴ２）がラッチ回路１７５ａ，１７５
ｂにそれぞれラッチされる。

【００７１】この後、次のサイクルでは、上述と同様に
して、３キャラクタ目および４キャラクタ目の文字コー
ド（Ｃｏｄｅ３，Ｃｏｄｅ４）とそれに対応するアトリ
ビュート（ＡＴＴ３，ＡＴＴ４）がＭＡＰ０，ＭＡＰ１
から読み出される。この場合、ＭＡＰ０，ＭＡＰ１に対
する３キャラクタ目のアクセスの前に、１キャラクタ目
の文字コード（Ｃｏｄｅ１）をフォントアドレスとする
ＭＡＰ２のシングルリードアクセスが行われる。

【００７２】このシングルリードアクセスでは、フォン
トアドレスに対応するロウアドレスＲＡおよびカラムア
ドレスＣＡがＢＣＡＳ，ＢＲＡＳのタイミングでＭＡＰ
２に供給される。これにより、ＭＡＰ２からはフォント
アドレスで指定される文字フォントパターンの１ラスタ
分に相当するフォントデータ（Ｆｏｎｔ１）が読み出さ
れ、それがラッチ信号Ｇ２ＶＡＬのタイミングでラッチ
回路１７６ａにラッチされる。また、これと同時に、１
キャラクタ目のアトリビュート（ＡＴＴ１）が、ラッチ
信号Ｇ３ＶＡＬのタイミングでラッチ回路１７７ａにラ
ッチされる。

【００７３】この後、ＭＡＰ０，ＭＡＰ１に対する３キ
ャラクタ目と４キャラクタ目のアクセスの合間に、２キ
ャラクタ目の文字コード（Ｃｏｄｅ２）をフォントアド
レスとするＭＡＰ２のシングルリードアクセスが行われ
る。

【００７４】そして、フォントデータ（Ｆｏｎｔ２）が
読み出され、それがラッチ信号Ｇ２ＶＡＨのタイミング
でラッチ回路１７６ｂにラッチされる。また、これと同
時に、２キャラクタ目のアトリビュート（ＡＴＴ２）
が、ラッチ信号Ｇ３ＶＡＨのタイミングでラッチ回路１
７７ｂにラッチされる。

【００７５】このように、第２サイクル以降について
は、ＭＡＰ０，ＭＡＰ１に対する文字コードおよびアト
リビュートのリードアクセスの合間にＭＡＰ２に対する
フォントのリードアクセスが挿入され、文字コードおよ
びアトリビュートのリードアクセスとフォントのリード
アクセスとが時分割的に並行して実行される。

【００７６】例えば、４キャラクタ分のテキストデータ
を画像メモリ２５から読み出す場合を想定すると、サイ
クル１からサイクル３までの３サイクルが必要となる。
図３のタイミングチャートから明らかなように、サイク
ル２では、画像メモリ２５からのデータ読み出しに使用
されている時間は、ビデオクロックＶＤＣＬＫの８周期
分である。同様に、サイクル３でもビデオクロックＶＤ
ＣＬＫの８周期分がデータ読み出しに利用される。サイ
クル１では、画像メモリ２５からのデータ読み出しに使
用されている時間は、ビデオクロックＶＤＣＬＫの２周
期分である。このため、４キャラクタ分のテキストデー
タの読み出しのために画像メモリ２５を占有している実
際の時間は、ビデオクロックＶＤＣＬＫの２０周期分と
なる。

【００７７】したがって、ページモードリードサイクル
を利用した場合よりも画像メモリ２５を占有している実
際の時間を短くでき、ＣＰＵ１に画像メモリ２５の制御
を渡すことが可能な時間を増加できる。

【００７８】また、ビデオクロックＶＤＣＬＫに同期し
てメモリ制御回路１７が動作するので、ディスプレイコ
ントローラ１０全体がビデオクロック同期回路となる。
このため、画像メモリ２５からのデータ読み出しタイミ
ングと表示動作タイミングが一致されるので、同期のた
めのデータバッファ等を設ける必要が無くなり、制御の
簡単化も図れる。

【００７９】以下、具体的な数値を用いて、テキストモ
ードにおけるＣＰＵ１の描写時間を計算する。ここで
は、４キャラクタ分のテキストデータを画像メモリ２５
からの読み出す期間中に、ＣＰＵ１によるメモリサイク
ルが何回挿入できるかを求める。

【００８０】図４に示されているように、４キャラクタ
分のテキストデータの表示に要する時間Ｔは、１文字の
横方向サイズ＝９ドット、ＶＤＬＫの周期＝３５．３１
ｎｓとすると、 Ｔ＝９×４×ＶＤＣＬＫ＝３６×３５．３１ｎｓ＝１２
７１．６ｎｓ で与えられる。

【００８１】図５、図６で説明したページモードリード
サイクルを使用する従来の手法では、４キャラクタ分の
文字コードおよびアトリビュートの読み出しと、４キャ
ラクタ分のフォントの読み出しとをシリアルに行う必要
がある。このため、４キャラクタ分のテキストデータ
（文字コード、アトリビュート）とフォントを画像メモ
リ２５から読み出すのに要する時間Ｐは、メモリクロッ
クＭＣＬＫの周期を２４．０４ｎｓとすると、 Ｐ＝９×４×ＭＣＬＫ＝３６×２４．０４ｎｓ＝８６
５．４４ｎｓ で与えられる。

【００８２】この場合、余り時間Ｑは、 Ｑ＝Ｔ−Ｐ＝４０６．１６ｎｓ となる。

【００８３】この余り時間Ｑは、メモリクロックＭＣＬ
Ｋの１５周期分に相当する。１ＣＰＵサイクルには、メ
モリクロックＭＣＬＫの６周期分の時間が必要である。
このため、余り時間Ｑの期間に実行可能なＣＰＵサイク
ル数は、２サイクルである。

【００８４】一方、この実施例においては、前述したよ
うに、４キャラクタ分のテキストデータの読み出すのに
要する時間Ｐ´は、ビデオクロックＶＤＣＬＫの２０周
期分で済むので、 Ｐ´＝２０×ＶＤＣＬＫ＝２０×３５．３１ｎｓ＝７０
６．２ｎｓ となる。

【００８５】この場合、余り時間Ｑ´は、 Ｑ´＝Ｔ−Ｐ´＝５６５．４ｎｓ となる。

【００８６】この余り時間Ｑ´は、ビテオクロックＶＤ
ＣＬＫの１６周期分に相当する。ビテオクロックＶＤＣ
ＬＫの周期はメモリクロックＭＣＬＫよりも長いので、
１ＣＰＵサイクルに要する時間は、ビテオクロックＶＤ
ＣＬＫの４周期分の時間で済む。このため、余り時間Ｑ
´の期間に実行可能なＣＰＵサイクル数は、４サイクル
である。

【００８７】なお、この実施例では、サイクル２以降の
各サイクルにおいて、文字コードおよびアトリビュート
の読み出しに先立って１キャラクタ目のフォントの読み
出しを行ったが、ラッチ回路を３段構成にすれば、３キ
ャラクタ目の文字コードおよびアトリビュートの読み出
しの後に１キャラクタ目のフォントの読み出しを行うこ
とも可能である。

【００８８】また、ここでは、テキストモードにおいて
はビテオクロックＶＤＣＬＫを使用するようにしたが、
このようなクロック切り替えを行わずにメモリクロック
ＭＣＬＫをそのまま画像メモリ２５のアクセスに利用し
てもよい。

【００８９】この場合、４キャラクタ分のテキストデー
タの読み出すためにはメモリクロックＭＣＬＫの２０周
期分程度が必要とされるので、読み出しに要する時間
Ｐ″は、 Ｐ″＝２０×ＭＣＬＫ＝２０×２４．０４ｎｓ＝４８
０．３ｎｓ となる。

【００９０】余り時間Ｑ″は、 Ｑ″＝Ｔ−Ｐ″＝７９１．３ｎｓ となる。

【００９１】この余り時間Ｑ″は、メモリクロックＭＣ
ＬＫの３２周期分に相当する。１ＣＰＵサイクルに要す
る時間は、メモリクロックＭＣＬＫの６周期分であるの
で、余り時間Ｑ″の期間に実行可能なＣＰＵサイクル数
は、５サイクルである。

【００９２】したがって、文字コード、アトリビュー
ト、フォントを画像メモリ２５から読み出すのに要する
時間をさらに短縮することができる。ただし、この場合
には、グラフィクスモードと同様に２種類のクロックが
使用されることになるので、ＦＩＦＯ等のデータバッフ
ァを利用して同期化のための制御を行う必要がある。

【００９３】また、ここでは、画像メモリ２５としてダ
イナミックＲＡＭを使用する場合について説明したが、
ランダムアクセスポートとシリアルアクセスポートとを
有するデュアルポートＶＲＡＭによって画像メモリ２５
を構成することもできる。

【００９４】この場合、テキストモードにおいては、デ
ュアルポートＶＲＡＭのランダムアクセスポートはＣＰ
Ｕ１による描画とフォント読み出しに使用され、シリア
ルアクセスポートは文字コードおよびアトリビュートの
読み出しに使用される。デュアルポートＶＲＡＭのアク
セス制御は、全てビデオクロックＶＤＣＬＫに同期した
タイミングで行われる。

【００９５】一方、グラフィクスモードにおいては、デ
ュアルポートＶＲＡＭのランダムアクセスポートはＣＰ
Ｕ１による描画に使用され、シリアルアクセスポートは
グラフィクスムデータの読み出しに使用される。デュア
ルポートＶＲＡＭのアクセス制御は、全てメモリクロッ
クＭＣＬＫに同期したタイミングで行われる。

【００９６】

【発明の効果】以上のように、この発明によれば、グラ
フィスクモードとテキストモードとで画面リフレッシュ
の際の画像メモリのアクセスモードを効率良く使い分け
られるようになり、テキストモード時におけるＣＰＵの
描画処理時間を増加させることが可能となる。

【図面の簡単な説明】

【図１】この発明の一実施例に係わる表示制御システム
の全体の構成を示すブロック図。

【図２】同実施例に設けられているメモリ制御回路の構
成の一例を示す回路図。

【図３】同実施例におけるテキストモード時のデータ読
み出し動作を説明するタイミングチャート。

【図４】同実施例におけるＣＰＵサイクルの挿入可能回
数を説明するための図。

【図５】従来の表示制御システムにおけるメモリ制御回
路の構成の一例を示す回路図。

【図６】従来の表示制御システムにおけるテキストモー
ド時のデータ読み出し動作を説明するタイミングチャー
ト。

【符号の説明】

１…ＣＰＵ、４…表示制御システム、１０…ディスプレ
イコントローラ、１１…クロックシンセサイザ、１２…
表示タイミング制御回路、１７…メモリ制御回路、１８
…カラーパレット、１９…ＲＡＭＤＡＣ、２１…クロッ
クセレクタ、２５…画像メモリ、４０…フラットパネル
ディスプレイ、５０…ＣＲＴディスプレイ。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 テキストデータおよび文字フォント、ま
   たはグラフィクスデータが格納される画像メモリと、 ホストＣＰＵから指示された表示モードがグラフィクス
   モードおよびテキストモードのいずれのモードであるか
   を判別する表示モード判別手段と、 前記表示モード判別手段の判別結果に応じて動作制御さ
   れ、グラフィクスモードにおいてはページモードのシリ
   アルアクセスを実行して前記画像メモリにアドレス順に
   格納されている複数のグラフィクスデータを連続的に読
   み出し、テキストモードにおいてはランダムアクセスを
   実行して前記画像メモリに格納されているテキストデー
   タと文字フォントとを交互に読み出すメモリ制御手段
   と、 このメモリ制御手段によって前記画像メモリから読み出
   されたデータをビデオデータに変換してディスプレイに
   出力する表示制御手段とを具備することを特徴とする表
   示制御システム。
2. 【請求項２】 テキストデータおよび文字フォント、ま
   たはグラフィクスデータが格納される画像メモリと、 ホストＣＰＵから指示された表示モードがグラフィクス
   モードおよびテキストモードのいずれのモードであるか
   を判別する表示モード判別手段と、 入力クロックに同期したタイミングで前記画像メモリを
   アクセス制御するメモリ制御手段であって、前記表示モ
   ード判別手段の判別結果に応じて動作制御され、グラフ
   ィクスモードにおいてはページモードのシリアルアクセ
   スを実行して前記画像メモリにアドレス順に格納されて
   いる複数のグラフィクスデータを連続的に読み出し、テ
   キストモードにおいてはランダムアクセスを実行して前
   記画像メモリに格納されているテキストデータと文字フ
   ォントとを交互に読み出すメモリ制御手段と、 ディスプレイの表示タイミングに同期したビデオクロッ
   クを発生するビデオクロック発生手段と、 前記ビデオクロックよりも高周波数のメモリクロックを
   発生するメモリクロック手段と、 前記画像メモリから読み出されたデータを前記ビデオク
   ロックに同期したタイミングでビデオデータに変換して
   ディスプレイに出力する表示制御手段と、 前記表示モード判別手段の判別結果に応じて動作制御さ
   れ、グラフィクスモードにおいては前記メモリクロック
   発生手段から出力されるメモリクロックを前記メモリ制
   御手段に入力クロックとして供給し、テキストモードに
   おいては前記ビデオクロック発生手段から出力されるビ
   デオクロックを前記メモリ制御手段に入力クロックとし
   て供給するクロック選択手段とを具備することを特徴と
   する表示制御システム。
3. 【請求項３】 前記表示モード判別手段の判別結果に応
   じて動作制御され、テキストモードにおいては前記メモ
   リクロック発生手段をパワーダウンする手段をさらに具
   備することを特徴とする請求項２記載の表示制御システ
   ム。
4. 【請求項４】 前記画像メモリはダイナミックＲＡＭか
   ら構成されていることを特徴とする請求項２記載の表示
   制御システム。
5. 【請求項５】 前記画像メモリはランダムアクセスポー
   トとシリアルアクセスポートとを有するビデオＲＡＭか
   ら構成され、前記メモリ制御手段は、グラフィクスモー
   ドにおいては前記シリアルアクセスポートを介して前記
   ビデオＲＡＭをシリアルアクセスし、テキストモードに
   おいては前記ランダムアクセスポートを介して前記ビデ
   オＲＡＭをランダムアクセスすることを特徴とする請求
   項２記載の表示制御システム。