JP2576015B2 - 表示制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はポータブルコンピュー
タの表示制御装置に関し、特にページング機能を有する
描画プロセッサを備えた表示制御装置に関する。

【０００２】

【従来の技術】一般に、メモリ管理方法のひとつとして
ページングという手法が良く知られている。ページング
を用いることにより、ブロック（ページ）単位でのアド
レス変換やメモリ保護を行うことができる。通常、これ
らの機能を行うための情報を保持するページテーブルが
必要となる。ページの大きさはページングの性能／効率
に影響し、ページが小さければメモリ変換時の無駄が少
なくなるが、たくさんのページテーブルが必要となる。
このため、通常は１ページ当たり数Ｋバイトのページサ
イズが割当てられている。

【０００３】また、ページングを高速に行うために、通
常はＴＬＢ（ｔａｂｌｅ ｌｏｏｋ−ｕｐ ｂｕｆｆｅ
ｒ）と呼ばれるアドレス変換テーブルをページング機構
内に設け、主記憶上のページテーブルを参照する回数を
少なくする工夫がなされている。

【０００４】コンピュータシステムにおいては、このよ
うなページング機能はＣＰＵだけでなく、主記憶を直接
アクセスできる機能を持つ各種コントローラにも設けら
れている。

【０００５】例えば、ＸＧＡ（ｅＸｔｅｎｄｅｄ Ｇｒ
ａｐｈｉｃｓ Ａｒｒａｙ）仕様のディスプレイコント
ローラは、バスマスタとしてシステムメモリを直接アク
セスすることができる。このため、例えばオフスクリー
ンのビットマップ情報等を画像メモリだけでなく、シス
テムメモリ中にも保持することができる。ＸＧＡ仕様の
ディスプレイコントローラに設けられている描画プロセ
ッサは、グラフィックス描画やブロック転送を行なうた
めに、前述のページング機能を利用して画像メモリやシ
ステムメモリを直接アクセスする。このように描画プロ
セッサにページング機能を持たせるのは、ＣＰＵのペー
ジング実行時のメモリ環境をサポートするためである。

【０００６】しかしながら、描画プロセッサの場合にお
いては、ページングによって描画処理等の性能が低下さ
れる問題がある。なぜなら、画像メモリは数Ｍバイトの
大容量メモリであるため、これに対して１ページ当たり
数Ｋバイト単位でページングを行なうと、例えば縦方向
に直線を描画する場合等においては、ＴＬＢのミスヒッ
トが多発してしまうからである。ＴＬＢのミスヒットが
生じると、システムメモリのページテーブルを参照して
アドレス変換を行わなければならず、またＴＬＢのデー
タ更新作業も必要となるので、画像メモリのアクセス速
度が実質的に低下されてしまう。

【０００７】このように、ページング機能を持つ従来の
描画プロセッサにおいては、システムメモリ用のページ
ング機能をそのまま画像メモリのアクセスにも利用して
いるため、画像メモリに対する描画の内容によっては描
画処理性能が著しく低下される欠点があった。

【０００８】

【発明が解決しようとする課題】従来では、ＴＬＢのミ
スヒットの多発により、画像メモリに対する描画処理性
能が低下される欠点があった。この発明はこのような点
に鑑みてなされたもので、システムメモリアクセス時と
画像メモリアクセス時とでページング機能を効率良く使
い分けられるようにし、描画プロセッサの描画処理性能
を十分に向上させることができる表示制御装置を提供す
ることを目的とする。

【０００９】

【課題を解決するための手段および作用】この発明は、
メモリアクセスのためのリニアアドレスを発生し、その
リニアアドレスをページングによって主記憶または画像
メモリをアクセスするための物理アドレスに変換して出
力するページング機能を有する描画プロセッサを備えた
表示制御装置において、リニアアドレスタグと実ページ
アドレスとの組を複数保持するアドレス変換バッファ
と、前記描画プロセッサから発生されるリニアアドレス
と前記アドレス変換バッファのリニアアドレスタグとを
比較し、その比較結果に応じて前記アドレス変換バッフ
ァのヒット／ミスヒットを判定するアドレス比較手段
と、前記リニアアドレスの値が前記画像メモリに割り当
てられた所定のアドレス範囲に属するか否かを決定する
手段と、前記リニアアドレスの値が前記画像メモリに割
り当てられた所定のアドレス範囲に属するとき、前記ア
ドレス比較手段によって比較される前記リニアアドレス
のビット数を減少させて前記アドレス変換バッファのヒ
ット率を高める手段とを具備することを特徴とする。

【００１０】この表示制御装置においては、描画プロセ
ッサによるアクセス対象が主記憶と画像メモリのいずれ
であるかが識別され、画像メモリのアクセスであること
が検出された際には、アドレス比較手段によって比較さ
れる前記メモリアドレスのビット数が減少される。この
ため、画像メモリのアクセス時には、主記憶アクセス時
よりもアドレス変換テーブルのページサイズが自動的に
拡大され、アドレス変換テーブルのヒット率を十分に向
上させることができる。

【００１１】また、この発明は、メモリアクセスのため
のリニアアドレスを発生し、そのリニアアドレスをペー
ジングによって主記憶または画像メモリをアクセスする
ための物理アドレスに変換して出力するページング機能
を有する描画プロセッサを備えた表示制御装置におい
て、リニアアドレスタグと実ページアドレスとの組を複
数保持するアドレス変換バッファと、前記リニアアドレ
スの値が前記画像メモリに割り当てられた所定のアドレ
ス範囲に属するか否かを決定する手段と、前記リニアア
ドレスの値が前記画像メモリに割り当てられている所定
のアドレス範囲に属するとき、前記リニアアドレスを前
記画像メモリをアクセスするための物理アドレスとして
出力する手段と、前記リニアアドレスの値が前記画像メ
モリに割り当てられている所定のアドレス範囲に属さな
いとき、前記アドレス変換バッファの検索によって前記
リニアアドレスを前記主記憶をアクセスするための物理
アドレスに変換して出力する手段とを具備することを特
徴とする。

【００１２】この表示制御装置においては、主記憶アク
セス時のみページング機能が有効になり、画像メモリア
クセス時にはページングを行わずにリニアアドレスが画
像メモリアクセスのための物理アドレスとしてそのまま
使用される。したがって、画像メモリアクセス時におい
てはアドレス変換バッファのミスヒットによるペナルテ
ィーが発生しないので、描画プロセッサの描画処理性能
を十分に向上させることができる。

【００１３】

【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１にはこの発明の一実施例に係わる表示制
御装置の全体の構成が示されている。この表示制御シス
テム４は、例えば、１０２４×７６８ドット、２５６色
同時表示の表示モードを持つＸＧＡ（ eＸtended Ｇra
phics Ａrray）仕様の表示制御システムであり、ポー
タブルコンピュータのシステムバス３に接続される。こ
の表示制御システム４は、ポータブルコンピュータ本体
に標準装備されるフラットパネルディスプレイ４０およ
びオプション接続されるカラーＣＲＴディスプレイ５０
双方に対する表示制御を行なう。

【００１４】表示制御システム４には、ディスプレイコ
ントローラ１０、デュアルポート画像メモリ（ＶＲＡ
Ｍ）３０、およびＤＡＣ（Ｄ／Ａコンバータ）３５が設
けられている。これらディスプレイコントローラ１０、
デュアルポート画像メモリ（ＶＲＡＭ）３０、およびＤ
ＡＣ３５は、図示しない回路基板上に搭載されている。

【００１５】ディスプレイコントローラ１０はゲートア
レイによって実現されるＬＳＩであり、この表示制御シ
ステム４の主要部を成す。このディスプレイコントロー
ラ１０は、ＣＰＵ１からの指示に従い、デュアルポート
画像メモリ（ＶＲＡＭ）３０およびＤＡＣ３５を利用し
て、フラットパネルディスプレイ４０およびカラーＣＲ
Ｔディスプレイ５０に対する表示制御を実行する。ま
た、このディスプレイコントローラ１０は、バスマスタ
として機能し、システムメモリ２を直接アクセスするこ
とができる。

【００１６】デュアルポート画像メモリ（ＶＲＡＭ）３
０は、シリアルアクセスに使用されるシリアルポート
（シリアルＤＡＴＡ）とランダムアクセスのためのパラ
レルポート（ＤＡＴＡ）を備えている。シリアルポート
（シリアルＤＡＴＡ）は表示画面リフレッシュのための
データ読み出しに使用され、またパラレルポート（ＤＡ
ＴＡ）は表示データの更新に使用される。このデュアル
ポート画像メモリ（ＶＲＡＭ）３０は、複数のデュアル
ポートＤＲＡＭから構成されており、１Ｍバイト乃至４
Ｍバイトの記憶容量を有している。このデュアルポート
画像メモリ（ＶＲＡＭ）３０には、フラットパネルディ
スプレイ４０またはカラーＣＲＴディスプレイ５０に表
示するための表示データが描画される。

【００１７】この場合、ＸＧＡ仕様に適合したアプリケ
ーションプログラム等で作成されたＸＧＡ仕様の描画デ
ータは、パックドピクセル方式によってデュアルポート
画像メモリ（ＶＲＡＭ）３０に格納される。このパック
ドピクセル方式は、メモリ上の連続するビットで１画素
を表す色情報マッピング形式であり、例えば、１画素を
１，２，４，８，または１６ビットで表す方式が採用さ
れている。一方、ＶＧＡ仕様の描画データは、ＶＧＡ仕
様に適合した従来のアプリケーションプログラム等で作
成されるものであり、メモリプレーン方式によってデュ
アルポート画像メモリ（ＶＲＡＭ）３０に描画される。
このメモリプレーン方式は、メモリ領域を同一アドレス
で指定される複数のプレーンに分割し、これらプレーン
に各画素の色情報を割り当てる方式である。例えば、４
プレーンを持つ場合には、１画素は、各プレーン毎に１
ビットづつの合計４ビットのデータによって表現され
る。

【００１８】また、デュアルポート画像メモリ（ＶＲＡ
Ｍ）３０には、テキストデータも格納される。１文字分
のテキストデータは、ＸＧＡ、ＶＧＡのどちらの仕様に
おいても，８ビットのコードと８ビットのアトリビュー
トからなる合計２バイトのサイズを持つ。アトリビュー
トは、フォアグランドの色を指定する４ビットデータと
バックグランドの色を指定する４ビットデータから構成
されている。

【００１９】ＤＡＣ３５は、ディスプレイコントローラ
１０によって生成されたＣＲＴビデオデータをアナログ
Ｒ，Ｇ，Ｂ信号に変換してＣＲＴディスプレイ５０に供
給する。

【００２０】ディスプレイコントローラ１０は、レジス
タ制御回路１１、システムバスインターフェース１２、
描画用のコプロセッサ１３、メモリデータバス制御回路
１４、ＣＲＴコントローラ（ＣＲＴＣ）１５、メモリア
ドレスバス制御回路１６、メモリ制御回路１８、スプラ
イトメモリ１９、シリアライザ２０、ラッチ回路２１、
フォアグランド／バックグランドマルチプレクサ２２、
グラフィック／テキストマルチプレクサ２３、カラーパ
レット２４、スプライトカラーレジスタ２５、ＣＲＴビ
デオマルチプレクサ２６、スプライト制御回路２７、お
よびフラットパネルエミュレーション回路２８から構成
されている。

【００２１】レジスタ制御回路１１は、システムバスス
ンターフェース１２を介してシステムバス３からのアド
レスおよびデータを受けとり、アドレスのデコード、お
よびそのデコード結果によって指定される各種レジスタ
に対するリード／ライト制御を行なう。システムバスイ
ンターフェース１２は、システムバス３を介してホスト
システムとのインターフェース制御を行なうものであ
り、ＩＳＡ、ＥＩＳＡ、マイクロチャネル、ローカルバ
ス等の各種仕様に適合したバスインターフェースをサポ
ートする。

【００２２】描画用コプロセッサ１３は、ＣＰＵ１から
の指示に応答して、デュアルポート画像メモリ（ＶＲＡ
Ｍ）３０中の描画データに対してさまざまな描画機能を
提供するものであり、画素のブロック転送、線描画、領
域の塗りつぶし、画素間の論理／算術演算、画面の切り
出し、マップのマスク、Ｘ−Ｙ座標でのアドレッシン
グ、ページングによるメモリ管理機能等を有している。
この描画用コプロセッサ１３には、ＶＧＡ／ＸＧＡ互換
のデータ演算回路１３１、２次元アドレス発生回路１３
１、およびページングユニット１３３が設けられてい
る。

【００２３】データ演算回路１３１は、シフト、論理算
術演算、ビットマスク、カラー比較等のデータ演算を行
なうものであり、またＶＧＡ互換のＢＩＴＢＬＴ機能も
有している。２次元アドレス発生回路１３１は、矩形領
域アクセス等のためのＸ−Ｙの２次元アドレスを発生す
る。また、２次元アドレス発生回路１３１は、領域チェ
ックや、セグメンテーション等を利用したリニアアドレ
ス（実メモリアドレス）への変換処理も行なう。ページ
ングユニット１３３は、ＣＰＵ１と同じ仮想記憶機構を
サポートするためのものであり、ページング有効時には
２次元アドレス発生回路１３１が作ったリニアアドレス
をページングによって実アドレスに変換する。また、ペ
ージング無効時にはリニアアドレスがそのまま実アドレ
スとなる。このページングユニット１３３は、ページン
グのためにＴＬＢを備えている。

【００２４】また、このページングユニット１３３は、
描画用コプロセサがシステムメモリ２をアクセスする時
とデュアルポート画像メモリ（ＶＲＡＭ）３０をアクセ
スする時とで異なったページングを行なうように構成さ
れている。このようなページングの使い分けはこの発明
の特徴とする部分であり、その詳細は図２および図３を
参照して後述する。

【００２５】メモリデータバス制御回路１４は、デュア
ルポート画像メモリ（ＶＲＡＭ）３０のパラレルデータ
ポート（ＤＡＴＡ）のデータバスを制御するためのもの
であり、ソース、パターン、マスク、デストの４マップ
のデータをページモードによってまとめてアクセスする
ためのバッファを備えている。このバッファは、ライト
データバッファの機能も兼ねる。

【００２６】ＣＲＴコントローラ１５は、ＸＧＡ仕様に
合った高解像度（例えば、１０２４×７６８ドット）で
フラットパネルディスプレイ４０またはＣＲＴディスプ
レイ５０に画面表示を行うための各種表示タイミング信
号（水平同期信号、垂直同期信号等）を発生するＸＧＡ
用のＣＲＴＣと、ＶＧＡ仕様に合った中解像度（例え
ば、６４０×４６０ドット）でフラットパネルディスプ
レイ４０またはＣＲＴディスプレイ５０に画面表示を行
うための各種表示タイミング信号（水平同期信号、垂直
同期信号等）を発生するＶＧＡ用のＣＲＴＣを備えてい
る。また、このＣＲＴコントローラ１５は、デュアルポ
ート画像メモリ（ＶＲＡＭ）３０のシリアルポート（シ
リアルＤＡＴＡ）から画面表示すべき描画データを読み
出すための表示アドレスも発生する。

【００２７】メモリアドレスバス制御回路１６は、シス
テムバスインターフェース１２を介して供給されるＣＰ
Ｕ１からのアドレス、描画用コプロセッサ１３からのア
ドレス、ＣＲＴＣコントローラからのアドレスを選択し
て、デュアルポート画像メモリ（ＶＲＡＭ）３０に供給
する。メモリ制御回路１８は、デュアルポート画像メモ
リ（ＶＲＡＭ）３０をリード／ライトアクセスするため
の各種制御信号（Ｃｏｎｔ）、およびシリアルデータポ
ートからのデータ読み出しタイミングを制御するための
クロックＳＣＫ、出力イネーブル信号ＳＯＥを発生す
る。また、メモリ制御回路１８は、スプライトメモリ１
９のアクセス制御と、スプライト表示タイミング制御を
行なう。

【００２８】スプライトメモリ１９には、グラフィック
モードではスプライトデータ、テキストモードではフォ
ントが書き込まれる。テキストモードでは、デュアルポ
ート画像メモリ（ＶＲＡＭ）３０から読み出されたテキ
ストデータのコードがインデックとしてスプライトメモ
リ１９に供給され、そのコードに対応するフォントが読
み出される。シリアライザ２０は、複数画素分のパラレ
ルなピクセルデータをピクセル単位（シリアル）に変換
するパラレル／シリアル変換回路であり、グラフィック
モードではデュアルポート画像メモリ（ＶＲＡＭ）３０
のシリアルデータポート（シリアルＤＡＴＡ）から読み
出されるメモリデータとスプライトメモリ１９から読み
出されるスプライトデータをそれぞれパラレル／シリア
ル変換し、テキストモードではスプライトメモリ１９か
ら読み出されるフォントデータをパラレル／シリアル変
換する。

【００２９】ラッチ回路２１は、コードデータからフォ
ントデータへの変換の遅れ時間だけアトリビュートの出
力タイミングを遅延させるためのものであり、テキスト
モードにおいてデュアルポート画像メモリ（ＶＲＡＭ）
３０から読み出されるテキストデータのアトリビュート
を保持する。フォアグランド／バックグランドマルチプ
レクサ２２は、テキストモードにおいてアトリビュート
のフォアグランド色（前面色）／バックグランド色（背
景色）の一方を選択する。この選択は、シリアライザ２
０から出力されるフォントデータの値“１”（フォアグ
ランド），“０”（バックグランド）によって制御され
る。グラフイック／テキストマルチプレクサ２３は、グ
ラフイックモードとテキストモードの切替えを行なうた
めのものであり、グラフイックモードにおいてはシリア
ライザ２０から出力されるメモリデータを選択し、テキ
ストモードにおいてはフォアグランド／バックグランド
マルチプレクサ２２の出力を選択する。

【００３０】カラーパレット制御回路２４は、グラフィ
ックまたはテキストデータの色変換を行なうためのもの
である。このカラーパレット制御回路２４は、２段構成
のカラーパレットテーブルを備えている。第１のカラー
パレットテーブルは、１６個のカラーパレットレジスタ
から構成されている。各カラーパレットレジスタには、
６ビットのカラーパレットデータが格納されている。第
２のカラーパレットテーブルは、２５６個のカラーパレ
ットレジスタから構成されている。各カラーパレットレ
ジスタには、Ｒ，Ｇ，Ｂそれぞれ６ビットから構成され
る１８ビットのカラーデータが格納されている。

【００３１】グラフィックモードにおいては、８ビット
／ピクセルのＸＧＡ仕様のメモリデータは、第１のカラ
ーパレットテーブルを介さずに、第２のカラーパレット
テーブルに直接送られ、そこでＲ，Ｇ，Ｂそれぞれ６ビ
ットから構成されるカラーデータに変換される。また、
４ビット／ピクセルのＶＧＡ仕様のメモリデータは、ま
ず第１のカラーパレットテーブルに送られ、そこで６ビ
ットのカラーデータに変換されて出力される。そして、
この６ビットのカラーデータには、カラーパレット制御
回路１９内蔵のカラー選択レジスタから出力される２ビ
ットデータが加えられ、これにより合計８ビットのカラ
ーデータとなる。この後、その８ビットのカラーデータ
は、第２のカラーパレットテーブルに送られ、そこで
Ｒ，Ｇ，Ｂそれぞれ６ビットから構成されるカラーデー
タに変換される。

【００３２】一方、テキストモードにおいては、ＸＧ
Ａ，ＶＧＡどちらの仕様のテキストデータも、第１およ
び第２の２段のカラーパレットテーブルを介して、Ｒ，
Ｇ，Ｂそれぞれ６ビットから構成されるカラーデータに
変換される。

【００３３】また、ＸＧＡのグラフィクスモードにおい
ては、１画素が１６ビットから構成されるダイレクトカ
ラモードがあり、この場合には、その１６ビット／ピク
セルのメモリデータは、カラーパレット制御回路２４を
介さずに、ＣＲＴビデオマルチプレクサ２６に直接供給
される。

【００３４】スプライトカラーレジスタ２５は、スプラ
イト表示色を指定する。ＣＲＴビデオマルチプレクサ２
６は、ＣＲＴビデオ表示出力を選択するものであり、カ
ラーパレット制御回路２４の出力、またはシリアライザ
２０からのダイレクトカラー出力の選択、さらにはスプ
ライト表示のビデオ切替えを行なう。スプライト制御回
路２７は、シリアライザ２０によってパラレル／シリア
ル変換されたスプライトデータに従ってＣＲＴビデオマ
ルチプレクサ２６を制御し、スプライト表示時のビデオ
切替え制御を行なう。フラットパネルエミュレーション
回路２８は、ＣＲＴビデオ出力を変換してフラットパネ
ルディスプレイ４０用のフラットビデオデータを生成す
る。

【００３５】次に、図２を参照して、描画用コプロセッ
サ１３に設けられているページングユニット１３３の具
体的構成の一例を説明する。ページングユニット１３３
は、図示のように、ページテーブルアドレス生成回路２
０１、ＴＬＢ２０２、比較制御回路２０３、画像メモリ
デコーダ２０４、およびアドレスマルチプレクサ２０６
から構成されている。

【００３６】ページテーブルアドレス生成回路２０１
は、アドレス発生回路１３２から発生されるリニアアド
レスに基づいて、システムメモリ２上のページテーブル
を参照するためのページテーブルアドレスを生成する。
ＴＬＢ２０２は、アドレス変換用のキャッシュであり、
複数のエントリを有している。各エントリには、タグ部
とページ変換後の実アドレスとが登録されている。タグ
部は、ページ変換前の仮想アドレスを示す。

【００３７】比較制御回路２０３は、アドレス発生回路
１３２から発生されるリニアアドレスとＴＬＢ２０２の
タグ部の仮想アドレスを比較して、ＴＬＢ２０２がヒッ
トしたか否かの判定を行う。この場合、比較すべきリニ
アアドレスのビット数は、画像メモリデコーダ２０４か
らの制御信号によって可変される。比較すべきリニアア
ドレスのビット数の可変設定は、たとえば比較制御回路
２０３にマスク回路を設け、そのマスク回路を選択的に
使用することによって実現できる。画像メモリデコーダ
２０４は、アドレス発生回路１３２から発生されたリニ
アアドレスをデコードすることによって、画像メモリ
（ＶＲＡＭ）３０に予め割り当てられるアドレスの範囲
内にそのリニアアドレスが含まれるか否かを検出する。

【００３８】アドレスマルチプレクサ２０５は、ページ
テーブルアドレス生成回路２０１によって発生されたペ
ージテーブルアドレスとＴＬＢ２０２によって変換され
た実アドレスの一方を選択する。このアドレスマルチプ
レクサ２０６の選択動作は、比較制御回路２０３から出
力されるアドレスの一致／不一致を示す信号によって制
御される。アドレスマルチプレクサ２０５は、アドレス
が一致した時にはＴＬＢ２０２の実アドレスを選択し、
アドレスが不一致の時にはページテーブルアドレス生成
回路２０１から出力されるページテーブルアドレスを選
択する。

【００３９】次に、このページングユニット１３３の動
作を説明する。描画用のコプロセッサ１３がデュアルポ
ート画像メモリ（ＶＲＡＭ）３０に直線等を描画する場
合、アドレス生成回路１３２は、直線をプロットする点
を示すリニアアドレスを生成する。ページングユニット
１３３によるページングを行なう場合、このリニアアド
レスは、仮想ページアドレスとページ内オフセットアド
レスとに分割され、その仮想ページアドレスの下位ビッ
ト部によってＴＬＢ２０２が参照される。そして、この
ＴＬＢ２０２の複数エントリの１つが選択され、その選
択されたエントリ内のタグ部である仮想アドレスが読み
出される。

【００４０】また、リニアアドレスは、ページテーブル
アドレス生成回路２０１にも送られ、そこでシステムメ
モリ２上のページテーブルをアクセスするたのページテ
ーブルアドレスが生成される。さらに、リニアアドレス
は、画像メモリデコーダ２０４でデコードされ、システ
ムメモリ２をアクセスするためのアドレスか画像メモリ
（ＶＲＡＭ）３０をアクセスするためのアドレスかが識
別される。

【００４１】システムメモリ２のアクセスの場合には、
通常通り、ＴＬＢ２０２の仮想アドレスとリニアアドレ
スの仮想ページアドレスの上位ビット部が比較制御回路
２０３で比較され、これによってヒット／ミスヒットが
判断される。ヒットした場合には、マルチプレクサ２０
５によって、ＴＬＢ２０２の出力である実アドレスが選
択される。この実アドレスは実ページアドレスであるの
で、この実ページアドレスにはリニアアドレスのページ
内オフセットアドレスが加えられ、これによってリニア
アドレスはページングによる実アドレスに変換される。
また、ミスヒットの場合には、マルチプレクサ２０５に
よって、ページテーブルアドレス生成回路２０１の出力
であるページテーブルアドレスが選択される。そして、
このページテーブルアドレスによってページテーブルを
参照して、そのページテーブルから読み出した新たなＴ
ＬＢデータがＴＬＢ２０２に登録される。

【００４２】一方、画像メモリ（ＶＲＡＭ）３０のアク
セスの場合には、リニアアドレスの仮想ページアドレス
の下位ビットが比較制御回路２０３内蔵のマスク回路に
よってマスクされ、そのマスクされたアドレスとＴＬＢ
２０２の仮想アドレスとが比較される。これによって、
システムメモリ２のアクセス時に比べページサイズの拡
大を図ることができる。例えば、システムメモリ２のア
クセス時のページサイズが４ＫＢの場合においては、リ
ニアアドレスの仮想ページアドレスの下位１ビットをマ
スクすると、画像メモリアクセス時のページサイズは実
質８ＫＢとなり、ヒット率を高めることができる。

【００４３】次に、図３を参照して、描画用コプロセッ
サ１３に設けられているページングユニット１３３の他
の具体的構成の一例を説明する。ページングユニット１
３３は、図示のように、ページテーブルアドレス生成回
路３０１、ＴＬＢ３０２、比較回路３０３、画像メモリ
デコーダ３０４、アドレスマルチプレクサ３０５，３０
６、およびＯＲゲート３０７から構成されている。

【００４４】ページテーブルアドレス生成回路３０１
は、アドレス発生回路１３２から発生されるリニアアド
レスに基づいて、システムメモリ２上のページテーブル
を参照するためのページテーブルアドレスを生成する。
ＴＬＢ３０２は、アドレス変換用のキャッシュであり、
複数のエントリを有している。各エントリには、タグ部
とページ変換後の実アドレスとが登録されている。タグ
部は、ページ変換前の仮想アドレスを示す。

【００４５】比較回路３０３は、アドレス発生回路１３
２から発生されるリニアアドレスとＴＬＢ３０２のタグ
部の仮想アドレスを比較して、ＴＬＢ３０２がヒットし
たか否かの判定を行う。マルチプレクサ３０５は、アド
レス発生回路１３２から発生されるリニアアドレスとＴ
ＬＢ３０２から読み出されるページ変換後の実アドレス
の一方を選択する。このマルチプレクサ３０５の選択動
作は、画像メモリデコーダ３０４のデコード結果、すな
わちシステムメモリ２に対するアクセスか画像メモリ
（ＶＲＡＭ）３０に対するアクセスかによって制御され
る。マルチプレクサ３０５は、システムメモリアクセス
時にはＴＬＢ３０２から読み出されるページ変換後の実
アドレスを選択し、画像メモリアクセス時にはアドレス
発生回路１３２から発生されるリニアアドレスを選択す
る。

【００４６】マルチプレクサ３０６は、ページテーブル
アドレス生成回路３０１から出力されるページテーブル
アドレスとマルチプレクサ３０５の出力の一方を選択す
る。このマルチプレクサ３０６の選択動作は、ＯＲゲー
ト３０７の出力によって制御される。すなわち、マルチ
プレクサ３０６は、ＯＲゲート３０７の出力が“１”の
場合（画素メモリデコーダ３０４によって画像メモリア
クセスが識別されるか、または比較回路によってＴＬＢ
ヒットが検出された時）にはマルチプレクサ３０５の出
力を選択し、ＯＲゲート３０７の出力が“０”の場合は
（画素メモリデコーダ３０４によって画像メモリアクセ
スが識別されるか、または比較回路によってＴＬＢヒッ
トが検出された時）にはページテーブルアドレス生成回
路３０１から出力されるページテーブルアドレスを選択
する。

【００４７】次に、このページングユニット１３３の動
作を説明する。ページングユニット１３３によるページ
ングを行なう場合、アドレス発生回路１３２によって発
生されるリニアアドレスは、仮想ページアドレスとペー
ジ内オフセットアドレスとに分割され、その仮想ページ
アドレスの下位ビット部によってＴＬＢ３０２が参照さ
れる。そして、このＴＬＢ３０２の複数エントリの１つ
が選択され、その選択されたエントリ内のタグ部である
仮想アドレスが読み出される。

【００４８】また、リニアアドレスは、ページテーブル
アドレス生成回路３０１にも送られ、そこでシステムメ
モリ２上のページテーブルをアクセスするたのページテ
ーブルアドレスが生成される。さらに、リニアアドレス
は、画像メモリデコーダ３０４でデコードされ、システ
ムメモリ２をアクセスするためのアドレスか、画像メモ
リ（ＶＲＡＭ）３０をアクセスするためのアドレスかが
識別される。

【００４９】システムメモリ２のアクセスの場合には、
マルチプレクサ３０５はＴＬＢ３０２からの実アドレス
を選択し、またマルチプレクサ３０６の選択動作は、比
較回路３０３によるヒット／ミスヒットの判定によって
のみ決定される。

【００５０】すなわち、比較回路３０３によってＴＬＢ
のヒットが検出された場合には、ＯＲゲート３０７の出
力が“１”になるので、マルチプレクサ３０６はマルチ
プレクサ３０５の出力、つまりＴＬＢ３０２の出力であ
る実アドレスを選択する。この実アドレスは実ページア
ドレスであるので、この実ページアドレスにはリニアア
ドレスのページ内オフセットアドレスが加えられ、これ
によってリニアアドレスはページングによる実アドレス
に変換される。また、ミスヒットの場合には、ＯＲゲー
ト３０７の出力が“０”になるので、マルチプレクサ３
０６は、ページテーブルアドレス生成回路２０１の出力
であるページテーブルアドレスを選択する。この場合、
このページテーブルアドレスによってページテーブルが
参照され、そのページテーブルから読み出した新たなＴ
ＬＢデータがＴＬＢ３０２に登録される。

【００５１】一方、画像メモリ（ＶＲＡＭ）３０のアク
セスの場合には、マルチプレクサ３０５はアドレス発生
回路１３２からのリニアアドレスを選択し、またマルチ
プレクサ３０６はＴＬＢのヒット／ミスヒットに拘ら
ず、マルチプレクサ３０５の出力を選択する。このた
め、画像メモリ（ＶＲＡＭ）３０のアクセス時には、Ｔ
ＬＢ３０２を利用したアドレス変換とＴＬＢ３０２を更
新するためのページテーブルアドレスの出力が共に禁止
された状態となり、ページング動作は自動的に無効とさ
れる。したがって、画像メモリ（ＶＲＡＭ）３０のアク
セス時においては、ＴＬＢ３０２を更新する処理が発生
しないので、描画プロセッサ１３の描画処理性能を十分
に向上させることができる。

【００５２】以上のように、この実施例においては、描
画用コプロセッサ１３によるシステムメモリ２のアクセ
スと画像メモリ（ＶＲＡＭ）３０のアクセスを区別し、
これによってシステムメモリアクセスと画像メモリアク
セス時とでページサイズの変更や、ぺージングの有効／
無効の切替えを自動的に行なっている。このように、ペ
ージング機能を効率良く使い分けられることによって、
バスマスタとしての機能を維持しつつ、画像メモリ（Ｖ
ＲＡＭ）３０に対する描画プロセッサ１３の描画処理性
能を十分に向上させることができる。

【００５３】

【発明の効果】以上のように、この発明によれば、シス
テムメモリアクセス時と画像メモリアクセス時とでペー
ジング機能を効率良く使い分けられるようになり、描画
プロセッサの描画処理性能を十分に向上させることがで
き。

【図面の簡単な説明】

【図１】この発明の一実施例に係わる表示制御装置の全
体の構成を示すブロック図。

【図２】同実施例に設けられている描画用コプロセッサ
のページングユニットの構成の一例を示す図。

【図３】同実施例に設けられている描画用コプロセッサ
のページングユニットの他の構成の一例を示す図。

【符号の説明】

１…ＣＰＵ、２…システムメモリ、４…表示制御システ
ム、１０…ディスプレイコントローラ、１３…描画用コ
プロセッサ、１３２…アドレス発生回路、１３３…ペー
ジングユニット、２０１…ページテーブルアドレス発生
回路、２０２…ＴＬＢ、２０３…比較制御回路、２０４
…画像メモリデコーダ、２０５…マルチプレクサ。

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 メモリアクセスのためのリニアアドレス
   を発生し、そのリニアアドレスをページングによって主
   記憶または画像メモリをアクセスするための物理アドレ
   スに変換して出力するページング機能を有する描画プロ
   セッサを備えた表示制御装置において、リニアアドレスタグと実ページアドレスとの組を複数保
   持するアドレス変換バッファと、 前記描画プロセッサから発生されるリニアアドレスと前
   記アドレス変換バッファのリニアアドレスタグとを比較
   し、その比較結果に応じて前記アドレス変換バッファの
   ヒット／ミスヒットを判定するアドレス比較手段と、 前記リニアアドレスの値が前記画像メモリに割り当てら
   れた所定のアドレス範囲に属するか否かを決定する手段
   と、 前記リニアアドレスの値が前記画像メモリに割り当てら
   れた所定のアドレス範囲に属するとき、前記アドレス比
   較手段によって比較される前記リニアアドレスのビット
   数を減少させて前記アドレス変換バッファのヒット率を
   高める手段 とを具備することを特徴とする表示制御装
   置。
2. 【請求項２】 メモリアクセスのためのリニアアドレス
   を発生し、そのリニアアドレスをページングによって主
   記憶または画像メモリをアクセスするための物理アドレ
   スに変換して出力するページング機能を有する描画プロ
   セッサを備えた表示制御装置において、リニアアドレスタグと実ページアドレスとの組を複数保
   持するアドレス変換バッファと、 前記リニアアドレスの値が前記画像メモリに割り当てら
   れた所定のアドレス範囲に属するか否かを決定する手段
   と、 前記リニアアドレスの値が前記画像メモリに割り当てら
   れている所定のアドレス範囲に属するとき、前記リニア
   アドレスを前記画像メモリをアクセスするための物理ア
   ドレスとして出力する手段と、 前記リニアアドレスの値が前記画像メモリに割り当てら
   れている所定のアドレス範囲に属さないとき、前記アド
   レス変換バッファの検索によって前記リニアア ドレスを
   前記主記憶をアクセスするための物理アドレスに変換し
   て出力する手段 とを具備することを特徴とする表示制御
   装置。
3. 【請求項３】 ＣＰＵと、このＣＰＵによって処理され
   るデータおよび命令を格納するシステムメモリと、画像
   データを格納する画像メモリと、この画像メモリの画像
   データをディスプレイに表示するディスプレイコントロ
   ーラとを具備するデータ処理システムにおいて、 前記ディスプレイコントローラは、 前記システムメモリまたは前記画像メモリをアクセスす
   るためのリニアアドレスを発生するアドレス発生手段
   と、 リニアアドレスタグと実ページアドレスとの組みを複数
   記憶するバッファ手段と、 前記アドレス発生手段に結合され、前記リニアアドレス
   の値が前記画像メモリに予め割り当てられている所定の
   アドレス範囲に属すか否かを決定する手段と、 前記リニアアドレスの値が前記画像メモリに予め割り当
   てられている所定のアドレス範囲に属す際、前記リニア
   アドレスを前記画像メモリをアクセスするための物理ア
   ドレスとして出力する手段と、 前記リニアアドレスの値が前記画像メモリに予め割り当
   てられている所定のアドレス範囲に属さない際、前記バ
   ッファ手段の検索によって前記リニアアドレスを前記シ
   ステムメモリをアクセスするための物理アドレスに変換
   して出力する手段とを具備することを特徴とするデータ
   処理システム。
4. 【請求項４】 前記ディスプレイコントローラは、前記
   リニアアドレスの値が前記画像メモリに予め割り当てら
   れている所定のアドレス範囲に属す際、前記バッファ手
   段の検索による前記リニアアドレスから物理アドレスへ
   の変換を禁止する手段をさらに具備することを特徴とす
   る請求項３記載のデータ処理システム。
5. 【請求項５】 前記ディスプレイコントローラは、前記
   リニアアドレスの値が前記画像メモリに予め割り当てら
   れている所定のアドレス範囲に属す際、前記バッファ手
   段を書き替えるための前記システムメモリのアクセスを
   禁止する手段をさらに具備することを特徴とする請求項
   ３記載のデータ処理システム。
6. 【請求項６】 ＣＰＵと、このＣＰＵによって処理され
   るデータおよび命令を格納するシステムメモリと、画像
   データを格納する画像メモリと、この画像メモリの画像
   データをディスプレイに表示するディスプレイコントロ
   ーラと、このディスプレイコントローラに設けられたコ
   プロセッサとを具備するデータ処理システムにおいて、 前記コプロセッサは、 前記システムメモリまたは前記画像メモリをアクセスす
   るためのリニアアドレスを発生するアドレス発生手段
   と、 リニアアドレスタグと実ページアドレスとの組みを複数
   記憶するバッファ手段と、 前記アドレス発生手段に結合され、前記リニアアドレス
   の値が前記画像メモリに予め割り当てられている所定の
   アドレス範囲に属すか否かを決定する手段と、 前記リニアアドレスの値が前記画像メモリに予め割り当
   てられている所定のアドレス範囲に属す際、前記リニア
   アドレスを前記画像メモリをアクセスするための物理ア
   ドレスとして出力する手段と、 前記リニアアドレスの値が前記画像メモリに予め割り当
   てられている所定のアドレス範囲に属さない際、前記バ
   ッファ手段の検索によって前記リニアアドレスを前記シ
   ステムメモリをアクセスするための物理アドレスに変換
   して出力する手段とを具備することを特徴とするデータ
   処理システム。
7. 【請求項７】 前記コプロセッサは、前記リニアアドレ
   スの値が前記画像メモリに予め割り当てられている所定
   のアドレス範囲に属す際、前記バッファ手段の検索によ
   る前記リニアアドレスから物理アドレスへの変換を禁止
   する手段をさらに具備することを特徴とする請求項６記
   載のデータ処理システム。
8. 【請求項８】 前記ディスプレイコントローラは、前記
   リニアアドレスの値が前記画像メモリに予め割り当てら
   れている所定のアドレス範囲に属す際、前記バッファ手
   段を書き替えるための前記システムメモリのアクセスを
   禁止する手段をさらに具備することを特徴とする請求項
   ６記載のデータ処理システム。
9. 【請求項９】 ＣＰＵと、このＣＰＵによって処理され
   るデータおよび命令を格納するシステムメモリと、画像
   データを格納する画像メモリと、この画像メモリの画像
   データをディスプレイに表示するディスプレイコントロ
   ーラと、このディスプレイコントローラに設けられ、前
   記ＣＰＵと同一の仮想アドレス変換機構を実現するため
   のページングユニットを有するコプロセッサとを具備す
   るデータ処理システムにおいて、 前記コプロセッサは、 前記システムメモリまたは画像メモリをアクセスするた
   めのリニアアドレスを発生する手段と、 前記リニアアドレスが前記画像メモリをアクセスするた
   めのものか否かを決定する手段と、 前記リニアアドレスが前記画像メモリをアクセスするア
   ドレスであることが決定された際、前記ページングユニ
   ットを利用したページング処理をディスイネーブルする
   手段とを具備することを特徴とするデータ処理システ
   ム。
10. 【請求項１０】 ＣＰＵと、このＣＰＵによって処理さ
    れるデータおよび命令を格納するシステムメモリと、画
    像データを格納する画像メモリと、この画像メモリの画
    像データをディスプレイに表示するディスプレイコント
    ローラと、このディスプレイコントローラに設けられ、
    メモリアクセスのためのリニアアドレスを発生し、その
    リニアアドレスをページングによって前記システムメモ
    リまたは画像メモリをアクセスするための物理アドレス
    に変換して出力するページング機能を有するコプロセッ
    サとを具備するデータ処理システムにおいて、 前記コプロセッサは、 リニアアドレスタグと実ページアドレスとの組を複数保
    持するアドレス変換バッファと、 前記描画プロセッサから発生されるリニアアドレスと前
    記アドレス変換バッファのリニアアドレスタグとを比較
    し、その比較結果に応じて前記アドレス変換バッファの
    ヒット／ミスヒットを判定するアドレス比較手段と、 前記リニアアドレスの値が前記画像メモリに割り当てら
    れた所定のアドレス範囲に属するか否かを決定する手段
    と、 前記リニアアドレスの値が前記画像メモリに割り当てら
    れた所定のアドレス範囲に属するとき、前記アドレス比
    較手段によって比較される前記リニアアドレスのビット
    数を減少させて前記アドレス変換バッファのヒット率を
    高める手段とを具備することを特徴とするデータ処理シ
    ステム。