JPH10162157A - グラフィックコントローラ - Google Patents
グラフィックコントローラInfo
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- JPH10162157A JPH10162157A JP9313849A JP31384997A JPH10162157A JP H10162157 A JPH10162157 A JP H10162157A JP 9313849 A JP9313849 A JP 9313849A JP 31384997 A JP31384997 A JP 31384997A JP H10162157 A JPH10162157 A JP H10162157A
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- data
- texture
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/60—Memory management
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/12—Frame memory handling
- G09G2360/121—Frame memory handling using a cache memory
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/12—Frame memory handling
- G09G2360/122—Tiling
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Image Generation (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】
【課題】 テクスチャーマッピングをする際にキャッシ
ュメモリの構造をタイルマップの構造で設定し、高速の
テクスチャーマッピングを実行できるグラフィックコン
トローラを提供する。 【解決手段】 テクスチャーマッピングを行う際にタイ
ルマップの形態にアドレスを割り当てるローカルメモリ
２１０と、このローカルメモリ２１０の物理的アドレス
に対応して動作するメモリコントローラ２２０と、テク
スチャーアドレスをローカルメモリ２１０の物理的アド
レスに変換するタイルマップアドレス変換部２３０と、
複数のブロックおよびこのブロックのテクスチャーアド
レスに対応する情報を示す複数のタグを有したキャッシ
ュメモリ２４０とを備えたグラフィックコントローラ２
００を設け、ＣＰＵ１２０を有するホスト１００のメイ
ンメモリ１１０からデータを供給してグラフィック処理
を実行する。
ュメモリの構造をタイルマップの構造で設定し、高速の
テクスチャーマッピングを実行できるグラフィックコン
トローラを提供する。 【解決手段】 テクスチャーマッピングを行う際にタイ
ルマップの形態にアドレスを割り当てるローカルメモリ
２１０と、このローカルメモリ２１０の物理的アドレス
に対応して動作するメモリコントローラ２２０と、テク
スチャーアドレスをローカルメモリ２１０の物理的アド
レスに変換するタイルマップアドレス変換部２３０と、
複数のブロックおよびこのブロックのテクスチャーアド
レスに対応する情報を示す複数のタグを有したキャッシ
ュメモリ２４０とを備えたグラフィックコントローラ２
００を設け、ＣＰＵ１２０を有するホスト１００のメイ
ンメモリ１１０からデータを供給してグラフィック処理
を実行する。
Description
【０００１】
【発明の属する技術分野】本発明は、グラフィックコン
トローラに係り、より詳細にはテクスチャーマッピング
機能を備えたグラフィックコントローラに関する。
トローラに係り、より詳細にはテクスチャーマッピング
機能を備えたグラフィックコントローラに関する。
【０００２】
【従来の技術】従来、グラフィックコントローラは、２
次元または３次元グラフィックの処理、およびグラフィ
ック加速機能（ｇｒａｐｈｉｃ ａｃｃｅｌｅｒａｔｉ
ｏｎｆｕｎｃｔｉｏｎ）を備えることにより、高速のグ
ラフィック処理が可能になった。特に、３次元グラフィ
ック加速機能を備えたグラフィックコントローラは、重
要な機能の一つであるテクスチャーマッピング（ｔｅｘ
ｕｒｅ ｍａｐｐｉｎｇ）において、他の機能に比べ高
いメモリ性能を要求される。その理由は、３次元の画像
にテクスチャーパターンを貼り付ける機能を実行するテ
クスチャーマッピング中に、テクスチャーパターンを貼
り付ける毎に、そのテクスチャーパターンをメモリから
読み出すためである。さらに、テクスチャーマッピング
において、テクスチャーパターンのデータを読み出す場
合にデータがメモリに順に格納されていないため、より
改善されたメモリの性能を必要とする。テクスチャーマ
ッピング機能を持つグラフィックコントローラは、テク
スチャーマッピングを高速に実行するために好適なキャ
ッシュメモリを有している。
次元または３次元グラフィックの処理、およびグラフィ
ック加速機能（ｇｒａｐｈｉｃ ａｃｃｅｌｅｒａｔｉ
ｏｎｆｕｎｃｔｉｏｎ）を備えることにより、高速のグ
ラフィック処理が可能になった。特に、３次元グラフィ
ック加速機能を備えたグラフィックコントローラは、重
要な機能の一つであるテクスチャーマッピング（ｔｅｘ
ｕｒｅ ｍａｐｐｉｎｇ）において、他の機能に比べ高
いメモリ性能を要求される。その理由は、３次元の画像
にテクスチャーパターンを貼り付ける機能を実行するテ
クスチャーマッピング中に、テクスチャーパターンを貼
り付ける毎に、そのテクスチャーパターンをメモリから
読み出すためである。さらに、テクスチャーマッピング
において、テクスチャーパターンのデータを読み出す場
合にデータがメモリに順に格納されていないため、より
改善されたメモリの性能を必要とする。テクスチャーマ
ッピング機能を持つグラフィックコントローラは、テク
スチャーマッピングを高速に実行するために好適なキャ
ッシュメモリを有している。
【０００３】ＤＲＡＭで構成されたメモリの場合には、
その特性上、ページミス（ｐａｇｅｍｉｓｓ）が起きる
確立が高くなる。さらに、同期（ｓｙｎｃｈｒｏｎｏｕ
ｓ）ＤＲＡＭの場合には、データをブロック単位で高速
に転送するバースト動作機能を活用することが困難であ
った。このような問題を解決するため、メモリ機能を向
上させる目的で、グラフィックコントローラの内部にキ
ャッシュメモリを設けていた。
その特性上、ページミス（ｐａｇｅｍｉｓｓ）が起きる
確立が高くなる。さらに、同期（ｓｙｎｃｈｒｏｎｏｕ
ｓ）ＤＲＡＭの場合には、データをブロック単位で高速
に転送するバースト動作機能を活用することが困難であ
った。このような問題を解決するため、メモリ機能を向
上させる目的で、グラフィックコントローラの内部にキ
ャッシュメモリを設けていた。
【０００４】図５は、従来のグラフィックコントローラ
を示すブッロク図であり、この図５に示した従来のグラ
フィックコントローラ２０は、ローカルメモリ２２と、
キャッシュメモリ２３と、ホストインタフェース用のデ
ータバス２１とにより構成されている。このグラフィッ
クコントローラ２０には、ＣＰＵを有したホスト１０が
接続されている。このグラフィックコントローラ２０
は、ホスト１０に設けたメインメモリ１１と接続されて
いる。
を示すブッロク図であり、この図５に示した従来のグラ
フィックコントローラ２０は、ローカルメモリ２２と、
キャッシュメモリ２３と、ホストインタフェース用のデ
ータバス２１とにより構成されている。このグラフィッ
クコントローラ２０には、ＣＰＵを有したホスト１０が
接続されている。このグラフィックコントローラ２０
は、ホスト１０に設けたメインメモリ１１と接続されて
いる。
【０００５】このような従来のグラフィックコントロー
ラ２０は、テクスチャーマッピングを実行する際、グラ
フィックデータが格納されたメインメモリ１１から該当
するデータをローカルメモリ２２にローディングする。
そして、グラフィックコントローラ２０は、内部のキャ
ッシュメモリ２３にローカルメモリ２２のデータを予め
ローディングさせて使用する。ローカルメモリ２２から
一回で読み出すデータの量は、キャッシュメモリ２３に
おいて、ラインサイズ、或いはブロックサイズという
が、このデータ量はローカルメモリ２２から一回のみの
読み出し、或いは、複数回の読み出しの両方に対応する
ことができる。
ラ２０は、テクスチャーマッピングを実行する際、グラ
フィックデータが格納されたメインメモリ１１から該当
するデータをローカルメモリ２２にローディングする。
そして、グラフィックコントローラ２０は、内部のキャ
ッシュメモリ２３にローカルメモリ２２のデータを予め
ローディングさせて使用する。ローカルメモリ２２から
一回で読み出すデータの量は、キャッシュメモリ２３に
おいて、ラインサイズ、或いはブロックサイズという
が、このデータ量はローカルメモリ２２から一回のみの
読み出し、或いは、複数回の読み出しの両方に対応する
ことができる。
【０００６】近年ではグラフィックコントローラに、６
４ビットのデータバスを採用している。６４ビットのバ
スを介して４つの１６ビットデータ、或いは８つの８ビ
ットデータを転送することができる。しかし、テクスチ
ャーマッピングの動作性、およびキャッシュメモリの効
率を考える際、６４ビットの情報転送はテクスチャーマ
ッピングの実行においては不足である。従って、テクス
チャーマッピングを実行する際には、６４ビット情報の
メモリに対しては少なくとも４回以上のアクセス動作を
実行するため、ローカルメモリの高い性能が要求され
る。このローカルメモリの高い性能を要求するために
は、連続したアクセス動作に対してデータがそのメモリ
内の該当するページに存在しなければならない。万一、
アクセス動作中にページミスが発生すると、再びローカ
ルメモリ２２にＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔ
ｒｏｂｅ）信号を印加するため、グラフィックコントロ
ーラのメモリへのアクセス速度が一層遅くなる。
４ビットのデータバスを採用している。６４ビットのバ
スを介して４つの１６ビットデータ、或いは８つの８ビ
ットデータを転送することができる。しかし、テクスチ
ャーマッピングの動作性、およびキャッシュメモリの効
率を考える際、６４ビットの情報転送はテクスチャーマ
ッピングの実行においては不足である。従って、テクス
チャーマッピングを実行する際には、６４ビット情報の
メモリに対しては少なくとも４回以上のアクセス動作を
実行するため、ローカルメモリの高い性能が要求され
る。このローカルメモリの高い性能を要求するために
は、連続したアクセス動作に対してデータがそのメモリ
内の該当するページに存在しなければならない。万一、
アクセス動作中にページミスが発生すると、再びローカ
ルメモリ２２にＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔ
ｒｏｂｅ）信号を印加するため、グラフィックコントロ
ーラのメモリへのアクセス速度が一層遅くなる。
【０００７】ところが、テクスチャーマッピング中にグ
ラフィックコントローラ２０は、ローカルメモリ２２か
ら連続したデータだけを読み出すだけではない。例え
ば、テクスチャーイメージに対するテクスチャー情報
は、ローカルメモリ２２の空間に順に格納した状態でテ
クスチャーマッピングを行う際に水平方向にデータを読
み出しすることで既にキャッシュメモリ２３にローディ
ングされた多くのデータをそのまま活用することができ
るので、グラフィックコントローラ２０の性能を向上さ
せることができる。しかし、グラフィックコントローラ
で水平方向に対して垂直に読み出されるデータを利用し
ようとすれば、キャッシュメモリが多くのデータを格納
したとしても全て無駄になる。従って、テクスチャーマ
ッピングでは、キャッシュメモリの一つのブロックにテ
クスチャーイメージの各部分を正方形の形態（即ち、ｎ
×ｎまたはｍ×ｍ）に格納している。このように、従来
のグラフィックコントローラは、様々なメモリ貯蔵構造
によりデータを格納することでテクスチャーマッピング
を高速に実行していた。
ラフィックコントローラ２０は、ローカルメモリ２２か
ら連続したデータだけを読み出すだけではない。例え
ば、テクスチャーイメージに対するテクスチャー情報
は、ローカルメモリ２２の空間に順に格納した状態でテ
クスチャーマッピングを行う際に水平方向にデータを読
み出しすることで既にキャッシュメモリ２３にローディ
ングされた多くのデータをそのまま活用することができ
るので、グラフィックコントローラ２０の性能を向上さ
せることができる。しかし、グラフィックコントローラ
で水平方向に対して垂直に読み出されるデータを利用し
ようとすれば、キャッシュメモリが多くのデータを格納
したとしても全て無駄になる。従って、テクスチャーマ
ッピングでは、キャッシュメモリの一つのブロックにテ
クスチャーイメージの各部分を正方形の形態（即ち、ｎ
×ｎまたはｍ×ｍ）に格納している。このように、従来
のグラフィックコントローラは、様々なメモリ貯蔵構造
によりデータを格納することでテクスチャーマッピング
を高速に実行していた。
【０００８】
【発明が解決しようとする課題】しかしながら、正方形
の形態で格納されたデータの一番目の行データと、二番
目の行データとが他のメモリページにある確立が高いた
め、これによりＤＲＡＭにアクセスする速度が遅くなる
とともに、グラフィックコントローラの性能が低下して
しまう不具合があった。このような問題点を解決するた
めに、ＤＲＡＭアクセス領域を変えてタイルマップで構
成することができる。しかし、ローカルメモリのアドレ
ス全体をタイルマップで構成するようになると、３次元
テクスチャーによるグラフィックコントローラの性能を
増加することができるが、順にアクセスすることが多い
スクリンリフレッシュ等の動作では、むしろ性能が低下
するという不具合があった。本発明は上述した問題点を
解決するために、テクスチャーマッピングをする際にキ
ャッシュメモリの構造をタイルマップの構造で設定する
ことで、高速のテクスチャーマッピングを実行できるグ
ラフィックコントローラを提供することを目的とする。
の形態で格納されたデータの一番目の行データと、二番
目の行データとが他のメモリページにある確立が高いた
め、これによりＤＲＡＭにアクセスする速度が遅くなる
とともに、グラフィックコントローラの性能が低下して
しまう不具合があった。このような問題点を解決するた
めに、ＤＲＡＭアクセス領域を変えてタイルマップで構
成することができる。しかし、ローカルメモリのアドレ
ス全体をタイルマップで構成するようになると、３次元
テクスチャーによるグラフィックコントローラの性能を
増加することができるが、順にアクセスすることが多い
スクリンリフレッシュ等の動作では、むしろ性能が低下
するという不具合があった。本発明は上述した問題点を
解決するために、テクスチャーマッピングをする際にキ
ャッシュメモリの構造をタイルマップの構造で設定する
ことで、高速のテクスチャーマッピングを実行できるグ
ラフィックコントローラを提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は上述の課題を解
決するために、ホスト中央処理装置から発生されたグラ
フィックデータを格納するローカルメモリと、このロー
カルメモリの物理的アドレスに対応してグラフィックコ
ントローラのスクリンリフレッシュ動作中には通常のメ
モリ構造として動作し、テクスチャーマッピング中には
タイルマップ構造を有したメモリとして動作するメモリ
コントローラと、このメモリコントローラの制御により
グラフィックデータを格納するとともに、テクスチャー
データを格納する複数のブロックと、このブロックのテ
クスチャーアドレスを示す複数のタグとを具備したキャ
ッシュメモリと、テクスチャーアドレスをローカルメモ
リの物理的アドレスに変換するタイルマップアドレス変
換器とを備えたグラフィックコントローラを設ける。
決するために、ホスト中央処理装置から発生されたグラ
フィックデータを格納するローカルメモリと、このロー
カルメモリの物理的アドレスに対応してグラフィックコ
ントローラのスクリンリフレッシュ動作中には通常のメ
モリ構造として動作し、テクスチャーマッピング中には
タイルマップ構造を有したメモリとして動作するメモリ
コントローラと、このメモリコントローラの制御により
グラフィックデータを格納するとともに、テクスチャー
データを格納する複数のブロックと、このブロックのテ
クスチャーアドレスを示す複数のタグとを具備したキャ
ッシュメモリと、テクスチャーアドレスをローカルメモ
リの物理的アドレスに変換するタイルマップアドレス変
換器とを備えたグラフィックコントローラを設ける。
【００１０】
【発明の実施の形態】次に添付図面を参照して本発明に
よるグラフィックコントローラの実施の形態を詳細に説
明する。図１は、本発明によるグラフィックコントロー
ラを示すブロック図である。この図１に示すように、本
発明によるグラフィックコントローラの実施の形態は、
ローカルメモリ２１０、メモリコントローラ２２０、タ
イルマップアドレス変換部２３０、キャッシュメモリ２
４０、およびレンダリングエンジン３００とにより構成
されている。また、グラフィックコントローラ２００に
は、ホスト１００のメインメモリ１１０が接続されてい
る。このホスト１００はＣＰＵ１２０を有しており、グ
ラフィックコントローラ２００はＣＰＵ１２０を有した
ホスト１００からデータを供給してグラフィック処理を
実行する。
よるグラフィックコントローラの実施の形態を詳細に説
明する。図１は、本発明によるグラフィックコントロー
ラを示すブロック図である。この図１に示すように、本
発明によるグラフィックコントローラの実施の形態は、
ローカルメモリ２１０、メモリコントローラ２２０、タ
イルマップアドレス変換部２３０、キャッシュメモリ２
４０、およびレンダリングエンジン３００とにより構成
されている。また、グラフィックコントローラ２００に
は、ホスト１００のメインメモリ１１０が接続されてい
る。このホスト１００はＣＰＵ１２０を有しており、グ
ラフィックコントローラ２００はＣＰＵ１２０を有した
ホスト１００からデータを供給してグラフィック処理を
実行する。
【００１１】このように、グラフィックを処理するシス
テムは、大きく分けて二つに分類することができる。一
つは、全体の動作を制御するＣＰＵ１２０を備えてディ
スプレイにグラフィックイメージを規定するためのグラ
フィックデータを発生させるホスト１００であり、他の
一つは、グラフィックコントローラ２００を備えたグラ
フィックボードまたはグラフィックアダプタ（図示せ
ず）である。ここで、ＣＰＵ１２０は、グラフィックコ
ントローラ２００内にある６４ビットのシステムバス２
５０を介してグラフィックボードまたはグラフィックア
ダプタと通信する。ＣＰＵ１２０は、グラフィックデー
タを格納するメインメモリ１１０と対応して動作する。
グラフィックコントローラ２００には、このグラフィッ
クコントローラの面積を考慮して、大きさが比較的に小
さいキャッシュメモリ２４０を使用している。
テムは、大きく分けて二つに分類することができる。一
つは、全体の動作を制御するＣＰＵ１２０を備えてディ
スプレイにグラフィックイメージを規定するためのグラ
フィックデータを発生させるホスト１００であり、他の
一つは、グラフィックコントローラ２００を備えたグラ
フィックボードまたはグラフィックアダプタ（図示せ
ず）である。ここで、ＣＰＵ１２０は、グラフィックコ
ントローラ２００内にある６４ビットのシステムバス２
５０を介してグラフィックボードまたはグラフィックア
ダプタと通信する。ＣＰＵ１２０は、グラフィックデー
タを格納するメインメモリ１１０と対応して動作する。
グラフィックコントローラ２００には、このグラフィッ
クコントローラの面積を考慮して、大きさが比較的に小
さいキャッシュメモリ２４０を使用している。
【００１２】図２は、図１に示したキャッシュメモリ２
４０の内部構造を示す図である。この図２に示すよう
に、キャッシュメモリ２４０の各ブロック６２は、１６
ビットデータが４×４の行列形態でなっているため、３
２バイトのテクスチャー情報を格納することができる。
また、キャッシュメモリ２４０が４ウェイセットアソシ
アティブ方式により設けられた場合、４つのブロック６
２ａ、６２ｂ、６２ｃ、６２ｄが必要となるため、キャ
ッシュメモリ２４０の全体のサイズが１２８バイトにな
る。また、４つの各ブロック６２ａ、６２ｂ、６２ｃ、
６２ｄは、テクスチャーアドレスであるＵ，Ｖアドレス
（行列アドレス）からなるタグ６５ａ、６５ｂ、６５
ｃ、６５ｄを有している。このタグ６５は、読み出しす
るデータのアドレスがキャッシュメモリ２４０に格納さ
れているか否かを判断する際に使用される。
４０の内部構造を示す図である。この図２に示すよう
に、キャッシュメモリ２４０の各ブロック６２は、１６
ビットデータが４×４の行列形態でなっているため、３
２バイトのテクスチャー情報を格納することができる。
また、キャッシュメモリ２４０が４ウェイセットアソシ
アティブ方式により設けられた場合、４つのブロック６
２ａ、６２ｂ、６２ｃ、６２ｄが必要となるため、キャ
ッシュメモリ２４０の全体のサイズが１２８バイトにな
る。また、４つの各ブロック６２ａ、６２ｂ、６２ｃ、
６２ｄは、テクスチャーアドレスであるＵ，Ｖアドレス
（行列アドレス）からなるタグ６５ａ、６５ｂ、６５
ｃ、６５ｄを有している。このタグ６５は、読み出しす
るデータのアドレスがキャッシュメモリ２４０に格納さ
れているか否かを判断する際に使用される。
【００１３】ここで、図１に示したシステムバス２５０
のサイズが６４ビット（８バイト）である場合、ＤＲＡ
Ｍにより構成されたローカルメモリ２１０からキャッシ
ュメモリ２４０に一つのブロックとして貯蔵領域にテク
スチャー情報を格納させる際には４回のＤＲＡＭアクセ
スを必要とする。そして、この４回のアクセスは、全て
ページミスが発生しないようにするためにテクスチャー
イメージを予め４×４のブロック形態に分けてタイルマ
ップの形態でローカルメモリ２１０に格納されていなけ
ればならない。ここでタイルマップの形態でローカルメ
モリ２１０に格納されたテクスチャーイメージの一つの
ブロックは連続したアドレスに割り当てられている。従
って、キャッシュミスが発生してローカルメモリ２１０
からキャッシュメモリ２４０に該当するデータを伝送す
る際には、テクスチャーイメージの一つのブロックとし
てローカルメモリ２１０の連続した空間から伝送するこ
とができるので速度が向上する。
のサイズが６４ビット（８バイト）である場合、ＤＲＡ
Ｍにより構成されたローカルメモリ２１０からキャッシ
ュメモリ２４０に一つのブロックとして貯蔵領域にテク
スチャー情報を格納させる際には４回のＤＲＡＭアクセ
スを必要とする。そして、この４回のアクセスは、全て
ページミスが発生しないようにするためにテクスチャー
イメージを予め４×４のブロック形態に分けてタイルマ
ップの形態でローカルメモリ２１０に格納されていなけ
ればならない。ここでタイルマップの形態でローカルメ
モリ２１０に格納されたテクスチャーイメージの一つの
ブロックは連続したアドレスに割り当てられている。従
って、キャッシュミスが発生してローカルメモリ２１０
からキャッシュメモリ２４０に該当するデータを伝送す
る際には、テクスチャーイメージの一つのブロックとし
てローカルメモリ２１０の連続した空間から伝送するこ
とができるので速度が向上する。
【００１４】例えば、既にテクスチャーデータがキャッ
シュメモリ２４０に格納されていると、これは４つのタ
グ６５ａ、６５ｂ、６５ｃ、６５ｄの中の一つと、Ｕ，
Ｖアドレス（行列アドレス）とが一致することを示して
いる。この場合には、キャッシュメモリ２４０がヒット
したブロックがあるということで、このブロックのデー
タを読み出してデータを要求したレンダリングエンジン
３００に伝送する。しかし、万一、４つのタグ６５ａ、
６５ｂ、６５ｃ、６５ｄの中に一致するＵ，Ｖアドレス
がない場合、キャッシュメモリ２４０にはレンダリング
エンジン３００で必要とするデータがないことを示して
いる。従って、キャッシュメモリ２４０は、ローカルメ
モリ２１０でデータを読み出して格納しなければならな
い。この際、Ｕ，Ｖアドレスは、タイルマップアドレス
変換部２３０によりローカルメモリ２１０の物理アドレ
スに変換されてメモリコントローラ２２０に供給する。
シュメモリ２４０に格納されていると、これは４つのタ
グ６５ａ、６５ｂ、６５ｃ、６５ｄの中の一つと、Ｕ，
Ｖアドレス（行列アドレス）とが一致することを示して
いる。この場合には、キャッシュメモリ２４０がヒット
したブロックがあるということで、このブロックのデー
タを読み出してデータを要求したレンダリングエンジン
３００に伝送する。しかし、万一、４つのタグ６５ａ、
６５ｂ、６５ｃ、６５ｄの中に一致するＵ，Ｖアドレス
がない場合、キャッシュメモリ２４０にはレンダリング
エンジン３００で必要とするデータがないことを示して
いる。従って、キャッシュメモリ２４０は、ローカルメ
モリ２１０でデータを読み出して格納しなければならな
い。この際、Ｕ，Ｖアドレスは、タイルマップアドレス
変換部２３０によりローカルメモリ２１０の物理アドレ
スに変換されてメモリコントローラ２２０に供給する。
【００１５】また、ローカルメモリ２１０のデータ貯蔵
形式は、タイルマップにより構成されているため、キャ
ッシュメモリ２４０の各ブロック内に格納する４×４の
１６ビットデータがローカルメモリ２１０内と一致する
ページに存在している。従って、全てのデータを高速に
読み出すことができる。特に、バースト動作を実行でき
る同期ＤＲＡＭによりローカルメモリ２１０が構成され
ている場合、バーストリード（ｂｕｒｓｔ ｒｅａｄ）
動作を実行することによりデータの読み出しを早く遂行
することができる。
形式は、タイルマップにより構成されているため、キャ
ッシュメモリ２４０の各ブロック内に格納する４×４の
１６ビットデータがローカルメモリ２１０内と一致する
ページに存在している。従って、全てのデータを高速に
読み出すことができる。特に、バースト動作を実行でき
る同期ＤＲＡＭによりローカルメモリ２１０が構成され
ている場合、バーストリード（ｂｕｒｓｔ ｒｅａｄ）
動作を実行することによりデータの読み出しを早く遂行
することができる。
【００１６】図３は、図２に示したテクスチャーアドレ
ス（Ｕ，Ｖアドレス）を詳細に示す図である。また、図
４は図１に示したローカルメモリ２１０がアドレスデー
タを格納する貯蔵方式を示す図であり、図４（ａ）はタ
イルマップを利用しないデータ貯蔵方式を、図４（ｂ）
はタイルマップを利用したデータ貯蔵方式を各々示して
いる。図３および図４に示すように、テクスチャーアド
レスであるＵ，Ｖアドレス（行列アドレス）を有するテ
クスチャーイメージ４００の各ブロック４１０、４２
０、４３０、４４０には、テクスチャーデータが格納さ
れており、このテクスチャーデータをａuvのように示し
ている。この場合、ブロック４１０の最初の４つのデー
タａ00、ａ01、ａ02、ａ03は、図４に示したタイルマッ
プを利用しないデータ貯蔵方式のメモリ２１０ａ、また
はタイルマップを利用したデータ貯蔵方式のメモリ２１
０ｂのいずれにおいても全て連続されたアドレスに格納
される。しかし、その次のブロック４２０にあるデータ
ａ04が、タイルマップを利用しないデータ貯蔵方式のメ
モリ２１０ａに格納する場合にはデータａ03のすぐ後に
格納される。また、タイルマップを利用したデータ貯蔵
方式のメモリ２１０ｂに格納する場合にはブロック４１
０のデータａ33の次（図示せず）に格納される。逆に、
ブロック４１０のデータａ10は、タイルマップを利用し
ないデータ貯蔵方式のメモリ２１０ａに格納される場
合、一番目の列データ（ａ00、ａ01、ａ02、．．．
ａ09）が全て格納された後に格納される。また、タイル
マップを利用したデータ貯蔵方式のメモリ２１０ｂに格
納される場合、データａ10はデータａ03のすぐ後に格納
される。即ち、タイルマップを利用したデータ貯蔵方式
のメモリ２１０ｂの場合は、テクスチャーイメージの各
ブロックの行データ（ａ、ｂ、ｃ．．．）が順に格納さ
れる。このように、本実施の形態によると、メモリコン
トローラ２３０による順次的なアクセスを多く実行する
スクリンリフレッシュ等の動作では、ローカルメモリ２
１０は通常のメモリとして動作させ、テクスチャーマッ
ピングを実行する際にはタイルマップの構造を有したメ
モリとして動作させることができる。
ス（Ｕ，Ｖアドレス）を詳細に示す図である。また、図
４は図１に示したローカルメモリ２１０がアドレスデー
タを格納する貯蔵方式を示す図であり、図４（ａ）はタ
イルマップを利用しないデータ貯蔵方式を、図４（ｂ）
はタイルマップを利用したデータ貯蔵方式を各々示して
いる。図３および図４に示すように、テクスチャーアド
レスであるＵ，Ｖアドレス（行列アドレス）を有するテ
クスチャーイメージ４００の各ブロック４１０、４２
０、４３０、４４０には、テクスチャーデータが格納さ
れており、このテクスチャーデータをａuvのように示し
ている。この場合、ブロック４１０の最初の４つのデー
タａ00、ａ01、ａ02、ａ03は、図４に示したタイルマッ
プを利用しないデータ貯蔵方式のメモリ２１０ａ、また
はタイルマップを利用したデータ貯蔵方式のメモリ２１
０ｂのいずれにおいても全て連続されたアドレスに格納
される。しかし、その次のブロック４２０にあるデータ
ａ04が、タイルマップを利用しないデータ貯蔵方式のメ
モリ２１０ａに格納する場合にはデータａ03のすぐ後に
格納される。また、タイルマップを利用したデータ貯蔵
方式のメモリ２１０ｂに格納する場合にはブロック４１
０のデータａ33の次（図示せず）に格納される。逆に、
ブロック４１０のデータａ10は、タイルマップを利用し
ないデータ貯蔵方式のメモリ２１０ａに格納される場
合、一番目の列データ（ａ00、ａ01、ａ02、．．．
ａ09）が全て格納された後に格納される。また、タイル
マップを利用したデータ貯蔵方式のメモリ２１０ｂに格
納される場合、データａ10はデータａ03のすぐ後に格納
される。即ち、タイルマップを利用したデータ貯蔵方式
のメモリ２１０ｂの場合は、テクスチャーイメージの各
ブロックの行データ（ａ、ｂ、ｃ．．．）が順に格納さ
れる。このように、本実施の形態によると、メモリコン
トローラ２３０による順次的なアクセスを多く実行する
スクリンリフレッシュ等の動作では、ローカルメモリ２
１０は通常のメモリとして動作させ、テクスチャーマッ
ピングを実行する際にはタイルマップの構造を有したメ
モリとして動作させることができる。
【００１７】以上のように、グラフィックコントローラ
がテクスチャーマッピングを実行する場合、ローカルメ
モリ２１０の構造はタイルマップ形態にデータが格納さ
れる。このようにローカルメモリ２１０からキャッシュ
メモリ２４０にデータがローディングされると、キャッ
シュメモリ２４０の各々のブロック６２には該当するテ
クスチャーイメージがローディングされるので高速のテ
クスチャーマッピングを実行することができる。
がテクスチャーマッピングを実行する場合、ローカルメ
モリ２１０の構造はタイルマップ形態にデータが格納さ
れる。このようにローカルメモリ２１０からキャッシュ
メモリ２４０にデータがローディングされると、キャッ
シュメモリ２４０の各々のブロック６２には該当するテ
クスチャーイメージがローディングされるので高速のテ
クスチャーマッピングを実行することができる。
【００１８】
【発明の効果】このように、本発明のグラフィックコン
トローラによれば、順にアクセスすることが多いスクリ
ンリフレッシュ等の動作ではローカルメモリが通常のメ
モリ構造として動作し、テクスチャーマッピング時には
タイルマップの構造を有したメモリとして動作すること
で、他の機能の性能を低下させることなく高速のテクス
チャーマッピングを実行することができる。
トローラによれば、順にアクセスすることが多いスクリ
ンリフレッシュ等の動作ではローカルメモリが通常のメ
モリ構造として動作し、テクスチャーマッピング時には
タイルマップの構造を有したメモリとして動作すること
で、他の機能の性能を低下させることなく高速のテクス
チャーマッピングを実行することができる。
【図１】本発明によるグラフィックコントローラを示す
ブロック図。
ブロック図。
【図２】図１に示したキャッシュメモリの内部構造を示
す図。
す図。
【図３】図２に示したテクスチャーアドレスを詳細に示
す図。
す図。
【図４】図１に示したローカルメモリがアドレスデータ
を格納する貯蔵方式を示す図。
を格納する貯蔵方式を示す図。
【図５】従来のグラフィックコントローラを示すブッロ
ク図。
ク図。
１００ ホスト １１０ メインメモリ １２０ ＣＰＵ ２００ グラフィックコントローラ ２１０ ローカルメモリ ２２０ メモリコントローラ ２３０ タイルマップアドレス変換部 ２４０ キャッシュメモリ ２５０ システムバス ３００ レンダリングエンジン
Claims (1)
- 【請求項１】 ホスト中央処理装置から発生されたグラ
フィックデータを受けて、グラフィックイメージをディ
スプレイさせるグラフィックコントローラにおいて、 前記ホストから供給されるグラフィックデータを格納す
るローカルメモリと、 前記ローカルメモリの物理的アドレスに対応して、グラ
フィックコントローラのスクリンリフレッシュ動作中に
は通常のメモリ構造として動作し、テクスチャーマッピ
ング中にはタイルマップ構造を有したメモリとして動作
するメモリコントローラと、 前記メモリコントローラの制御により前記グラフィック
データを格納するとともに、テクスチャーデータを格納
する複数のブロックと、このブロックのテクスチャーア
ドレスを示す複数のタグとを具備したキャッシュメモリ
と、 前記テクスチャーアドレスを前記ローカルメモリの物理
的アドレスに変換するタイルマップアドレス変換器とを
有したことを特徴とするグラフィックコントローラ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960054718A KR100204336B1 (ko) | 1996-11-16 | 1996-11-16 | 타일 맵을 이용한 텍스쳐 캐쉬 메모리 |
| KR1996P-54718 | 1996-11-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10162157A true JPH10162157A (ja) | 1998-06-19 |
Family
ID=19482171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9313849A Pending JPH10162157A (ja) | 1996-11-16 | 1997-11-14 | グラフィックコントローラ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH10162157A (ja) |
| KR (1) | KR100204336B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008083364A1 (en) * | 2006-12-28 | 2008-07-10 | Intel Corporation | Accessing memory using multi-tiling |
| KR100959126B1 (ko) | 2007-11-21 | 2010-05-25 | 한국원자력 통제기술원 | 타일맵을 이용한 물리적 방호 시스템의 유효성 평가방법 |
| US8866830B2 (en) | 2005-06-30 | 2014-10-21 | Intel Corporation | Memory controller interface for micro-tiled memory access |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100337138B1 (ko) * | 1999-01-18 | 2002-05-18 | 니시무로 타이죠 | 고속 화상 처리에 이용하는 캐시 메모리 장치 및 캐시메모리 장치를 탑재한 프로세서 |
| KR20030054606A (ko) * | 2001-12-26 | 2003-07-02 | 한국전자통신연구원 | 3차원 텍스춰 매핑을 위한 부호화/복호화 장치 및 방법 |
| KR100648293B1 (ko) | 2005-08-09 | 2006-11-23 | 삼성전자주식회사 | 그래픽 시스템 및 그것의 그래픽 처리 방법 |
| US8204338B2 (en) * | 2008-02-14 | 2012-06-19 | Microsoft Corporation | Factoring repeated content within and among images |
| KR101536732B1 (ko) | 2008-11-05 | 2015-07-23 | 삼성전자주식회사 | 텍스쳐 맵핑을 위한 텍스쳐 데이터 읽기 장치 및 방법 |
| KR101886372B1 (ko) | 2017-03-17 | 2018-08-09 | 경상대학교산학협력단 | 고순도의 할로이사이트 나노튜브입자 제조방법 |
-
1996
- 1996-11-16 KR KR1019960054718A patent/KR100204336B1/ko not_active IP Right Cessation
-
1997
- 1997-11-14 JP JP9313849A patent/JPH10162157A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8866830B2 (en) | 2005-06-30 | 2014-10-21 | Intel Corporation | Memory controller interface for micro-tiled memory access |
| WO2008083364A1 (en) * | 2006-12-28 | 2008-07-10 | Intel Corporation | Accessing memory using multi-tiling |
| JP2010515176A (ja) * | 2006-12-28 | 2010-05-06 | インテル・コーポレーション | マルチタイリングを用いたメモリアクセス |
| JP2012113732A (ja) * | 2006-12-28 | 2012-06-14 | Intel Corp | マルチタイリングを用いたメモリアクセス |
| US8878860B2 (en) | 2006-12-28 | 2014-11-04 | Intel Corporation | Accessing memory using multi-tiling |
| KR100959126B1 (ko) | 2007-11-21 | 2010-05-25 | 한국원자력 통제기술원 | 타일맵을 이용한 물리적 방호 시스템의 유효성 평가방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100204336B1 (ko) | 1999-06-15 |
| KR19980036199A (ko) | 1998-08-05 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070710 |
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