JPH087718B2 - コンピュータメモリシステム - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、コンピュータメモリ、殊に同メモリの内容
を読取り、書込み、リフレッシュするための方法に関す
る。殊に、本発明は高速のダイナミックランダムページ
アクセスメモリ（FPDRAM）の仮想アドレッシング法に関
する。

〔従来の技術〕

従来より、一時期、コンピュータのメモリ容量を大き
くする傾向が見られた。メモリ容量が大きいと周知の一
連の利点を提供することができるが、それと同時に大型
メモリ方式の場合には、幾つかの困難にも遭遇すること
になる。一般的について、メモリの大きさが大きくなる
につれて、その他の要素は同一のまゝであるのにそれと
同時にメモリにアクセスするために必要な時間が大きく
なる。

今日の多くのコンピュータシステムでは、メモリは階
層的な構造で提供されている。かかる構造では、大型メ
モリの小集合を含む小型で高速のメモリと組になって大
型の比較的低速のダイナミックランダムアクセスメモリ
（DRAH）を含む主メモリは、しばしば「キャシュ」と称
されるより小型のスタティックランダムアクセスメモリ
（SRAM）と組になって使用される。その他の階層は、比
較的高速のDRAM主メモリと組になって使用される比較的
低速のディスクメモリの形をした大型メモリを提供する
ことを伴う。一つのメモリ階層は、長期ディスクメモ
リ、主DRAMメモリ、およびSRAMキャシュメモリの３つの
レベルを全て含むことができよう。

多くのメモリシステムでは、仮想アドレッシング法が
使用されている。仮想アドレスは、ユーザがアクセス可
能なメモリロケーションの各々につき一義的な識別がて
きるようにするために十分なビットを含むアドレスであ
る。物理メモリは仮想アドレス空間間でアッピングされ
る物理アドレスを介してアクセスされる。

その仮想アドレスによって識別されるメモリの内容に
対するリクエストが行われると、その仮想アドレスが物
理メモリ内に現在常駐するメモリロケーションに対応す
るものであるかどうかが判断される必要がある。１アド
レスはそれぞれが同一のメモリロケーションに対応する
ものであれば、もう一つのアドレスに「対応する」。

普通の場合、１つもしくはそれ以上のテーブルを設け
て仮想アドレスを（対応関係が存在する場合）対応する
物理アドレスに変換するようになっている。かかるテー
ブルに対するルックアッププロシージャは比較的低速で
あることが多い。上記テーブルは普通の場合、しばしば
「ページ」と称されるメモリブロック群の翻訳のみしか
含んでいない。幸いなことに、ページテーブルに対する
参照は、局部性を帯びている。即ち、ページテーブル中
で提案しなければならないあらゆる可能な仮想ページの
うち、何れの短時間中にもこれらページ群のうちの少数
のものが繰返して参照される傾向が存在することが判っ
ている。この局部性のために「ページテーブルキャシ
ュ」（PTC）（あるいは「変換ルックアサイドバッフ
ァ」と称されることがある）を称される第２の小型で高
速のテーブルを提供することによって一定温度時間を節
約することができる。上記テーブルは大きなページテー
ブルから最近アクセスされたエントリーを格納するため
に使用される。かくしてPTCは続いてリクエストされる
エントリ群を含みそうなページテーブルの小集合体を含
んでいる。PTCは２つのアレイを含んでいる。一つはPTC
エントリ又はデータアレイであって、仮想アドレス対・
物理アドレスのマップである。他はPTCタグであって、P
TCエントリ内のデータが妥当であるかどうかを判断する
ために使用される。

ページテーブルの呈する局部性の他に、メモリ自体の
呈する一定の局部性も存在する。この局部現象によれ
ば、一定メモリロケーションに対する一定の参照後に、
比較的短期間中に付近のメモリロケーションに対するリ
クエストが行われがち（即ち、無作為であることから期
待されるよりも大きな確率を以て）である。上記の「付
近」と「比較的短期間」という意味を定義する確率分布
は、所与のメモリシステムと計算タスクについて経験的
に判断することができる。この局部性は従事より平均メ
モリアクセスタイムを小さくするために幾つかの方法で
活用されている。この活用法の一つは、高速のダイナミ
ックランダムアクセスメモリ（FPDRAM）を設けることで
ある。

FPDRAMは、それを普通のメモリアクセスと対照させる
ことによって最も良く理解することができよう。典型的
なDRAMでは、メモリロケーションは行と列によたアドレ
ス指定され、その際、各行はアドレスが連続するエレメ
ントを備えている。通常のアクセスでは１個の行アドレ
スが提案され、行アドレスストローブ（RAS）によりラ
ッチ内へストローブされる。後者は普通アサートされ
る。その後、列アドレスストローブ（CAS）が提供されD
RAMの読取り又は書込みを実行するように求められる。
それぞれの新たなアクセスはサイクル全体を通過しなけ
ればならない。この理由から、それぞれのアクセスは、
行アドレスを提示してストローブした後、列アドレスを
ストローブしなければならない。２個のアドレスは共に
比較的近接していても、どんなメモリ内のアクセスにつ
いても順次ストローブする必要があり、この種のアクセ
スはメモリの局部性を十分に活用するものとはいえな
い。

それと対照的に、FPDRAMは、メモリの局部性、即ち、
特定の行中の１メモリロケーションに対するアクセスの
後に短時間に同行内の１メモリロケーションに対するリ
クエストが行われる可能性が比較的高いような状況を活
用している。この場合、比較的長期間RASをアサート状
態にしたまま、その間に選択された行（１つの行アドレ
スラッチの内容によって決定される）に対する多重アク
セスを実行することができる。多重アクセスは一つの行
アドレスが連続的にアサートされる間に別のアドレスを
順次提示することによって行われる。先にアクセスされ
た一行（即ち、行アドレスラッチの一つの内容によって
アドレス指定される行）内でメモリアクセスする毎に、
CASを１回アサーションすることしか必要でない。即
ち、アクセス毎にRASを順次アサートし、その後CASをア
サートする必要はない。かくして同一行内の１ロケーシ
ョンに対してその後メモリリクエストが行われる場合、
新たな列アドレスを提供し列アドレスストローブ（CA
S）をアサートする手順が比較的高速であるために、こ
の後行アドレスを利用して読取り又は書込みを行うこと
ができる。別の列内のメモリロケーションに対するリク
エストが行われる場合（このリクエストに対して他に使
用できるFPDRAM行アドレスラッチが存在しないと仮定す
る。）、その後正規のアクセス手続が行われる。即ち、
行アドレスの後に列アドレスを順次ロードしストローブ
することが行われる。かくして、続いて行われるメモリ
アクセスが同一メモリ行内のロケーションに対するもの
である限りで、低速の正規メモリアクセスよりも比較的
高速のFPDRAMメモリアクセスが使用される。

FPDRAMのスピードを活用するためには、そのリクエス
トが行アドレスラッチの一つ内の行アドレスに対応する
行の一つに位置するメモリ素子に対してのものであるか
どうかを何れのメモリリクエストについても判断する必
要がある。出願人にとって周知の従来システムでは、最
近アクセスされた行に対する物理的アドレスの表示がス
トアされている。物理アドレスリクエストが行われた場
合、リクエストされたアドレスが最近アドレッシングさ
れた、即ち、それに対してRASが依然アサートされてい
る行中にあるかどうかを判断するための比較が行われて
いた。仮想アドレスリクエストが行われた場合、その仮
想アドレスは、まづ物理アドレスに変換された後、スト
アされた物理アドレスとの比較が行われている。

FPDRAMにより提供される比較的高速のアクセスの場合
でさえ、メモリアクセスは、多くのシステムでは、殊に
大型メモリを有するシステムでは依然利的要因となって
いる。かかる大型メモリシステムは普通、キャシュ充填
処理速度と書込み帯域幅によって制約されている。

本発明は、従来システム、殊に128メガバイトの如き
非常に大きなメモリ、或いはそれ以上のメモリを有する
構成と比較して高速のメモリアクセスを可能にするコン
ピュータメモリ、ならびにメモリアクセス方法を包含す
るものである。本発明はRAM素子の外集合体に対するア
クセスタイムが他の素子に対するものよりも高速である
ような任意のタイプのランダムアクセスメモリ（RAM）
に関連して使用することができる。FPDRAMはこのタイプ
のメモリの一例である。何故ならば、現在選択されてい
る行中における素子に対するアクセスは他の素子に対す
るアクセスよりも高速であるからである。

本発明の一例では、一つもしくはそれ以上のFPDRAMが
主メモリを構成し、そこからリクエストされたページが
キャシュ内へロードされる。以下により詳細に説明する
ように、ページはPTCによりマッピングされたアドレス
がリクエストされたメモリロケーションであることが判
断された後になって初めてPTCタグ内のアドレスを参照
することによって特定のFPDRAMからリクエストされる。

FPDRAMの行アドレスラッチは、それぞれ２個のレジス
タと関連する、一つの“指示”レジスタ（“CAMPhyAdr"
と称する）は物理行アドレス（およびパリティビットの
ような追加ビット）を含む。他の“仮想／物理”レジス
タ（“CAMTag"と称する）は、何れのタイプのアドレス
が最初にリクエストされるかに応じて物理行アドレス又
は仮想アドレスの何れか一方を含む。かくして、一つの
仮想アドレスが（PTCタグアレイ内におけるその存在の
確認後と）リクエストされた時、それは仮想／物理（CA
MTag）レジスタと比較することができ、まづ物理アドレ
スを得るために変換する必要はない。かくして上記シス
テムは、アドレスリクエストの最も一般的な方式である
仮想アドレスリクエストの場合に高速のメモリアクセス
を可能にするものである。同システムはまた、仮想アド
レスリクエストの場合と同一の方法を使用してメモリア
クセスを物理アドレスリクエストによって行うことがで
きる。

上記方法は特に大部分の状況におけるメモリリクエス
トが仮想／物理的“局部性”を呈する、即ち、同一行か
らの繰返しリクエストが仮想的であれ物理的であれ同一
のタイプのものとなる傾向があることが判っているため
に特に十分な機能性を備えている。仮想／物理間を変換
して各場合において選択中のアドレスが行アドレスラッ
チの内容によりアドレス指定される行中にあるかどうか
を判断する必要が回避できることは重要を時間の節約を
表わすものである。各メモリアクセスにつき仮想／物理
間の変換が必要でないために、かかる変換は低速のより
安価な部品、例えば低速のページテーブル化キャシュに
よって行うと共に依然として高速のメモリ読取りと書込
みを行うことが可能になる。

リクエストされた行に匹敵するものが何ら見出せない
場合にはより低速の正規アクセスモードで必要な行がア
クセスされる。新たな行中におけるメモリ素子がアクセ
スされる場合には、そのメモリリクエストが仮想アドレ
スであったのかそれとも物理アドレスであったのかを判
断する必要がある。この理由から、そのアドレスが仮想
アドレスであるか物理アドレスであるかを示す１ビット
が仮想もしくは物理アドレスと共にCAMTagレジスタ内に
ストアされる。

本発明のもう一つの面は１アドレスの幅を収納する方
法に関する。メモリブロック内で一意的にエレメントを
アドレス指定するために必要な幅はブロックの大きさに
依存する。本発明では使用されるDRAMは別のアドレス10
ビット、行アドレス10ビットを要することが望ましい。
本システムの仮想アドレスはページアドレスビットとワ
ードアドレスビットを含む。ワードアドレスビットは仮
想アドレスと物理アドレスをも同一であるため、ワード
アドレスビットは変換されない。１つの仮想アドレスに
おけるワードアドレスビットの数は１ページ内のワード
数によって決定される。ページの大きさは2Kベイトもし
くは1K16ビットワードであることが望ましい。この大き
さのページは10ビットを用いてアドレッシングできるた
め、仮想アドレスは10ワードアドレスビットを含む。こ
のことは仮想アドレス内の10ビットは物理アドレスの対
応するビット数を同一であることを意味する。

メモリを構成するDRAMは４ウェイインターリーブ方式
で編成される。即ち、メモリ内の４つの隣接するワード
が同一DRAM内の４個のセルでなくて４つの異なるDRAMか
ら到来する。このスキームでは、リード操作中に、10ビ
ットワードアドレスの最下位２ビットが４つのインター
リーブワード間で選択するために使用される。かくし
て、ワードアドレスの最下位２ビットはリード操作では
使用されず、（DRAMアドレッシングのために）廃棄され
る。かくして、８個のワードアドレスビット（何ら変換
を要しない）は列アドレスビットとして使用される。DR
AMは列アドレス10ビットを要するために、列アドレス２
ビットが変換を要する物理アドレス部分から来なければ
ならない。然しながら、1Kワードの同一ページに繰返し
アクセスする毎に変換する必要をなくすることが望まし
い。このことは必要とされる列アドレスの余分の２ビッ
トを行う列アドレスの10ビットと共にCAMPhyAdrレジス
タ内にストアし（又、パリティビット又はその他のエラ
ー検出ビット、バンクセレクトビット、および／又はボ
ードセレクトビットを含めて）実行される。ワードアド
レスの８ビットのみが10ビットの列アドレスに寄与する
から、アドレス：座間の２個の列アドレスビットはミス
どうしの間で変化しない。

２個の列アドレスビットをストアさせる方法もまたラ
イト操作でDRAMにアドレッシングするために使用され
る。然しながら、単一のライト操作では１つもしくは２
つのワードのみが書込まれるようにすることが望まし
い。アドレッシングされないワードのオーバライトを防
止するために、１回のリード処理で廃棄されるような２
ビットを使用して４個の潜在的にアドレッシング可能な
ワードのうち何れの１もしくは２個のワードがアサート
される列アドレスを有することになるかを選択してその
ロケーションにおける書込みを実行する。

CAMヒットアクセス中に使用される列アドレスビット
をストアする方法は異なるタイプのメモリと共に使用す
る際に一般化できる方法である。例えば、指示（CAMPhy
Adr）レジスタ内に３つもしくはそれ以上のビットをス
トアすることによって全部で11又はそれ以上の列アドレ
スビットを提供することができる。11個の列および行ビ
ットを４メガビットDRAと関連して（１メモリ素子にア
クセスするために普通11個の列アドレスビットを11個の
行アドレスビットを要する）設けることが有益であろ
う。例えば８ウェイインターリーブの場合、インターリ
ーブされたDRAM間で選択するために余分の最下位ビット
を設けるためには２個以上の列アドレスビットをストア
することも有益である。

本発明は本発明を使用しない従来のシステムに比較し
てキャシュフィルタイムの減少と有効書込み帯域幅の拡
大とを実現するものである。

本発明は関連するCAMTagレジスタの内容とCAMPhyAdr
レジスタの内容とが保存されるために効率的なDRAMのリ
フレッシュサイクルを備える。RASはDRAMリフレッシュ
の間にアサーション解除（dcasserted）される。リフレ
ッシュに続いて、RASは再びCAMミス（即ちCAMTagの内容
とそれに対応するリクエストされたアドレスの部分の内
容が一致しない）に続くRASアサーションに類似する形
でアサーションされる。このようにして、リフレッシュ
サイクルに続くメモリ構成はリフレッシュサイクル以前
のそれと同一である。かくして、続くメモリアクセスは
リフレッシュサイクル前に実行された行アドレスに基づ
いてメモリの局部性を活用して実行することができる。

〔実施例〕

以下、本発明の実施例を特定のコンピュータシステム
の脈絡において解説する。但し、当業者には自明であろ
うが、本発明は多くのタイプのコンピュータシステムに
使用することができる。

解説するコンピュータシステムは、それぞれがそれと
関連するメモリシステムを側える16個までのプロセッサ
を含むマルチプロセッサシステムである。各プロセッサ
と関連するメモリシステムは２つの機能単位93a（第２
図）を備えることが望ましい。殊に、各機能単位はメモ
リ制御装置と共にそれぞれが32、殊に64メガバイドのメ
モリを備える一つもしくは２つの回路板上に形成さるこ
とが望ましい。本発明はかかるプロセッサの一つと関連
するメモリ単位に関する。コンピュータシステム内のメ
モリ単位はそれぞれ実質上同一の形で動作する。

第10A図は０−14ビットのセグメントアドレス２と、1
5−20ビットのページアドレス４と、21−30ビットのワ
ードアドレス５を含む仮想アドレスの構成を示す。第10
B図は、０−20ビット物理ページアドレス６が含まれ、2
1−30ビットのワードアドレス５が含まれる物理アドレ
スの構成を示す。

さて第10C図について述べると、DRAMをアクセスする
ために使用されるアドレスが30ビット幅のものとして描
かれている。アドレスは10ビットの列アドレスと、10ビ
ットの行アドレスを含む。列アドレスは17と18（16）ビ
ットと21−28（20）ビットのものが設けられる。１−５
ビット（22）は何れのメモリボードがアドレッシングさ
れるかを示す。ビット６（24）はどのメモリセクション
（“X"又は“Y"）がアドレッシングされるかを示す。ビ
ット19と20（26）はバンクセレクトビットである。ビッ
ト29と30（28）は類似インターリーブスキーム内で使用
される。

本発明の実施例の動作を詳説する前に、本発明の主な
コンセプトを第1A−1E図に関して単純化された例によっ
て説明する。第1A−1E図に示す単純化したメモリ単位は
８個の行1a−1hと８個の列2a−2hを備える64エレメント
のメモリを備える。メモリはフアストページタイプで行
セレクタ３は列セレクタ５による一連の継起する列アド
レス中に行アドレスラッチ４内のアドレスに従って所与
の行を選択するに任せることがてきるようになってい
る。メモリ10には２個のレジスタが関連している。即
ち、物理アドレスを保持するCAMPhyAdrレジスタ６と、
物理アドレス又は仮想アドレスの何れかである１アドレ
スを保持するCAMTag 7である。説明を簡単にするため
に、アドレスリクエスト８が丁度到着したものと仮定す
る。アドレスリクエスト８はメモリから読取ったり書込
んだりするために使用されるアドレスとすることができ
る。典型的な筋書きでは、かかるアドレスリクエストは
必要なアドレスがキャシュ内に存在しなかったために失
敗したキャシュ間の読取り書込みの試みをプロセッサが
行なった後に到着する。かかる「キャシュミス」の場
合、メモリは主メモリ10から読出されることによってキ
ャシュに転送されなければならない。

本例では先のメモリに対するアクセスはメモリを第１
図に示す構成に、即ち、８番目の行、行111を選択した
形に残すものと想定する。従って、行アドレスラッチ４
は行アドレスビット111を含み、CAMPhyAdr 6は同じ行ア
ドレス（111）を含む。更に、先とアドレスリクエスト
は仮想アドレスに対するものであったと想定する。従っ
て、第1A図に示すようなCAMTag 7は先のアドレスリクエ
ストから持ち来たされた行アドレスを含み、従って物理
アドレス111に対応する仮想アドレスとなる。ページテ
ーブル９から判るように、物理アドレス111に対応する
仮想アドレスは101である。

第1A図から判るように、新たなアドレスリクエストは
001110の形をとっている。新たなリクエストを処理する
ために、まづアドレスリクエスト８内の行ビットとCAMT
ag 7の内容との間の比較が行われる。この場合、アドレ
スリクエスト８内の行ビットは001で、他方、CAMTag 7
の内容は101である。（先のメモリリクエストから繰返
される）従って、コンパレータ11はCAMミスが存在する
ことを示す。このことは新たに到着したアドレスリクエ
スト８が現在アサートされている行とは異なる（即ち行
111とは異なる）行に対するものであることを意味す
る。

コンパレータ11がミスを表示すると、レジスタ６、７
は第1B図に示すように更新される。CAMTag 7はアドレス
リクエストからの行アドレス（即ち001）をロードされ
る。新たなアドレスリクエストが物理アドレスである場
合には、物理アドレスの行ビットは直接CAMPhyAdr 6に
伝送できる。かかる場合には、CAMTagとCAMPhyAdrはリ
クエストされた行と同一の表示を含むことになろう。本
文中に使用するビットストリングは、少なくとも一部が
メモリロケーションに対応するアドレスを含むか同アド
レスに変換できる場合のアドレス又はメモリロケーショ
ンを「指示する」。

本例では、然しながら、アドレスリクエスト８は仮想
アドレスであって変換を要するものと想定する。ページ
テーブル９は何れの物理アドレスが001の仮想アドレス
に相当するかを判断するために使用される。ページテー
ブル９は対応する物理アドレスが010であることを示
す。第1B図に示すように、この新たな物理アドレスはCA
MPhyAdr 6内にロードされる。第1B図から判る通り、CAM
Tag 7は今や新たなリクエストに対する仮想行アドレス
を含み、一方、CAMPhyAdr 6は対応する物理行アドレス
を含む。CAMPhyAdr 6からの物理行アドレスは行アドレ
スラッチ４へ送られ、行セレクタに物理行アドレスによ
りアドレス指定される行、即ち行010を選択させる。

第1C図に示すように、アドレスリクエスト８がCAMTag
7とCAMPhyAdr 6の新しい内容を用いて今や再び試みさ
れる。この時、アドレスリクエスト８の行ビットがCAMT
ag 7の内容と比較されると、コンパレータ11はビットを
示す。列セレクタ５はアドレスリクエスト８からの列ビ
ットに従って１列を選択する。

第1D図は次に続くアドレスリクエストを示す。この例
では、001000である。アドレスリクエスト８からの行ビ
ットはCAMTag 7の内容とマッチする。従って、新たなリ
クエスト８の仮想行アドレスは第1C図に示す先のリクエ
ストからの仮想行をアドレスと同一である。その結果、
行セレクタ３は依然第３行、010を選択する構成を有す
る。コンパレータ11により指示されるビットが存在が存
在するために、アドレスリクエスト８からの列ビット
（即ち、000）が列000を選択するために列セレクタ５に
よって使用される。

第1E−1G図は、全てのビットが列セレクタ５を制御す
るために直接使用できるとは限らない場合に使用できる
本発明の実施例の簡単なバージョンを示す。第1E−1G図
に示す実施例では、第３の列ビットが物理行ビットと共
にCAMPhyAdr内にストアされると同時に仮想又は物理行
ビットと共にCAMTag 7内にストアされる。かくして第1E
−1G図に示す実施例では第３の列ビットはあたかも追加
的な行ビットであるかの如く多くの点で処理されること
が判る。それは物理行ビットと共にCAMPhyAdr内にスト
アされ、先にストアされた第３の列ビット（先にメモリ
アクセスから持越された）は進入するアドレスリクエス
ト８内の新たな第３の列のビットと比較される。第３列
ビットをストアしそれをアドレスリクエスト８からの第
１の２列ビットと組合せることによって、以下の如く、
アドレスリクエスト８内の第３の列ビットが、以下に述
べるインターリーブ制御の如きその他の目的に解放され
る。更に、アドレスリクエストの列部からの第１の２ビ
ットだけが列セレクタ５を選択する上で直接使用される
から、描かれたスキームは、アドレスリクエストが25ま
たは32のアドレッシング可能なメモリ素子のページサイ
ズと相俟って、直接使用可能なアドレス情報の５ビット
のみを（即ち行ビット１−３と列ビット１−２）を含む
場合に使用することができる。

第1E図は第1D図に示したものと同一のアドレスリクエ
ストと処理を示す。しかしその場合、第３の列ビットが
列ビットと同様に処理される実施例を使用している。第
1E図に示すように、CAMTag 7は先のアドレスリクエスト
（即ち、第1C図に示すアドレスリクエスト）から持越し
た仮想又は物理列ビットを含むと共に、先のアドレスリ
クエスト（第1C図に示す）から持越された第３の列ビッ
ト（０）を含む。CAMTag 7内にストアされたビットはア
ドレスリクエスト８内の行ビットと第３の列ビットと比
較される。この場合、進入するアドレス８の行ビットと
第３の列ビットは共に先のリクエストから持越された行
ビットと第３の列ビットとマッチするからコンパレータ
11はヒットを指示する。ヒットが存在したから、列セレ
クタ５がアドレスリクエスト８からの最初の２列ビット
とCAMPhyAdr 6内にストアされた第３の列ビットの組合
せにより指示される列を選択するために使用されるコン
パレータ１がヒットを示したという事実によってCAMPhy
Adr 6内にストアされた第３列ビット（先のアドレクリ
クエストから持越された）が進入するアドレスリクエス
ト８内の第３列ビットと同一であることが保証される。

第1F図は次の継起リクエストを示す。本例では001001
である。この場合、アドレスリクエスト８からの列ビッ
トはCAMTag 7内の行ビットの内容とマッチする。然しな
がら、アドレスリクエスト８（即ち、１）内の第３列ビ
ットはCAMTag 7内の第３列ビットエントリーとは異な
る。従って、コンパレータ11はミスを記録する。ミスの
ためにCAMPhyAdr 6とCAMTag 7のレジスタは第1F図に示
すように更新される。第1G図は、進入するアドレスリク
エストからの第３列ビットがCAMTag 7とCAMPhyAdr 6の
双方にストアされる点を除いては第1B図に示す更新と同
一である。

更新後、第1H図に示すようにアドレスリクエストが再
び試みられる。この場合、CAMTagが更新されているた
め、CAMTagの内容は行ビットと新たなアドレスリクエス
ト８からの第３の列ビットとマッチする。従って、コン
パレータ11はヒットを記録する。コンパレータ11がヒッ
トを記録するため、列セレクタ５は、CAMPhyAdr 6内に
ストアされた第３の列アドレスビットと相俟って、進入
するアドレスリクエスト８からの最初の２列ビットに対
応する列を選択する。

その後、次のメモリに対するアクセスが上記と同一の
方法を用いて行われることになろう。新たなアドレスリ
クエストが同一行内の１アドレスに対して行われ、第1E
図と第1H図に示すように先のアドレスリクエストのそれ
と同一の第３列ビットを有する場合、コンパレータ11は
ヒットを表示し、列セレクタ５のみを用いて必要とされ
るメモリ素子にアクセスしなければならない。第1A図に
示すようにアクセスリクエストが先にアドレスされた列
と異なる列間のアドレスに対するものであるか、第1F図
に示すように先にアクセスされた列と異なる第３の列ビ
ットを有する列に対するものである場合、CAMTag 7とCA
MPhyAdr 6のレジスタは第1G図に示すように更新された
後、アクセスが再試される。

メモリアクセスに伴う種類又はレベルの“ミス”が少
なくとも２つある。上記した如く、プロセッサがキャシ
ュ内のメモリにアクセスしようとして失敗すると、“キ
ャシュミス”が生じ、主メモリ10からのメモリブロック
（普通は数ワード）の提案が換案が必要になる。このよ
うに主メモリ10を読取ったり書込んだりする間にも“CA
Mミス”即ち、（第1A図に示すように）先にアクセスさ
れたものと異なる列又は、先にアクセスされた列（第1F
図に示す）と異なる第３の列ビットを有する列に対する
リクエストが生じ得る。

以上の簡単な説明を背景として、特に第２図について
実施例を解説する。第２図に示すように、メモリ機能単
位の一つのメモリ30は、東芝により提供されるTC511000
型の如き高速ページダイナミックランダムアクセスメモ
リである。メモリ30はＡ、Ｂ、Ｃ、Ｄのバンクで表わさ
れる４個のバンク32、34、36、38に編成される。各バン
グ32、34、36、38は、０、１、奇数、および偶数のブロ
ックに分割され擬似４ウエイインターリーブを行うよう
になっている。擬似４ウエイインターリーブによれば、
奇数と偶数のブロックは隣接ワード、殊にそのアドレス
の最下位アドレスビットが異なるワードを含んでいる。
０と１のブロックはアドレスの準最下位ビットが異なる
ワードを含んでいる。従って、何れの１ブロックにおい
ても、例えば、32では、４個の隣接するワードがそれぞ
れ、AOEV、Aood、AIEV、AIod内にストアされる。次の
（第５番目の）隣接ワードは、AOEV、等にストアされる
ことになろう。各バンクはＸ、Ｙと命名した２個の等寸
法のメモリセクションより構成される。かくして１バン
ク中の特定のワードは22アドレスビットを一義的に識別
できることを必要とする。これらは10行アドレスビッ
ト、10列アドレスビット、および２擬似インターリーブ
ビットとして編成される。各列アドレスラッチ42、44、
46、48は10アドレスビットを保持することが望ましい。
明確にするために第２図には行アドレスラッチ42、44、
46、48はメモリ30の外部にあるものとして描かれている
が、事実上は、これらはメモリ30の一体部分をして構成
するのが普通である。

書込みデータの４個の22ビットワードをストアするた
めに一組52の書込みデータレジスタ52a、52b、52c、52d
が設けられている。２個のアドレスレジスタ53a、53bは
それぞれ２つの列／行マルチプレクサ54、56からアドレ
スビットを受取る。メモリ32、34、36、38の各バンクは
それと関連して追加的な列／行マルチプレクサ58、60、
62、64を有している。これらマルチプレクサ58、60、6
2、64は下記の如き方法で２個のアドレスビットを提供
するが、それらはアドレスラッチ53a、53bにより提供さ
れる８個のアドレスビットと相俟って、コラムアドレッ
シングに必要される10個のアドレスビットを構成する。

書込みデータレジスタ52用の書込みデータは、エラー
補正コードジェネレータ70、72を経て処理された後、２
個のデータレジスタ66、68から提供される。エラー補正
コードジェネレータ70、72は、以下に示す如く、４つの
CAMPhyAdrレジスタ74、76、78、80の一つの連絡する。
データレジスタ66、68内の書込みデータは、データバス
84a、84b、84c、84d、および関連するマルチプレクサ86
a、86bを経て提供される。

第１の２個の列／行マルチプレクサ52、54の列入力に
提供されたアドレスビットはメモリリクエストアドレス
レジスタ（MenRqAdr）90から列アドレスを受取るインク
リメンタ88a、88bから到着する。MenRqAdrレジスタ90
は、マルチプレクサ91と関連する論理93から入力を受取
る。マルチプレクサ91は一つもしくはそれ以上のアドレ
スバス305、307、309に接続される。進入するアドレス
が仮想アドレスであるか物理アドレスであるかは、メモ
リ仕様コードと相俟ってどのバスからアドレスが到着す
るかによって決定される。メモリ仕様コードはどのメモ
リ処理が、例えば、リード、ライト、診断その他の処理
の何れが実行されるかを規定するコートである。この判
断は論理93によって行われる。アドレスが仮想アドレス
であるか物理アドレスであるかを示すビットはMenRqAdr
レジスタ90に送られる。

同様に、各メモリ32、34、36、38のバンクと関連する
のは２個のアドレスレジスタ、即ち、CAMPhyAdrレジス
タ74、76、78、80とCAMTagレジスタ94、96、98、100で
ある。第11B図にはCAMPhyAdrレジタ74、76、78、80の各
々に適用可能なビットマップを示す。CAMPhyAdr 74はX/
Yセレクトビット901、ボードセレクトビット912、６パ
リティビット914、列アドレス916の２ビット、および物
理列アドレス918を含む。物理列アドレス918は以下によ
り十分に説明するように、２つの源のうちの１つから得
られる。アドレスリクエストが物理アドレスを表わすと
き、物理行アドレスは直接CAMPhyAdr 74、76、78、80内
にストアすることができる。リクエストされたアドレス
が仮想アドレスを表わす場合、仮想行アドレスはまづPT
Cエントリ92を用いて変換される。

ページテーブルキャシュ（PTC）はハッシュロジック9
5を用いアクセスすることが望ましい。上記した如く、P
CTはエントリー部分92とタグ部分95、97（第12図）を含
む。２つの別々のPTCタグアレイが存在することが望ま
しい。データキャシュ95に対しては１つのタグアレイを
用い、命令キャシュ97に対して他のタグアレイを使用す
る。同時に第12図に示すように、PCTはメモリ機能単位9
3a、93b、93b、93nのそれぞれにつき一つのPCTエントリ
アレイ92が存在する一方、PCTタグ95、97はメモリボー
ド又は機能単位93a、93b、93n上に配置される意味で分
布させることが望ましい。このことによってそれぞれの
機能単位上にPCTタグ95、97を備える必要は回避され
る。PCTエントリとタグ対しては少なくとも３つの可能
な構成がある。エントリとタグの双方ともメモリに位置
決めすることができよう。然しながら、かかる構成は通
常の（CAMヒット）場合アクセスは低速になろう。第２
に、エントリとタグは共にリクエスト源に位置決めする
ことができよう。然しながら、かかる構成反応他のオプ
ションよりも多くのメモリを要し、それぞれの主メモリ
アクセスにおいて変換が必要になろう。OCTタグ95、97
はリクエスト源にあり、それぞれのメモリ機能単位につ
いては一つのPTCエントリアレイ92が存在することが望
ましい。（第12図）この構成は通常の場合（CAMヒッ
ト）高速のアクセスに対するものでメモリの効率的な使
用を考慮し、各メモリアクセス毎に変換することを回避
するためである。

同様に、それぞれのメモリバンク32、34、36、38とは
CAMTagレジスタ94、96、98、100が関連する。第11A図に
示す如く、CAMTagbレジスタ94は一つの仮想／物理ビッ
ト919、２個のパリティビット920、および仮想又は物理
ビット919、２個のパリティビット920、および仮想的又
は物理的アドレスビット１−20（922）を含む。それぞ
れのCAMTagレジスタ94、96、98、100とはコンパレータ1
02、104、106、108がそれぞれ関連している。

メモリ単位の動作を制御する論理が受信状態マシーン
112、MEMOP状態マシーン114、およびリフレッシュ状態
マシーン115内に設けてある。受信状態マシーン112はデ
ータのリクエストの逆分布を制御する。リフレッシュ状
態マシーン115はメモリリフレッシュを共に列アドレス
ストローブ（CAS）と行アドレスストローブ（RAS）を制
御する。MemOP状態マシーン114は、調停し、メモリサイ
クルを開始し、以下に詳説するようにリフレッシュとメ
モリアクセスに対するリフレッシュ状態マシーンを共働
する。

メモリ単位の出力部分は出力レジスタ、エラー補正素
子、およびバスゲートを含む。出力レジスタ116は擬似
４ウエイインターリーブ読出しの２サイクルに対応する
８個のメモリワードを維持する。読取られたメモリデー
タはマルチプレクサ118、118bを介してエラー補正回路1
20a、120bに送られた後出力レジスタ122a、122bへ送ら
れる。出力レジスタ122a、122bは制御ゲート126a、126b
を介してデータバスへ接続される。

本発明の作用の解説は４つのメモリシステム処理に関
する説明を含む。即ち、CAMヒットが存在する場合の読
取り処理と、CAMヒットが存在する場合の書込み処理
と、CAMミスが存在する場合の読取り又は書込み処理、
およびリフレッシュ処理である。

アドレスリクエストがメモリ機能単位により処理され
る前に、まづアドレスが、メモリ機能単位から提案され
るアドレスが所量のアドレスであるという意味が妥当で
あるということが判断される。妥当性の検証はPCTタグ
内の存在の検証を伴う。

リクエストされたばかりのページがPTC内に存在する
かどうかを判断するためにPTCタグ95、97（第12図）が
打診される。もしページがPTC内に存在しなければ、“P
TCミス”と称されてオペレーティングシステムマイクロ
コードがページテーブルキャシュ92、95、97のリマッピ
ングを行い、アドレスアクセスが再スタートされる。PT
Cミスの場合、大きなページテーブル（図示せず）からP
TCタグ95、97とPTCエントリ92を更新する必要がある。P
TCタグ95、97は直接ページテーブルから更新される。PT
Cエントリ92を更新するために物理アドレスはデータバ
ス84を経て到着し、仮想アドレスはMenAdrバス305、30
7、309（第２図）の一つを経て到着する。物理アドレス
はRqDataバス82を介してゲート162を経てPhyAdバス142
へ伝送され、その後、PTCエントリテーブル92へ伝送さ
れる。仮想アドレスはアドレスバス130へ伝送され、ゲ
ート144を経てPhyAdバス142へ、その後PTCエントリテー
ブル92へ伝送される。新たなエントリは２回書込まれ
る。一度目は下半分92aで、一度目はPTCエントリテーブ
ルの上半分92bで、次に、全てCAMTag94、96、98、100は
無効化され、PTC更新を惹起したメモリリクエストが再
試される。

上記の如く、FPDRAMでは、もし（先のリクエストがそ
の行中のエレメントに向けられた結果として）RASが既
にアサート状態に保持されている行内にリクエストされ
たメモリエレメントが存在するならば、メモリアクセス
は比較的高速である。４個のラッチ42、44、46、48の何
れか一つがリクエストされたメモリエレメントを含む行
に対する行アクセスを含んでいる場合、CAMビットが存
在するように４個の行アドレスラッチ42、44、46、48が
存在することが望ましい。４個の行ラッチ42、44、46、
48の何れもがリクエストされたメモリエレメントの行ア
ドレスを含んでいないならば、CAMラッチミスが存在
し、行アドレスラッチ42、44、46、48の一つは以下に詳
しく述べるように新たな行アドレスをロードされなけれ
ばならない。

リクエストされたデータエレメントについてCAMビッ
トが存在するメモリ処理は正規の処理状態にある、即ち
４個の行アドレスラッチ42、44、46、48の各々がかかる
行の１エレメントに対する先のリクエストの結果として
行アドレスを含む程十分に長く動作している装置につい
て説明しよう。新たに開始もしくはパワーアップしたメ
モリボードがこの状態に達する方法は以下に詳説するCA
Mミスによる読取り又は書込みを終了した後、当業者に
容易に理解されよう。

さて第２図と第３図に入れ述べると、第２図に示すメ
モリシステムが上記の正規動作状態にある場合、メモリ
読取り処理は、アドレスバス305、307、309のうちの一
つに到着する（310）メモリリードリクエストによって
開始される。一つ以上のメモリリクエストが存在する場
合、受信状態マシーン112の調停論理はこれらリクエス
ト312を調停して、所定の優先順位システムに従って
（またメモリシステムが次のメモリリクエストを受信す
ることのできる状態にある後に）マルチプレクサ91をセ
ットしてリクエストされたメモリアドレスの一をMemRqA
drレジスタ90へセットする。同様に、この期間中、デー
タバス84A、84B、84C、84D上にあるデータはマルチプレ
クサ86a、86bを経てデータレジスタMemRqDataOd 68とMe
mRqData 66へ送られる。現在考案中のリクエストはリー
ド要求であるため、これらのデータバスの上のデータは
擬似的なものである。即ち、それはその時にデータバス
上に存在するデータは何であれ表示する。かくして、こ
のデータはリードリクエストに無関係で、使用されない
であろう。同様にこの期間中、論理回路93を使用してマ
ルチプレクサ91内を通されたメモリリクエストが物理ア
ドレスであるか仮想アドレスであるかが判断される。こ
の判断は何れのアドレスバスからアドレスリクエストが
発生したか、またある場合にはそのメモリリクエストと
関連するメモリ仕様コード部分に基づいて行うことがで
きる。論理93は、アドレスが仮想アドレスであるか物理
アドレスであるたを計算した後、１ビットをMemRqAdrレ
ジスタ90内にセットしてアドレスが仮想アドレス又は物
理アドレス314であるかどうかが示される。

次段階の処理では、５つの手続がほぼ同時に開始され
る。即ち、列アドレス315のロードと、比較316、ビット
317の維持、変換318とボードとXYセレクト320の開始で
ある。

10個の列アドレスのうちの８つを構成するMemRqAdrレ
ジスタ90からのビットはビット位置21−28内に常駐す
る。列アドレス315のロード中、これらのビットはアド
レスバス130を経てインクリメンタバス132へ送られ、イ
ンクリメンタ88aと88bに到達する。

３つの最下位ワードアドレスビット（キャシュフイル
の場合）は常にゼロであろう。これはキャシュラインが
８ワード（28）で同ライン内の最初のワードが最後の３
ビットが000であるようなアドレスを有しているためで
ある。読取り処理の最初の半分では、インクリメンタ88
aを経て到達するアドレスは増分されず（即ちゼロだけ
増分される）ビット21−28（20、第10C図）は列／行マ
ルチプレクサ54を通過する。同マルチプレクサ54は現在
の状態では“列”についてセットされており、アドレス
ラッチ53aを経てアドレス・レジスタバス134aに至った
ところである。第２のインクリメンタ88bを通過する列
アドレスは１だけ増分され、ビット21−28（20、第10C
図）は、同様に“列”セットされた第２の列／行マルチ
プレクサ56を経て、アドレスラッチ53bを通り、第２の
アドレスレジスタバス134bへ至る。アドレスラッチ53
a、53bを経て到達するアドレスはかくして列アドレスビ
ットの若干のみを、即ちビット21−28のみを含む。更
に、アドレスラッチ53a、53bは各メモリアクセスリクエ
ストに対する内容を変化させることを注意することが重
要である。

列アドレス全体に必要とされる10個の列アドレスビッ
トを完成するために“列”にセットされた列／行マルチ
プレクサ58、60、62、64、を経てメモリバス32、34、3
6、38の各々に対して２個の余分の列アドレスビットが
供給される。然しながら、アドレスレジスタ53a、53bを
通過する列アドレスと異なって、物理アドレスのビット
17と18に対応するこれら２個の列アドレスビットはMemR
qAdrレジスタからは直接供給されない。むんろ、これら
のビットは４個の物理アドレスレジスタ、即ちCAMPhyAd
r A、Ｂ、Ｃ、およびＤ、74、76、78、80から供給され
る。これら２個の列アドレスビットはCAMミス表示が存
在しない限り不変又は一定であるからこれらのレジスタ
からそれらを供給することができる。以下に詳説するよ
うに、これら２個の列ビットはCAMミスが存在する場合
にのみ変化する。かくしてCAMPhyAdrレジスタ74、76、7
8、80により供給される２個の列アドレスビット17と18
とは行アドレスビットと同様の方法で行動する。従っ
て、第３図に示すプロセスは、CAMPhyAdrレジスタから
各々の対応する行／列のマルチプレクサ58、60、62、64
に対してこれら２個のビット317を維持することを含
む。

４個の行／列マルチプレクサ58、60、62、64の各々は
（８個のビットの合計について）２個のビットを提供す
るけれども、これらマルチプレクサのうちの一つだけ
（即ち２ビットのみ）が何れの１メモリアクセス中にも
使用されることになろう。これに、メモリの４バンク3
2、34、36、38のただ一つについて列アドレスストロー
クがアサートされるためである。

同時期に、４個の比較316が行われる。行なわれる比
較は、MEMRqAdrレジタ90からのビットとCAMTagレジスタ
94、96、98、100の各々の内容の間の比較である。CAMTa
gレジスタと比較されるべきビットは行アドレス、ボー
ドセレクトビット、XYセレクトビット、バンクセレクト
ビットと共に仮想／物理論理93によりセットされた仮想
／物理ビットを含む。CAMTagレジスタ94、96、98、100
の各々に存在する20ビットは、同時に、仮想又は物理行
アドレスビット（先のメモリアクセスによる）、ギード
セレクトビット、バンクセレクトビット、X/Yセレクト
ビット、および仮想／物理ビットを含む。比較はCAMTag
レジスタ94、96、98、100を仮想／物理バス136から入力
を受取る４個のコンパレータ102、104、106、108により
行われる。仮想／物理バス136は、アドレスバス130と連
絡する。

各コンパレータ102、104、106、108は、その２つの入
力が同一であり、ヒット信号を発生し、このヒット信号
をMEOP状態マシーン114へ転送する。CAMTagレジスタ9
4、96、98、100と４個のメモリバンク32、34、36、38間
には直接のマッピングが存在することが望ましい。かか
る直接的マッピングの下では、CAMTagA 94は第１のバン
ク32内のメモリアドレスに対応するアドレスのみを含
み、CAMTagB 96は第２のバンク34のメモリ内容に対応す
るアドレスのみを含むという具合になろう。直接的マッ
ピングの面のために、正規処理では、せいぜい４個のコ
ンパレータ102、104、106、108のうちの一つがヒットを
表示することになろう。

この点でMEMOPマシーン114はヒットが存在したかどう
か、また４個のバンクＡ、Ｂ、Ｃ、Ｄ（32、34、36、3
8）のうち何れがそのヒットを含んでいるかについての
表示を含んでいる。メモリ320のＸ又はＹ部分の選択は
ビット６により制御される。同ビット６はCAMPhyAdrレ
ジスタ74、76、78、80により出力され、列アドレススト
ローブロジック152、154、156、158へ出力される。

同様にしてこの時、仮想−物理間の変換が開始され
る。（318）上記の如く、MemRqAdrレジスタ90内にある
アドレスは物理的又は仮想的アドレスの何れかとするこ
とができる。仮想−物理間の変換の結果は、（１）MemR
qAdr 90の内容が仮想アドレスであり、（２）４個のCAM
Tagレジスタ94、96、98、100の何れにもヒットがなかっ
た場合にのみ使用されよう。然しながら、仮想−物理間
の変換には一連のマシーンサイクルが要求するため、変
換が（第５図に示すように）必要であることが判った場
合、その結果が必要であると判断される前に変換プロセ
スが開始されているように変換はこの時に開始される。
変換が不要であるような場合には、変換の結果は無視さ
れることになろう。

続く処理部分はCAMヒット322が存在したかどうかによ
る。その判断は、上記の如く、この時点でMEMOP状態マ
シーン114により行われた判断である。第３図に示す筋
書きでは、CAMTag 94、96、98、100の一つはMemRqAdr 9
0からのビット１−20に対するヒットを示す。以下の議
論を容易にするために、上記ヒットは第２のコンパレー
タ104により表示されるものと想定する、当業者には明
らかであるように、以下の所論は他の位置のコンパレー
タ102、106、108によるヒット表示にも適用されよう。

第２のコンパレータ104にヒットが存在したために、
第２の行アドレスラッチ44はリクエストされるメモリエ
レメントを含む行を含んでいる。この事実が表示される
のは、対応する（第２の）CAMTag 96が第２の行アドレ
スラッチ44内にストアされた行に対する行アドレスを含
んでいるためである。第２のCAMTag 96内の行アドレス
は物理行アドレス又は仮想行アドレスの何れかとするこ
とができる。然しながら、第２のCAMTag 96内の行アド
レスが仮想アドレスであるか物理アドレスであるかに関
わりなく、CAMTag96とMemRqAdrのビット１−20間に同一
性が保存する場合、リクエスト中のアドレスは対応する
行アドレスラッチ44の内容によってアドレス指示される
行内に存在しなければならない。かくして、仮想−物理
間の変換を待たずにCAMビットを得ることができる。こ
のスキームの有効値は「仮想性」の上記した局部性、即
ち、いったん仮想又は物理アドレスリクエストが行われ
ると同一の行中のメモリエレメントに対する後のリクエ
ストは同一タイプのもの（即ち、仮想的及び物理的のも
の）となる可能性が大きいという事実によって促進され
る。

上記の如く、１列アドレスの部分は最初の２つの列／
行マルチプレクサ54、56を通過し、その他の部分は残る
列／行マルチプレクサ58、60、62、64を通過する。これ
らのアドレスが確定した後、第２の行アドレスラッチ44
によりアドレスラッチ指定される行からリクエストされ
た列を選択するために、列アドレスストローブが第２の
メモリバンクにアサートされなければならない。

上記の如く、MEOP状態マシーン114は第２のバンチ
Ｂ、34がヒット表示に対応するメモリエレメントを含む
という表示を含んでいる。それ故、MEMOP状態マシーン
は列アドレスストローブ（CAS）324を第２のメモリバン
ク34にアサートする。

第２図に示す実施例では、リード中のリードデータの
転送は２段階で行われる。即ち、リクエストされたデー
タの半分は出力レジスタ116へ転送される。アドレスは
適当に増分され、第２の半分は転送される。再び第３図
について述べると、列アドレスストローブ24のアサーシ
ョン後、データの半分はMemRdレジスタ116へ転送される
（326）。次にMEMOP状態マシーン114は同時に列アドレ
スストローブのアサーションを解除して、インクリメン
タ88A、88Bと係合する。（330）第１のインクリメンタ8
8Aに係合するとそのインクリメンタはそれを通過するア
ドレスを４だけ増分する。この増分はアドレスの１ビッ
トを０から１へセットすることに等しい。同様にして、
第２のインクリメンタ88Bもまた、そのインクリメンタ
を通過するアドレスを４だけ増分する。増分されたアド
レスハ列／行マルチプレクサ54、56（両方とも“列”に
セットされる）を経てアドレスラッチ53a、53bへ通され
る。

この時点で、同時に、MEOP状態マシン114はエラー補
正ロジック120A、120Bを始動してリードデータ334の最
初の半分のエラーを補正し、CAS322を再びアサートす
る。CAS322が再びアサートされるため、増分330（とデ
ータレジスタ116内の適当なラッチのイソーブル化後）
後に、リードデータ336の第２の半分のMemRdレジスタ11
6に対する転送が実行される。次に、同時に、CASのアサ
ーションが解除され（340）、リードデータの第２の半
分のエラー補正が開始される。（342）最後に、エラー
補正回路からのリードデータがデータレジスタ122A、12
2Bへ搬送され（344）、その後、ボード出力イネーブル
ロジック150により制御されるゲード126A、126Bを経て
データ出力バス124A、124Bへ送られる。

さて第４図について述べると、CAMヒットが存在する
場合のメモリ書込みを含む第２の処理が描かれている。
この処理の初期段階はリード処理に関して上記したもの
と類似している。１つもしくはそれ以上のメモリリクエ
ストが到着し（410）、リクエストが調停される。（41
2）リクエストされたアドレスはMemRqAdrに送られ、ラ
イトデータがデータバス上に到着し、MemRqDataレジス
タ66、68へ送られる。この場合、ライトデータは（リー
ドリクエストの疑似データとは反対に）素データであ
る。同様にしてこの時、アドレスが仮想データであるか
物理データであるか、または仮想／物理ビットがMemRqA
dr内にセットされているかどうかが判断される。次に、
同時に、列アドレスビットがロードされ（415）、維持
され（417）、CAMTag416について比較が行われ、仮想−
物理間の変換が開始される。（418）これらのステップ
と同時に、ライトデータはデータレジスタ66、68からエ
ラー補正コートチェックビットジェネレータ70、72に送
られた後、ライトデータレジスタ52内のラッチに送られ
る。

第４図に示すプロセスでは、MEOP状態マシーン114がC
AMセット422が存在することを判断し、従って４個のメ
モリバンク32、34、36、38の何れにおいてCASをライト
イネーブルをアサートすべきかを判断する。（424）ラ
イトイネーブルがまづアサートされ、１サイクル遅れた
後に、列アドレスストローブがアサートされる。列アド
レスストローブとライトイネーブルのアサーションによ
ってライトデータ446はライトデータレジスタ52からメ
モリバンク32、34、36、38の一つに転送される。転送に
続いて、列アドレスストローブのアサーションが解除さ
れる。（448） 第３図と第４図に示す処理に関して、データの読取り
と書込みは列アドレスストローブのアサーションとアサ
ーションの解除によって実行されることが判るであろ
う。これらの処理の両方の間に、行アドレスストローブ
が連続的にアサートされる。第３図と第４図に示す処理
は列アドレスストローブだけをアサートしアサート解除
するから、比較的高速である。本発明によれば、この比
較的に高速の処理が十分活用される。何故ならば、アド
レスの仮想−物理間の変換を行う必要なしに周処理を実
行できるからである。かかる変換は全ての場合に開始さ
れるが、ひとたびCAMヒットが存在し、従って変換が必
要でないと判断されると、処理はかかる変換の完了を待
たずに進行する。この比較的高速のデータ転送により比
較的に高速のキャシュフイルと高い書込み帯域幅が可能
になる。

さて第５図について述べると、リード処理又はライト
処理の何れでもよいが、４個のCAMTag 94、96、98、100
の全てに関してCAMミスが存在するプロセスが描かれて
いる。

上記処理の最初の部分は第３図と第４図の処理の最初
の部分と類似している。一つもしくはそれ以上のメモリ
リクエストが到着し（510）、アドレスがMemRqAdrに送
られ、データバスからのデータがMemRqData 66、68に送
られる形で調停される。（512）アドレスが仮想データ
であるかそれとも物理データであるか、又、その仮想／
物理ビットがMemRqAdr 514内にセットされているかどう
かが判断される。同時に、列アドレスビットがロードさ
れ（515）、維持される。（517）それぞれのCAMTagにつ
いて比較が行われ、仮想−物理間の変換が開始される。
（518）この場合、MEOPB状態マシーン114はCAMミスを構
成するCAMTag 94、96、98、100の何れについてもヒット
が存在しなかったことを判断する。

その後のプロセスはMemRqAdr 90内に存在するアドレ
スが仮想アドレスであるか物理アドレスであるかによ
る。この判断は仮想／物理ロジック93により計算された
仮想／物理ビットを使用してMEMOP状態マシーンにより
行われる。（550）もし、MemRqAdr 90内のアドレスが物
理アドレスであると判断されれば、行アドレスビット
（ビット７−16）は、X/Yセレクトビットであるビット
６と共にゲート144を経て直接PhyAdバス142へ送られ
る。

もしMemRqAdr内のアドレスが仮想アドレスであると判
断されれば、仮想／物理間のアドレス変換を使用する必
要がある。上記の如く、仮想−物理間のアドレス変換は
先に開始された。（518）この変換は当業者には周知の
方法でハッシュロジック95を用いるハッシュスキームに
よって行われる。ハッシュアドレスはPTCエントテーブ
ル92の下半分92a内の提案索引として使用される。エン
トリテーブルの下半分92aと上半分92bは互いのコピーで
ある。通常は、下半分92aが使用される。然しながら、
もしページテーブルキャシュ92の下半分にアクセスしよ
うとする時にエラーが発見されると（553）、スペアセ
レクトスイッチ160が駆動して上半分又は“スペア"PTC
エントリーテーブル92bがアクセスされる。

変換が実行された後、変換の結果はPhyAdバス142へ送
られる。（560）いったんMemRqAdrレジスタ90から直接
にか、それとも変換（560）の結果としてか行アクセス
がPhyAdバス上に得られると（142）、プロセスは継続可
能となる。本例では、たといMemRqAdrアドレスが物理的
なものであっても、一つの仮想アドレスの変換が行われ
た場合に必要な時間を占めるために遅れ562が開始され
る。

次にPhyAdバス142上のビット19と20はMEMOP状態マシ
ーン114により観察され、バンク32、34、36、38の何れ
が更新されなければならないかが判断される。（564）
本例において、４個のバンクが存在するためにバンクを
指定するには２ビットが必要であることに注意された
い。他の実施例では、それ以上又はそれ以下の数のバン
ク判断ビットに関連してより多くの又はより少数のバン
クを使用することができよう。以下の所論を容易にする
ために、メモリリクエストは第２のメモリバンク34内に
存在する１メモリエレメントに対して行われるものと仮
定する。当業者には明らかな如く、以下の所論は他の任
意のバンク32、36、38内に存在するエレメントについて
のメモリリクエストに適用することができよう。

次の段階では、３つの処理が同時に行われる。即ち、
RASのアサーションの解除566と、CAMTagのロード568
と、CAMPhyAdrのロード570である。行アドレスストロー
ブは、先に述べたように（564）更新を必要とするバン
ク34に対応する第２の行アドレスラッチ44に対してのみ
アサートを解除する、（566）更新中の第２バンク34に
相当する第2CAMTag 96はMemRqAdrレジスタ90から直接ビ
ット１−20をロードされる。（568）それは仮想アドレ
ス又は物理アドレスの何れであってもよい。仮想アドレ
ス又は物理アドレスを何れか第２のCAMTag96へロードす
ることによって、そのアドレスが第２の行アドレスラッ
チ44内にロードされている行内のメモリエレメントに対
して行われる同じタイプ（即ち、仮想又は物理）の後続
リクエストが第２のCAMTag 96に対してヒットを発生す
ることになろう。

同時に、（ボードセレクトビット、バンクセレクトビ
ット、パリティビットの如きCAMPhyAdrレジスタ内はス
トアされる他のビットと共に）PhyAdバス142上に位置す
る物理アドレスがPhyAdバス142上で第２のCAMPhyAdrレ
ジスタ76内へロードされる。上記レジスタ76は第２のバ
ンク34に対応する。かくの如くして、第２のCAMPhyAdr
レジスタ76と第２のCAMTag 96とは共に更新されて第２
の行アドレスラッチ44内にロードされている行のそれぞ
れ物理行アドレスと仮想又は物理行アドレスを反映する
ようになっている。

行／列マルチプレクサ54、56、58、60、62、64は全て
“行"572にスイッチされる。ビット７−14を構成する行
アドレスは第１の行アドレスバス166上を第２のCAMPhyA
drレジスタ76から第１の２つの列／行マルチプレクサ5
4、56を経てシイトデータレジスタ52のアドレスラッチ
へ送られる。同時に、行アドレスのビット15と16は行ア
ドレスバス166上を第２のCAMPhyAdrレジスタ76から対応
する（第2a）列／行マルチプレクサ60へ送られる。（57
6）この時点で、行アドレスストローブが再度アサート
される。（578）列／行マルチプレクサ54、56、58、6
0、62、64は“列"580へスイッチされ、CAMミスを惹起し
たメモリアクセスはリトライされる。（582） 上記の如く、コンピュータ環境は第２図に示すような
複数の機能単位又はメモリ単位93a（それぞれ１つ又は
２つのボード上に位置するのが普通である）を含んでい
る。従って、リクエストされたメモリが特定のメモリ単
位93a上に位置するかどうかを判断し所与のメモリ単位9
3a上にないメモリがそのメモリ単位93a間で読み取った
り書込まれたりしないようにするためのシステムが提供
される。この目標を達成するために、それぞれのCAMPhy
Adr 74、76、78、980はボードセレクトビットを備え
る。各ボードセレクトビット912の値は各CAMミスに続く
手続中に計算される。各メモリ単位は、“ボードベー
ス”の表示と特定メモリ単位の大きさ（例えば、32又は
64メカバイト）の表示をストアする素子138を格納す
る。ボートベースとサイズはパワーアップ時に各メモリ
単位93a内にロードされる。ボートベースはメモリ単位
のスタートアドレスを表示する。メモリ単位のスタート
アドレスとサイズからそのメモリ単位上に位置するアド
レスの範囲が判断できる。CAMミスに続き手続中にリク
エストされたアドレスがコンパレータ146を用いてメモ
リ単位上のアドレスレンジと比較され、リクエストされ
たアドレスがそのメモリ単位上にあるかどうかを示すボ
ードセレクトインディケータ148がつくりだされる。ボ
ードセレクトインディケータ148は対応するCAMPhyAdr 7
4、76、78、80内にボードセレクトビット912としてスト
アされる。ライト処理中、もしヒットが存在したCAMPhy
Adr 74、76、78、80に対するボードセレクトビット912
がそのメモリ単位上にアドレスが存在しないことを表示
するならば、列アドレスストローブはアサートされず、
かくしてそのメモリ単位に対する書込みは防止される。
リード処理中、もしヒットが存在したCAMPhyAdr 74、7
6、78、80内のボードセレクトビット912がそのメモリ単
位上にリクエストされたメモリが存在しないことを示せ
ば、MEMOP状態マシーン114は、ボード出力イネーブルロ
ジック150を用いて、データがメモリ単位出力バス124を
経て伝送されることを防止とする。

さて、第６図について述べると、第２図に示すような
ダイナミックメモリのリフレッシュ中に使用される手続
が示されている。リフレッシュは「バースト」方式で行
われる。本スキームでは、所与のリフレッシュサイクル
中に１つのメモリブロックがリフレッシュされる。リフ
レッシュされるブロックの大きさとリフレッシュサイク
ル間の遅れが、個々のメモリエレメントにつき平均して
必要とされるリフレッシュ頻度を提供するために選択さ
れる。リフレッシュはRASアサーションタイム使用（即
ち、FPDRAMメーカがRASが安全に連絡してアサート可能
な最大時間として指定する時間）と調和するようにタイ
ミングをとることが望ましい。リフレッシュサイクル又
はバーストは、可能な場合には、RASアサーションに対
するメモリメーカにより指定された最大時間がほぼ経過
するまで遅らせることが望ましい。このようにして、メ
モリリフレッシュはダイナミックメモリリフレッシュの
所要頻度と合致するだけでなく、最大RASアサーション
使用とも一致するように使用することができる。

リフレッシュメモリ全体について行われる。メモリリ
フレッシュの後には以下に説明するようにバンク毎に行
われるRAS復帰が行われる。次に、RAS復帰の順序がハン
クＡ、バンクＢ、バンクＤおよびバンクＣ（即ち、グレ
イコードによる）ような望ましいスキームのリフレッシ
ュを説明する。他のリフレッシュ順序も当業者に明らか
な如く可能である。

第６図について述べると、初期のリフレッシュ処理
中、CAS、RASの信号は全てアサーションを解除される。
次に、４行のDRAM30が全てリフレッシュされる例えば４
又は８という具合に幾つかのリフレッシュサイクルを使
用することが望ましい。

リフレッシュ処理の最終部分では、RAS復帰がバンク
毎に行われる。RASのアサーション解除についてはメモ
リバンクＡが選択され（610）、同時に行／列マルチプ
レクサ54、56、58、60、62、64が「行」にスイッチされ
る。（612）第１のCAMPhyAdrレジスタ74内に存在する行
アドレスはCAMミス574、576に関して上記したものと類
似の方法で行アドレスバス166上を発送される。次に、R
ASは第１のメモリバンク32に再びアサートされ（61
8）、CAMミス578に関連して上記したように、第１のア
ドレスラッチ42内に以前存在したものと同一の行アドレ
スを行アドレスラッチ618内へ逆ロードさせる。

かくして、第１のメモリバンク32のリフレッシュに続
いて行アドレスラッチ42はリフレッシュ前と同一の構成
になり、従ってその第1CAMPhyAdrレジスタ74と第１のCA
MTagレジスタ94に対する対応関係を維持することになる
ことが判る。RASのアサーションに続いて、バンク選択
はバンクＢに増分され（620）、このバンクに対してRAS
復帰が完了する。（622）バンクＢ、Ｄ、Ｃに対するリ
フレッシュは、また行アドレスラッチ44、48、46、CAMP
hyAdrレジスタ76、80、78およびCAMTagレジスタ96、10
0、98をリフレッシュ以前とほぼ同一の状態に残すこと
になろう。かくして、リフレッシュサイルの完了後にメ
モリのアクセスは、リフレッシュサイクル前に構築され
ていたCAMPhyAdrレジスタ74、76、78、80、CAMTagレジ
スタ94、96、98、100と行アドレスラッチ42、44、46、4
8の内容に固有の局部的構造と情報を十分に活用してリ
フレッシュ前と同一の形で継続することができる。

幾つかのコンピュータ処理、主として診断ならびにエ
ラー回復処理では、PTCエントリーテーブルの内容を読
取ることが望ましい。このことが望ましい場合には、デ
ータをPTCエントリテーブルからデータ出力バス124へ転
送するためのデータ通路を設ける。このデータ通路はPT
Cエントリテーブル92からPhyAdバス142に沿って、ゲー
ト170を経てRqDataバス82の一部へ、更にマルチプレク
サ174、176を経て搬送するたそのPTCエントリバス172
へ、出力レジスタ116へ、また最終的に出力データレジ
スタ122とデータバス124へ至る。

上記したようなメモリ単位の動作は大部分、MEMOP状
態マシーン114、受信状態マシーン112、およびリフレッ
シュ状態マシーン115の３つの状態マシーン112により制
御される。各状態マシーンは他とは幾分独立して動作す
る。但し、以下に述べるように、幾つかの状態マシーン
の状態は他の状態マシーンの特定状態と調節され、一つ
の状態マシーンの一定の状態遷移はもう一つの状態マシ
ーンの状況に依存する。

以下において、状態マシーンの動作を状態ダイアグラ
ムに関して説明する。状態ダイアグラムでは実線のボッ
クス形の要素は状態マシーンの状態を表わす。矢印を有
する実線は現在状態から次の状態への遷移を示す。点線
の矢印を有する点線ボックスは実線の矢印で終了し、指
示された遷移が生ずるために充たされなければならない
条件を示す。一条件を有するアステリスク（＊）は論理
“否定”を示す。RqOpは“リクエストされた処理”を示
す。“V"は論理“和”を示す。アンパーサンド（δ）は
論理“積”を示す。“＜＞”記号は“不等号”を示す。

MEOP状態マシン114はメモリに対する非リフレッシュ
アクセスの全てとPTエントリテーブルのアクセス全体を
取扱う。いったんリクエストが受容されられると、MEMO
P状態マシーン114のロジックはリクエストを解説して制
御信号をCASとRASの制御PAL（プログラマブルアレイロ
ジック）（図示せず）に送り、何時、メモリアレイ30に
対する信号をストローブすべきかを示す。更に、MEOP状
態マシーン114は受信インターフェイス（図示せず）に
メモリ30から読取られたデータが何時ステージングレジ
スタ122内へロードする準備が整うかを示し、CAMPhyAdr
74、76、78、80に対して何時、PTCエントリテーブル92
からのデータがCAMPhyAdr更新のためにロードされる態
勢にあるかを示す。MEMOP状態マシーン114はメモリリフ
レッシュのためのリクエストと外部リクエストからのメ
モリアクセスのリクエストを調停する。MEMOP状態マシ
ーン114はスタート又はアドレス状態710の場合にのみ動
作を停止する。（第７図） 第７図について述べると、MEMOP状態マシーン114は周
期して（7M）、（１）MEMOP状態マシーンかまだMEMOP状
態マシーンが既に競合処理と係わりあっている時やMEMO
P状態マシーンの処理の開始が列の状態マシーンの処理
と競合する時や、（２）リクエストされた処理が診断書
込み（RqOp＝Diag Write）のためである時の如く、新た
な処理（MemOpRdy^＊＝真で示される）を開始する準備が
整っていない限り、スタート状態710にとどまることに
なろう。MEMOP状態マシーンはリフレッシュサイクル
（以下に述べる）中、スタート状態710内にとどまるこ
とになろう。

アイドル又はスタート状態710から、MEMOP状態マシー
ン114は４つの状態のうちの一つの遷移を経験すること
ができる。CAMヒットを有するメモリリードリクエスト
では、初期遷移はMEMRd1状態に対して行われる。CAMヒ
ットを有するメモリライトリクエストの場合、初期遷移
はMEMWr1状態714に対して行われる。PTC書込みリクエス
トの場合、初期遷移はPTCWr1状態716に対して行われ
る。第４の状態、PTCRd1 718は、CAMミス、PTCリードリ
クエスト、又は診断リードリクエストに関して使用され
る。これらの４つの初期状態の何れに対する遷移もMEMO
P状態マシーン114がレディである（即ちMemopRdy＝tru
e）ことを必要とする。

MEMOP状態マシーン114のCAMヒットを有するリードリ
クエスト中の動作は、第３図に関して上記したメモリ処
理に全体として対応するものである。第７図に示すよう
に、受けたリクエストがリードリクエスト（即ち、RqOp
＝MemReadd）であり、４個のコンパレータ102、104、10
6、108のうちの一つからのCAMヒット表示（即ち、AmyCA
MHif＝true）720である場合、MEMOP114は状態MEMRd1712
へ進入する。MEMRd1中、DRAM中のデータの探索が開始さ
れる。インクリメンタ88a、88bの係合後、CASがアサー
トされる。その後、MEMOP114は状態MEMRd2 222への遷移
を経験する。この状態中、メモリリードアクセスの最初
のサイクルは完了する。即ち、第１群の４ワードがMEMR
dレジスタ116に転送される。MEMRd2からの転送は幾つか
の要素に依存する。もし受信マシーンがアイドル状態で
なければ（信号RcvIdle^＊＝“true"で戻される。724）M
EMOPマシーンは１サイクルの間、MemRd2内にとどまるこ
とになろう。信号MemRd2RはMEMOP114が最初のサイクル
中MemRd2状態にあることを示す。次のサイクル（MemRd2
R＝true）では、もしRcvIdle^＊が依然真であれば（72
6）、MEMOP 114はスタート状態710に復帰し再び読取り
を試みることになろう。

もし受信マシーン112がアイドル（RcvIdle＝true）な
らば、MemRd2からの遷移はどのタイプのリードリクエス
トが行われたかによる。“リード2"と称するリードリク
エストの第１の型は、２ワードの転送をもたらす。“リ
ード8"と称される第２のタイプのリードリクエストは、
８個までのワードをリクエスタに転送する。リード８は
キャシュフィル動作と関連して使用されるのが普通であ
る。もしリクエストがリード２動作に対するものであれ
ば、これはRqOp＜３＞＝true 728により示されることに
なろう。この場合、MemRd2 722はスタート状態710に対
する遷移を蒙ることになろう。もしリクエストがリード
８（RqOp＜３＞^＊＝true）に対するものであれば、遷移
は“プリチャージ”状態734は対するものである。この
状態はCASがアサーション解除される一方、メモリに対
するアドレスが新たな値に落着く中間状態である。プリ
チャージ734はMemRd3 736への遷移を経験する。MemRd
3、736中、CASはリードデータの第２の半分のアクセス
のためにアサートされる。MemRd3、736はMemRd4、738へ
の遷移を経験して第２群の４ワード（即ちリードデータ
の第２の半分）の転送を完了する。MemRd4、738はスタ
ート状態710への遷移を経験する。

MEOPマシーン114の第２の処理はデータのメモリへの
書込みを伴る。この状態マシーンの処理は全体として第
４図に関して上記した手続に対応する。スタート状態71
0から、MEMOP114はCAMヒット742を有するメモリライト
リクエスト（RqOp＝MemWrite）が存在する場合、MemWr1
714への遷移を経験することになろう。MemWr1 714中、
ライトイネーブル信号が全DRAMに対してアサートされ
る。CAS信号はDRAMに対するアドレスが落着く間はアサ
ートされない。MemWr1状態714からMEMOP 114はMemWr2 7
44への遷移を経験する。この状態の間、メモリのライト
処理が完了する。ライトイネーブルは全DRAMに対してア
サート状態にとどまり、CASがアサートされる。MemWr2
状態744からの遷移は第２のライトリクエストが係属中
であるかどうかによる。CAMヒットが存在しない場合、
又はMEMOPがレディでない場合、又は係属するライトリ
クエスト（RqoP＜＞MemWrite）746が存在しなければ、M
emWr2、444はスタート状態710への遷移を経験する。も
しCAMヒットが存在し、MEMOP 114がレディであり、係属
するライトリクエスト（RqoP＝MemWrite）748であれ
ば、MemWr2はMemWr1 714への遷移を経験する。

MEMOP114の第３の処理は、PTCエントリ92が更新され
る場合のように、PTCエントリ92に対する書込みの要求
である。第７図に示すように、MEMOP114は、もしPTCラ
イトリクエスト（RqoP＝PTCWrite）752が存在していれ
ばPTCWr1 716への遷移を経験することになろう。その
後、MEMOP114は逐次的に状態PTCWr2、754、PTCWr3、75
6、PTCWr4、758、およびPTCWr5、762への遷移を必ず経
験することになろう。その直後、MEMOP114はスタート状
態710へ復帰することになるだろう。PTCWr1では、CAMは
サイクルの終りに無効化される。PTCライトイネーブル
はこのサイクル中にアクティブになる。PTCWr2、754
中、PTCライトイネーブルは不活動になる。PTCWr3、756
中、PTCアドレスはバンク０からバンク１へ変化するこ
とによって、第２のバンク92bはPTCWr4、758とPTCWr5、
762中にライトデータと共に書込まれるようになってい
る。PTCWr4、758中、PTCライトイネーブルはアクティブ
になり、PTCWr5、762中にPTCライトイネーブルは不活動
になる。

MEMOP 114の最終動作は、第５図に略示するようにCAM
ミス（AnyCAMHit^＊とRqOp＜０＞）中に発生するか、PTC
リードリクエスト（RqOp＝PTCRd）又は診断リードリク
エスト（RqOp＝DiagRd）中に発生する。これらの条件76
4の何れの下においても、第７図に示すように、MEMOP状
態マシーン114のPTCRd1、718への遷移が存在する。MEMO
P 114は、PTCRd2、768とPTCRd3、772への継起的遷移を
経験する。解説の実施例では、PTCアクセスは相対的に
低速である。その理由は大部分、PTCエントリ素子92が
低速のアクセス素子であるからである。従って、アクセ
ス完了するために３つのサイクル718、768、772だ必要
である。然しながら、CAMミスは全てのメモリアクセス
については生じないから、かかる特性の低速アクセスは
深刻に全体性能を低下させることはない。

もしリクエストがPTCリードリクエストもしくは診断
リードリクエスト766の何れかであったら、MEMOP 114は
PTCRd3からスタート状態710への遷移を経験することに
なろう。CAMミス774の場合には、PTCRd3、772はPTCRd
4、776への遷移を経験する。PTCRd4中、PTCパクティエ
ラーがチェックされる。もしパリティエラー778が存在
しなければ、PTCRd4、776はスタート状態710への遷移を
経験することになろう。もしPTCバンク０、機能単位の7
82（MUOPTCParErr又はMUIPTCParErr）内にPTCパリティ
エラーが存在し、処理がリード２、リード８、ライト
１、又はライト２の処理（RqOp＝00XX）であり、PTCア
レイがバイパスされない（ポートテスト中に主として用
いられるPTCArrayBypass）ならば、PTCのバンク１に対
するアクセスが試みられることになろう。バンク１のア
クセスは３つのサイクル、即ちPTCRd5、784、PTCRd6、7
86、およびPTCRd7、788中に生ずる。

受信状態マシーン112はメモリボードから選択レジス
タへのリードデータの転送を取扱う。それはリードデー
タ通路に沿うRDDataレジスタ122のロードを制御する。
同時にメモリリード中にECC補正112のためのワードをも
選択する。受信状態マシーン112は、リード２タイプと
リード８タイプの２つのタイプの処理を備える。リード
２の処理は２ワードを転送する間、リード８処理は８ワ
ードまでをレジスタへ転送復帰させる。受信状態マシー
ン112は、もしMemRDレジスタ116がロードされていない
場合（LdMemRdLo^＊）や処理がリード８処理（RqOp＝Rea
d 8）であれば、MemRdレジスタ116内のデータがまだ妥
当である（MemRDV1d^＊）と表示されていない場合、アイ
ドル状態792内に残ることになろう。

リード２処理（RqOp＝Read 8で示される）中、受信マ
シーン112は有効データがMEMOP 114状態マシーンにより
MemRdレジスタ116の0:1内にロードされた時（MemRDV1d
＝true又はLDMemRdLo＝true）796にアイドル状態792か
らECCRd2、794への遷移を経験することになろう。ECCRd
2、794状態では、受信状態マシーン112はECC補正を実行
している。ECCRd2、794はTRd2、798への遷移を経験して
いる、TRd2状態798において、上記の如きMemRd2、PTCリ
ード、又は診断リードに従って得られるデータはリクエ
スタに転送される。受信状態マシーン112はRcvとLRcvが
アサートされない限り（Rcv^＊ and LRcv^＊＝true）802
とこの状態798にとどまる。Rcvはレシーバがデータの受
領を開始中であることを示す。LRcvはレシーバがリクエ
ストされたデータの最後の部分の受領を開始中であるこ
とを示す。LRcv又はRcvの何れかが真であるとき（80
4）、マシーンはアイドル状態792への遷移を経験する。

リード８処理の場合、受信状態マシーン112は、リー
ド８リクエストが係属中（RqOp＝Read 8）であり、MEMR
dレジスタ116の0:1内に有効データが存在する場合（即
ちMemRDV1d＝true、806）アイドル状態792からECCRd 80
8の遷移を経験することになろう。ECCRd8、808では、受
信マシーン112はMEMRd 116の0:1内でECC補正とデータに
対するチェックを実行する。リードデータのリクエスタ
への転送は、録音語データの４つの転送によって発生す
る。これらの４つの転送は、それぞれ、状態T1,810、T
2,812、T3,814、およびT4,814中に発生する。これら４
つの状態T1、T2、T3、T4の各々において状態マシーンは
Rcv又はLRcvの何れもアサートされない限り（818、82
2、824、242）それぞれの状態にとどまることになろ
う。T1、T2、T3又はT4 826、828、832、844中にLRcvが
アサートされることによって、アイドル状態792への即
座の遷移が起ることになろう。T1、T2、又はT3の状態83
4、836、838中にRcvがアサートされる時、受信マシーン
112は次の継起する状態への遷移を経験することになろ
う。いったんマシーン112が状態T4 816に達すると、そ
れはリクエスタがRcv又はLRcv 844をアサートするまで
この状態842で待機することになろう。その後、受信状
態マシーン112はアイドル状態792への遷移を経験するこ
とになろう。

その状態が第９図に示されるリフレッシュ状態マシー
ン115は、２つの任務を達成する。まづ、リフレッシュ
状態マシーン115はDRAMアレイのRASとCAS制御装置を制
御する。このモードではリフレッシュ状態マシーンはME
MOP状態マシーン114の制御下にある。リフレッシュ状態
マシーンの第２の任務はDRAMのRASリフレッシュ前にCAS
のリフレッシュを処理することである。このモードの場
合、リフレッシュ状態マシーンはRASとCASの信号を制御
する。256と4096（256サイクルの倍数）の間の走査可能
なリセット値を有する12ビットのカウントダウンカウン
タ（図示せず）はそれがロールオーバする毎に一つのリ
フレッシュリクエストをトリガする。かかるリクエスト
によってリフレッシュマシーンはアイドル状態852に復
帰するに先立ち、RASリフレッシュ前に４又は８個のCAS
を経て選択的にリサイクルする。リフレッシュマシーン
115がアイドル状態でない場合、メモリリクエストは処
理することがてきない。かくして、MEMOPマシーン114を
リフレッシュマシーン115間ににはハンドシエイク信号
が存在し、２つのマシーンのうちの一つは常にアイドル
状態となるようになっている。

“Refresh Go"854と称されるリフレッシュサイクルを
開始する信号が、リフレッシュカウンが、リフレッシュ
サイクルが必要であることを示す場合と、MEMOP状態マ
シーン114からの適当なハンドシエークプロトコル後に
発せられる。この信号が発せられる（853）まで、リフ
レッシュ状態マシーン115はアイドル状態852にとどま
る。リフレッシュゴー信号854によって休止状態856への
遷移がひきおこされる。休止856中、全てのRAS、および
CASラインはアサーションを解除される。次に、リフレ
ッシュ状態マシーンは状態Rfsh1 858、Rfsh2 862、Rfsh
3 864、Rfsh4 866、およびRfsh5 868内を巡回する。

状態Rfsh1−Rfsh5内をめぐるループの数はRfshRowCtr
により追跡する。マシンは第９図に示すように４つのリ
フレッシュ、又は８つのリフレッシュ内を巡回する。以
下の解説は４サイクルオプションに関する。当業者には
明らかであるが、８サイクルのスキーマは、Rfsh5 87
2、874に対する条件が３ではなく７にセットされている
点を除けば、同様であろう。各ループにおいて、RASとC
ASはRfsh1 858中にアサートを解除され、Rfsh2 826中に
CASがアサートされRASがアサートを解除され、RASとCAS
はRfsh3 864、Rfsh4 866およびRfsh5 868中に共にアサ
ートされる。

最後のループ874に続いて、Rfsh5 868が待機状態876
への遷移を経験する。もしランモード信号がアサートを
解除されると（RunMode^＊＝true）、もしRefresh Goが
アサートを解除されると（878）待機状態に残るか、Ref
resh Goがアサートされる（882）とRfsh1状態858に戻る
ことになろう。ランモードは一たん開始された処理が完
了したことを示すために使用される。待機状態876によ
ってアドレスラッチタイムが第１のブロック行アドレス
に対してそれ自身を分解することができるため、RASが
（RASRestore 892中に）再びアサートされた時、DRAM素
子のラッチはCamPhyAdrおよびCAMTagレジスタが有して
いることを示す情報を含むようになっている。ランモー
ドがアサートされると（884）、待機状態に続いて、ラ
ッチ状態の886の遷移が存在する。ラッチ状態886はアド
レスラインを駆動するためのアドレスラッチのセットア
ップタイムを提供することによってCAMTagレジスタ92、
94、96、98とCAMPhyAdrレジスタ72、74、76、78は再び
有効にされる。

ラッチ状態86に続いて、RAS再帰状態892への遷移が存
在する。RASの復帰中（892）、RASはメモリ32、34、3
6、38の一つに対してアサートされる結果、４つの行ア
ドレスラッチ42、44、46、48の一つが再びロードされ
る。ラッチRAS再帰サイクルは４回繰返される。同回数
はRfshRowCtr 894によりカウントされ、各々の行アドレ
スラッチに対して一回ずつカウントされる。

本発明の一連の変形例も同様にして使用可能である。
当業者には明らかな如く、本文中に述べた一定の思想は
他の思想とは独立に又はそれと種々に組合せて使用する
ことができる。メモリはステディック列モードDRAMの如
き高速ページモード以外の形で設けることができ、４メ
モリブロック以下又は以下により構成することができ
る。全体としてメモリブロック（それぞれ対応するCAMT
agとCAMPhyAdrを有する）の数が大きい方がスラッシン
グを回避もしくは減少させるうえで有効であるがより複
雑で高価なハードウェアとソフトウェアが必要になる。
CAMTagとメモリ間のマッピングはダイレクトマッピン
グ、セットアソシアテイブマッピング又はフルアソシア
テイブマッピングとすることができる。本発明は他のメ
モリ階層のコンテキストで使用することができ、キャシ
ュフイルを実行するために読取りが行われる状況に限定
されるものではない。本発明は、何らメモリ階層を有せ
ず単一レベルのメモリのアクセスを有するシステム中で
も使用することができる。本発明は以上のもの以外のメ
モリサイズとアドレス幅と共に使用することができる。
本発明は参照式４ウエイ疑似インターリーブ以外のイン
ターリーブシステムと共に、又はインターリーブシステ
ムを全く有せずに使用することができる。本発明の若干
の実施例では、CAMTagミスが第1F図に示すようにアドレ
スリクエストの対応部分と共にCAMTag内にストアされる
列ビットが同一でないことによってのみひきおこされる
場合、CAMTagミスに続く行アドレスラッチを更新するこ
とを回避することができる。

第５図について述べると、仮想−物理間の変換が不要
である場合に生ずる時間の節約を活用するために遅れ56
2を排除することができる。例えば、第３図の324、又は
第４図の424に図示するようにどのバンクに対してCASが
アサートしようとしているかを判断するステップを開始
することによってメモリアクセス582をリトライせずにR
AS 578を再びアサートしマルチプレクサ580を切換えた
直後にリード／ライト処理を開始することができる。６
個の列／行マルチプレクサは全て“行"572にスイッチさ
れるけれども、必要とされる行／列のマルチプレクサの
みを切替えて新たな行アドレスを選択した行アドレスラ
ッチ内へロードすることができる。

リフレッシュサイクルは局部情報を保存するけれど
も、リフレッシュに続いてメモリシステムを再度初期化
することが可能である。

本発明ではRASがアサートされる時間の割合が大きい
ために電力消費量は若干大きくなる。そのために大きな
割合の時間についてRASをアサート解除して、効率は落
ちるが電力消費量を減少することができる。

なお、本発明は次のような実施態様を有する。

（１） 特許請求の範囲の請求項１のメモリ装置におい
て、更に、上記共通物理行アドレスの少なくとも一部を
ストアするための少なくとも第２のメモリレジスタを備
えるメモリ装置。

（２） 上記ランダムアクセスメモリが複数の行アドレ
スラッチを備え、上記複数の行アドレスの各々が一つの
物理アドレスと一つの仮想アドレスとより成る群から選
択される一つの行アドレスをストアするためのレジスタ
と関連する請求項１のメモリ装置。

（３） 上記メモリ装置が少なくとも２つの機能単位を
備え、少なくとも一つの機能単位がリクエストされたア
ドレスが上記一つの機能単位上に存在するかどうかを判
断するための手段を備える請求項１のメモリ装置。

（４） 少なくとも第１と第２の仮想もしくは物理アド
レスリクエストを受信可能なコンピュータメモリ装置に
おいて、 上記仮想アドレスリクエストと物理アドレスリクエス
トどうしを識別するための手段と、第１のデジタルビッ
トをセットして上記第１のアドレスリクエストが仮想的
又は物理的なものであるかどうかを指示するために第１
のデジタルビットをセットするための手段と、より成る
前記メモリ装置。

（５） 更に、第２のデジタルビットをセットして上記
第２のアドレスリクエストが仮想的又は物理的なもので
あるかを表示するための手段と、上記第２のデジタルビ
ットを上記第１のデジタルビットと比較するためのコン
パレータと、を備える上記（４）のメモリ装置。

（６） 順次的な複数のメモリアドレスリクエストに呼
応して第１の複数のメモリ素子を有するアレイ内のメモ
リ素子にアドレスするメモリ装置で、上記メモリアドレ
スリクエストの少なくとも一つが上記第１の複数のメモ
リ素子の少なくとも一つとの対応関係を有するようにな
ったものにおいて、 それぞれが第１の行アドレスビット群と第２の列アド
レスビット群とを備える１アドレスを有するメモリ素子
のアレイと、上記第２のアドレスビット群よりも少ない
第３の列ビット群を備える１アドレスを有するメモリ素
子をアクセスする際に使用される第３の列アドレスビッ
ト群を保持する第１のアドレスレジスタ手段と、第４の
列アドレスビット群を用いて上記第２のアドレスビット
群よりも少ない数の第４の列アドレスビット群を備える
１アドレスを有するメモリ素子にアクセスする際に使用
される第２の手段と、 上記順次の複数メモリアドレスリクエストの各々から
上記第１のアドレスレジスタへ上記第３のアドレスビッ
ト群と等しい数のビットを提供する第３の手段と、 上記順次の複数メモリアドレスリクエストのうちの少
なくとも２つのリクエスト中に上記第４の別ビット群を
上記第２の手段内に連続して維持する第４の手段と、 上記第１のアドレスレジスタ手段内の上記第３の列ア
ドレスビットと、上記第２手段内の上記第４の列アドレ
スビット群を使用して上記第１の複数のメモリ素子のう
ちの少なくとも一つをアクセスするための第５の手段
と、から成る前記メモリ装置。

（７） 上記メモリ素子のアレイが更に第２の複数のメ
モリ素子を指示可能な少なくとも第１の行アドレスラッ
チを備え、上記第２の複数のメモリ素子が上記第１の複
数のメモリ素子の少なくとも幾つかを備え、上記第１の
行アドレスラッチが少なくとも第１の条件が生ずるまで
上記第２の複数のメモリ素子を連続的に指示し、上記第
１の条件が、少なくとも上記複数のメモリアドレスリク
エストのうちの一つが上記第２の複数メモリ素子と何ら
の対応関係を持たない場合に発生し、 上記維持手段が上記第４の列ビット群を少なくとも上
記第１の条件が発生するまで上記第２の手段内に維持す
るための手段を備える、上記（６）のメモリ装置。

（８） 複数のメモリ素子が１つの行アドレスと一つの
列アドレスによりアドレス指定され、アドレス指定可能
な複数の上記メモリ素子を指示可能な少なくとも１つの
ロード可能な行アドレスラッチを備えるメモリアレイ
と、 上記第１の行アドレスラッチにより保持される複数の
メモリ素子を指示するに十分なビット数を含み、複数の
ビットを保持するための少なくとも第１の指示レジスタ
と、 少なくとも上記複数のメモリ素子の幾らかをリフレッ
シュするための手段で、上記リフレッシュが上記第１の
行アドレスの内容を変更することを伴うようになったも
のと、 上記リフレッシュに続いて、上記第１のロード可能な
行アドレスラッチに上記第１の指示レジスタの内容中に
指示されるメモリ素子を示す１アドレスをロードする手
段で、上記第１の行アドレスラッチと第１の指示レジス
タの内容が上記リフレッシュの前後において実質上同一
であるようなものと、 から成るリフレッシュ装置。

（９） 上記第１の指示レジスタが上記第１の行アドレ
スラッチにより指示される上記メモリアレイの少なくと
も１列を指定する物理アドレスを保持する請求項中の装
置において、更に、物理アドレスと仮想アドレスより成
る群から選択された上記第１の行アドレスラッチにより
指示される複数のメモリ素子を指定する１アドレスを保
持する第１の仮想／物理レジスタを備え、上記第１の仮
想／物理レジスタの内容が、上記リフレッシュの前後に
おいて実質上同一である前記装置。

（10） 上記メモリアレイが第２、第３、第４のロード
可能な行アドレスラッチを含む請求項９の装置におい
て、更に、 複数のビット数を保持し、それぞれ上記第２、第３、
第４の行アドレスラッチにより指示される複数のメモリ
素子を指示するに十分なビット数を備える第２、第３、
第４の指示レジスタで、上記第２、第３、第４の指示レ
ジスタと上記第２、第３、第４の行アドレスラッチの内
容が上記リフレッシュの前後で実質上同一であるもの
と、からなる前記装置。

（11） 高速のページランダムアクセス列行編成のメモ
リで、第１と第２、第３、第４のアドレスラッチを含
み、１アドレスを保持する各行ラッチが上記メモリの一
列を指名することによって上記行中のメモリの内容がCA
S信号をストローブすることによって高速にアクセスで
きるようにし、上記行が１行アドレスにより指定可能で
あり、上記メモリアレイ内の各素子が少なくとも10個の
行アドレスビットと少なくとも10個の列アドレスビット
を備えるようになったものと、 上記行アドレスラッチの一つにより指示される１行内
のメモリ素子をアクセスする際に使用可能な少なくとも
８個の列アドレスを保持する第１のアドレスレジスタ
と、 上記アドレスラッチの少なくとも一つのメモリ素子を
アクセスする際に使用可能な少なくとも２個の列アドレ
スビットを保持する第１の手段と、 順次の複数リクエストメモリ素子のリクエストアドレ
スを備えるビットを保持するメモリリクエストレジスタ
で、上記リクエストされたアドレスが、物理アドレスと
仮想アドレスより成る群から選択されるものと、 上記メモリリクエストレジスタ内の上記順次の複数メ
モリアドレスリクエストの各々から上記第１のアドレス
レジスタへ８個の列アドレスビットを提供する手段と、 上記第１と第２と、第３、第４の行アドレスラッチに
より保持される行に対応する行アドレスをそれぞれ保持
する第１、第２と、第３、および第４の仮想／物理行ア
ドレスレジスタで、上記行アドレスが物理アドレスと仮
想アドレスより成る群から選択されるようになったもの
と、 それぞれが上記第１と第２、第３、第４の行アドレス
ラッチにより指示される行に対応する物理行アドレスを
保持すると共に、上記２個のコウムアドレスビットを備
える一つの列アドレスを有するメモリ素子をアクセスす
る際に使用可能な列アドレスに対応する少なくとも２個
の列アドレスビットを保持する第１、第２、第３、第４
の物理アドレスレジスタと、 上記メモリリクエストレジスタ内のアドレスからの少
なくとも第１の複数ビットを上記第１、第２、第３、お
よび第４の仮想／物理アドレスレジスタの各々の内容と
比較し、上記第１、第２、第３、又は第４の仮想／物理
アドレスレジスタの少なくとも一つの内容が上記第１の
複数ビットと同一である場合に第１の信号を発生し、上
記第１、第２、第３、又は第４の仮想／物理アドレスレ
ジスタの何れの内容も上記第１の複数ビットと同一では
ない時に第２の信号を発生するコンパレータ手段と、 上記複数のメモリアドレスリクエストのうち少なくと
も２つのリクエスト中に上記第１の手段中の２個の列ビ
ットを上記第２の信号が生成するまで連続的に維持する
ための第３の手段と、 上記第２の信号の発生後、上記第１、第２、第３又は
第４の行アドレスラッチの少なくとも一つの内容を変更
する第４の手段と、 上記メモリリクエストアドレスが仮想アドレスである
か物理アドレスであるかを判断し、少なくとも１ビット
を上記メモリリクエストレジスタ内にセットして上記メ
モリリクエストアドレスが仮想アドレス又は物理アドレ
スであるかを表示する第５の手段と、 から成るコンピュータメモリ装置。

（12） 複数の仮想アドレスの少なくとも一つを対応す
る物理アドレスに変換する装置において、 それぞれが仮想アドレスを物理アドレスに変換するデ
ータを含む複数のエントリを備える第１のテーブルと、 複数のエントリを含む第２のテーブルと、 上記第１のテーブルに対して変更が行われた時は何時
でもそれに対応する変化を上記第２のテーブルに対して
施し上記第２のテーブルが上記第１のテーブルと実質同
一となるような手段と、 エラー条件を上記第１のテーブル内に発見する手段
と、 上記第１のテーブルと第２のテーブルの一つを選択的
に用いて仮想アドレスを物理アドレスに変換する手段
と、 上記第２のテーブルを上記手段により使用すべく選択
し、エラー状態が上記検出手段により検出された時に選
択する手段と、 から成る前記装置。

（13） それぞれが複数のメモリページをストアするた
めの複数のメモリ機能単位と、 複数のページテーブルキャシュエントリアレイと少な
くとも一つのページテーブルキャシュタグアレイを備
え、 上記ページテーブルキャシュエントリアレイの各々が
上記メモリ機能単位の一つの関連し、上記機能単位上に
存在する物理アドレスをストアし、上記ページテーブル
キャシュタグアレイが仮想アドレスの表示をストアし、
それぞれの仮想アドレス表示がページテーブルエントリ
アレイ内にストアされる物理アドレスは対応し、 上記第１のページテーブルキャシュタグアレイが上記
複数のページテーブルキャシュエントリアレイの第１の
ものの中にストアされた物理アドレスに対応する仮想ア
ドレスの少なくとも第１の表示と、上記複数のページテ
ーブルエントリアレイの第２のものの中にストアされた
物理アドレスに対応する仮想アドレスの第２の表示を含
む、データと命令をストアするためのコンピュータメモ
リ装置。

（14） 上記第１のページテーブルキャシュタグアレイ
がデータを含むメモリロケーション用の仮想アドレスの
表示をストアすると共に、更に命令を含むメモリロケー
ション用の仮想アドレスの表示をストアする第２のペー
ジテーブルキャシュタグアレイを備える上記（13）のメ
モリ装置。

（15） 上記メモリアレイを設ける段階が複数の行アド
レスラッチを設けることより成り、 上記仮想／物理アドレスレジスタを設ける段階がそれ
ぞれの行アドレスラッチにつき一つの仮想／物理アドレ
スレジスタを設けることより成り、 上記比較する段階が上記選択されたビットを上記複数
の仮想／物理レジスタ各々の内容と比較して、仮想／物
理レジスタの内容が上記選択されたビットと等しい場合
に第３の信号を生成する段階より成り、更に上記第３の
信号に呼応して少なくとも第１の行アドレスラッチの内
容変更する段階より成る、請求項２の方法。

（16） メモリアレイ内のアドレス指定可能なメモリ素
子にアクセスする方法において、 上記素子のアドレスと上記アドレスが仮想又は物理的
なものであるかどうかの表示を用いてメモリ素子をアク
セスする手段を設け、 メモリアドレスリクエストを受信し、 上記メモリアドレスリクエストが仮想的であるか物理
的であるかを判断し、 少なくとも第１のビットをセットして上記メモリアド
レスリクエストが仮想的なものか物理的なものであるか
をセットし、 メモリ素子をアクセスするための手段と、上記メモリ
アドレスダクエストが仮想的なものであるか物理的なも
のであるかどうかを示す上記ビットを用いてメモリ素子
にアクセスする、 段階より成る前記方法。

（17） 順次の複数メモリアクセスリクエストに呼応し
てメモリアレイ内の複数のメモリ素子を順次アクセスす
る方法において、 各々が第１の行ヒット群と第２の列ビット群を備えて
アドレスを備えるメモリ素子のアレイを設け、 上記第２群よりも少ない群の第３群の列アドレスビッ
トを備えるアドレスを有するメモリ素子をアクセスする
際に使用される第３の列アドレスビット群を保持するた
めの第１のアドレスレジスタ手段を設け、 第４の列アドレスビット群を用いて上記第２群よりも
少ない第４の列アドレスビット群を備えるアドレスを有
するメモリ要素にアクセスする際に使用するための第２
の手段を設け、 上記第３群の数に等しい上記順次複数のメモリアドレ
スリクエストの各々からのビット数を上記第１のアドレ
スレジスタへ転送し、上記複数のメモリアドレスリクエ
ストの少なくとも２つのリクエスト中に上記第４群の列
アドレスビットを上記手段内に維持し、 上記第１のアドレスレジスタ手段内の上記第３群のビ
ットと上記第２の手段内の第４群のビットを用いてメモ
リ素子をアクセスする、段階より成る前記方法。

（18） 行アドレスと列アドレスによりアドレス指定可
能な複数のメモリ素子より成るメモリアレイ内のメモリ
素子をリフレッシュする方法において、 アドレス指定可能な複数のメモリ素子の内容を保持す
るために第１のロード可能なアドレスラッチを設け、 複数のビットを保持し、上記第１の行アドレスラッチ
により保持される複数のメモリ素子を指示するに十分な
ビットを含む少なくとも第１の指示レジスタを設け、 上記複数のメモリ素子の少なくとも幾つかをリフレッ
シュして上記第１のアドレスラッチの内容を変更し、 上記リフレッシュに続いて、上記第１のロード可能な
行アドレスラッチを上記第１の指示レジスタの内容中の
エレメントをロードし、上記行アドレスラッチと第１の
指示レジスタの内容が上記リフレッシュの前後で実質上
同一となるようにする、段階より成る前記方法。

【図面の簡単な説明】

第1A図〜Ｈ図は、本発明のメモリシステムの簡略線図、 第２図は、第2A〜2D図の構成図、第2A〜2D図は、制御バ
スではなくデータパスを示す本発明のメモリシステムの
概略ブロック線図、 第３図は本発明によるCAMヒットを有するメモリリード
処理のフロー線図、 第４図は本発明によるCAMヒットを有するメモリライト
処理のフロー線図、 第５図は本発明によるCAMミスを有するメモリリード処
理のフロー線図、 第６図は本発明によるDRAMリフレッシュサイクルのフロ
ー線図、 第７図はMEOP状態マシーンの状態線図、 第８図は受信状態マシーンの状態線図、 第９図はリフレッシュ状態マシーンの状態線図、 第10A図は仮想アドレスの概略線図、 第10B図は物理アドレスの概略線図、 第10C図はRAMにより使用されるアドレスの概略線図、 第11A図はCAMTagレジスタ内にストアされるビット形成
の図、 第11B図はCAMPhyAdrレジスタ内にストアされるビット形
成図、 第12図は分散エントリとタグアレイを有するPTCの概略
ブロック線図。 ２……セグメントアドレス、４……ページアドレス、５
……ワードアドレス、６……物理ページアドレス、４…
…行アドレスラッチ、11……コンパレータ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 アイ コー ヤマモト アメリカ合衆国 カリフォルニア州 95051 サンタ クララ ロキンヴァー アベニュー 3436 (56)参考文献 特開 平１−119843（ＪＰ，Ａ) 特開 昭63−208144（ＪＰ，Ａ) 特開 昭58−68287（ＪＰ，Ａ) 特開 昭63−98048（ＪＰ，Ａ)

Claims (4)

【特許請求の範囲】
1. 【請求項１】複数の仮想または物理アドレス・リクエス
   トを受信可能なコンピュータ・メモリ・システムであっ
   て、 その全てが共通の物理行アドレスを有する複数のメモリ
   ・ロケーションを指定することができる行アドレス・ラ
   ッチを少なくとも一つ備えた行および列アドレス指定が
   可能なランダム・アクセス・メモリ、 前記複数のアドレス・リクエストの少なくとも第１およ
   び第２のアドレス・リクエスト中に前記共通の物理行ア
   ドレスに対応する一つの行アドレスの少なくとも一部を
   記憶するレジスタであって、その内容が、第１の期間中
   に仮想アドレスの少なくとも一部および前記第１の期間
   と異なる第２の期間中に前記仮想アドレスと異なる物理
   アドレスの少なくとも一部を含む少なくとも第１のレジ
   スタ、ならびに 前記複数の仮想または物理アドレス・リクエストの一方
   の少なくとも一部からなる、アドレス・リクエストの少
   なくとも一部を受信し、かつ、アドレス・リクエストの
   前記少なくとも一部と前記第１のレジスタの少なくとも
   一部とを比較して、前記アドレス・リクエストによって
   指定された前記メモリ・ロケーションが前記複数のメモ
   リ・ロケーションに含まれるかどうかを判定するコンパ
   レータ、 を含み、 前記コンパレータは、前記複数の仮想または物理アドレ
   ス・リクエストの前記一方が仮想アドレス・リクエスト
   であるときに、アドレス・リクエストの前記少なくとも
   一部と前記第１のレジスタの前記少なくとも一部とを比
   較するために使用され、かつ、前記複数の仮想または物
   理アドレス・リクエストの前記一方が物理アドレス・リ
   クエストであるときに、アドレス・リクエストの前記少
   なくとも一部と前記第１のレジスタの前記少なくとも一
   部とを比較するために使用されるものである、 コンピュータ・メモリ・システム。
2. 【請求項２】前記共通の物理行アドレスの少なくとも一
   部を記憶する少なくとも第２の記憶レジスタをさらに含
   む、 請求項１に記載のコンピュータ・メモリ・システム。
3. 【請求項３】少なくとも一つの行アドレス・ラッチを有
   する高速ページ・ダイナミック・ランダム・アクセス・
   メモリ・アレイを設け、 その内容が、第１の期間中に仮想アドレスの少なくとも
   一部を含み、かつ、前記第１の期間とは異なる第２の期
   間中に前記仮想アドレスとは異なる物理アドレスの少な
   くとも一部を含む第１の仮想／物理アドレス・レジスタ
   であって、少なくとも第１の行アドレス・ラッチにより
   保持される行と対応する行アドレスの少なくとも一部を
   保持する少なくとも第１の仮想／物理アドレス・レジス
   タを設け、 メモリ・リクエスト・アドレスから選択された少なくと
   もいくつかのビットと前記仮想／物理アドレス・レジス
   タの内容を比較し、前記選択されたビットが同一である
   場合に第１の信号を生成し、前記選択されたビットが同
   一でない場合に第２の信号を生成し、 前記メモリ・リクエスト・アドレスが、複数の仮想また
   は物理アドレス・リクエストの一つを含むものであり、
   前記複数の仮想または物理アドレス・リクエストの前記
   一つが仮想アドレス・リクエストの場合には、前記比較
   は、前記メモリ・リクエスト・アドレスから選択された
   前記少なくともいくつかのビットと前記仮想／物理アド
   レス・レジスタの内容との比較を含むものであり、前記
   複数の仮想または物理アドレス・リクエストの前記一つ
   が物理アドレス・リクエストの場合には、前記比較は、
   前記メモリ・リクエスト・アドレスから選択された前記
   少なくともいくつかのビットと前記仮想／物理アドレス
   ・レジスタの内容との比較を含むものであり、 前記第１の信号に続いて列アドレス・ストローブを前記
   行アドレス・ラッチへアサートする、 ステップを含むメモリ・アクセス方法。
4. 【請求項４】前記メモリ・アレイを設けるステップが、
   複数の行アドレス・ラッチを設けるステップを含み、 前記仮想／物理アドレス・レジスタを設けるステップ
   が、各行アドレス・ラッチについて一つの仮想／物理ア
   ドレス・レジスタを設けるステップを含み、 前記比較するステップが、前記選択されたビットを前記
   複数の仮想／物理レジスタのそれぞれの内容と比較し
   て、前記仮想／物理アドレスのいずれの内容も前記選択
   されたビットと等しくない場合に、第３の信号を生成す
   るステップを含み、 前記第３の信号に応じて少なくとも第１の行アドレス・
   ラッチの内容を変更するステップをさらに含む、 請求項３に記載のメモリ・アクセス方法。